DE102016100274A1 - Verfahren und struktur eines dreidimensionalen chip-stackings - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000000463 material Substances 0.000 claims abstract description 62
- 239000002131 composite material Substances 0.000 claims abstract description 32
- 239000008393 encapsulating agent Substances 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 17
- 238000000137 annealing Methods 0.000 claims description 8
- 238000005538 encapsulation Methods 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 58
- 235000012431 wafers Nutrition 0.000 description 57
- 230000008569 process Effects 0.000 description 30
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000005755 formation reaction Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000000926 separation method Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000006872 improvement Effects 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 229920002577 polybenzoxazole Polymers 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- FGRBYDKOBBBPOI-UHFFFAOYSA-N 10,10-dioxo-2-[4-(N-phenylanilino)phenyl]thioxanthen-9-one Chemical compound O=C1c2ccccc2S(=O)(=O)c2ccc(cc12)-c1ccc(cc1)N(c1ccccc1)c1ccccc1 FGRBYDKOBBBPOI-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009300 dissolved air flotation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- -1 silicon nitride Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
- H01L2224/091—Disposition
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
- H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
- H01L2224/214—Connecting portions
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- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8012—Aligning
- H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
- H01L2224/80132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8012—Aligning
- H01L2224/80136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/80138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
- H01L2224/8014—Guiding structures outside the body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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Abstract
Ein Verfahren enthält ein Anordnen von ersten mehreren Die-Bauelementen über einem ersten Träger, wobei die ersten mehreren Die-Bauelemente und der erste Träger in Kombination einen ersten Waferverbund bilden. Der erste Waferverbund ist an einen zweiten Wafer gebondet und die ersten mehreren Die-Bauelemente sind an zweite mehrere Die-Bauelementen im zweiten Wafer durch Hybrid-Bonding gebondet. Das Verfahren enthält ferner ein Entbonden des ersten Trägers von den ersten mehreren Die-Bauelementen, Einkapseln der ersten mehreren Die-Bauelemente in ein Einkapselungsmaterial und Bilden einer Zwischenverbindungsstruktur über den ersten mehreren Die-Bauelementen und dem Einkapselungsmaterial.
Description
- PRIORITÄTSANSPRUCH UND QUERVERWEIS
- Diese Anmeldung beansprucht die Priorität der folgenden vorläufig eingereichten US Patentanmeldung: Anmeldung Seriennr. 62/239,628, eingereicht am 9. Oktober 2015, und mit dem Titel ”Method & Structure of 3D Chip Stacking”, wobei die Anmeldung hier zum Zwecke der Bezugnahme zitiert wird.
- HINTERGRUND
- Seit der Erfindung der integrierten Schaltung hat die Halbleiterindustrie ein rasches anhaltendes Wachstum aufgrund ständiger Verbesserungen in der Integrationsdichte verschiedener elektronischer Komponenten (d. h., Transistoren, Dioden, Widerstände, Kondensatoren, usw.) erfahren. Zum Großteil liegt die Verbesserung der Integrationsdichte in wiederholten Verringerungen einer minimalen Elementgröße, so dass mehr Komponenten in einer bestimmten Fläche integriert werden können.
- Diese Verbesserungen sind im Wesentlichen zweidimensional (2D), da das von den integrierten Komponenten belegte Volumen im Wesentlichen auf der Oberfläche des Halbleiter-Wafers liegt. Obwohl eine dramatische Verbesserung in der Lithographie zu einer beachtlichen Verbesserung in der Bildung einer 2D integrierten Schaltung geführt hat, gibt es physische Einschränkungen bezüglich der Dichte, die in zwei Dimensionen erreicht werden kann. Eine dieser Einschränkungen ist die minimale erforderliche Größe zur Bildung dieser Komponenten. Auch wenn mehr Vorrichtungen in einen Chip eingebracht werden, sind komplexere Designs notwendig.
- Eine zusätzliche Einschränkung liegt in der signifikanten Erhöhung der Anzahl und Länge von Zwischenverbindungen zwischen Vorrichtungen, wenn die Anzahl von Vorrichtungen zunimmt. Wenn Anzahl und Länge von Zwischenverbindungen zunehmen, steigen sowohl Schaltungs-RC-Verzögerung wie auch Stromverbrauch.
- Daher wurden dreidimensionale (3D) integrierte Schaltungen (ICs) untersucht, um die oben besprochenen Einschränkungen zu beheben. In einem typischen Bildungsprozess einer 3DIC werden zwei Wafer oder Dies gebildet, die jeweils einige integrierte Schaltungen enthalten, und dann aneinander gebondet. Das Bonding enthält typischerweise die Verwendung eines Lötmittels, um die Nickelschichten, die auf Kupfer-Bumps gebildet sind, zu bonden.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
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1 bis9 zeigen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Packages gemäß einigen Ausführungsformen. -
10 bis17 zeigen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Packages gemäß einigen Ausführungsformen. -
18 bis26 zeigen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Packages gemäß einigen Ausführungsformen. -
27 bis35 zeigen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Packages gemäß einigen Ausführungsformen. -
36 bis43 zeigen die Querschnittsansichten einiger Packages gemäß einigen Ausführungsformen. -
44 zeigt einen Teil einer beispielhaften Zwischenverbindungsstruktur gemäß einigen Ausführungsformen. -
45 bis47 zeigen die Querschnittsansichten einiger Abschnitte eines Hybrid-Bondings gemäß einigen Ausführungsformen. -
48 zeigt einen Prozessablauf zum Bilden eines Packages gemäß einigen Ausführungsformen. - AUSFÜHRLICHE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Offenbarung vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder – buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
- Ferner können raumbezogene Begriffe, wie „unterhalb”, „unter”, „niedriger”, „oberhalb”, „oberer” und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmale(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
- Gemäß verschiedenen beispielhaften Ausführungsformen werden ein Package, das einen Die-Stack enthält, und das Verfahren zum Bilden des Packages auf Wafer-Ebene bereitgestellt. Es sind die Zwischenstufen zum Bilden einiger Packages dargestellt. Einige Variationen einiger Ausführungsformen werden besprochen. In allen verschiedenen Ansichten und den veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet.
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1 bis9 zeigen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Packages gemäß einigen Ausführungsformen. Die in1 bis9 dargestellten Schritte sind auch schematisch im Prozessablauf300 dargestellt, der in48 gezeigt wird. -
1 und2 zeigen die Bildung eines Waferverbunds gemäß einigen Ausführungsformen. Unter Bezugnahme auf1 wird ein Träger20 bereitgestellt und eine Trennschicht22 wird auf dem Träger20 gebildet. Der Träger20 kann ein Blanket-Träger-Wafer sein, der ein Glasträger, ein Keramikträger, ein organischer Träger oder dergleichen sein kann. Der Träger20 kann eine runde Form in der Draufsicht haben kann eine Größe eines Silizium-Wafers in der Draufsicht haben. Zum Beispiel kann der Träger20 einen Durchmesser von 8 Inch, einen Durchmesser von 12 Inch oder dergleichen haben. Die Trennschicht22 kann aus einem Material auf Polymerbasis (wie einem Licht-Wärme-Umsetzungs-(LTHC)Material) gebildet sein, das sich unter der Wärme von Hochenergielicht zersetzt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Trennschicht22 aus einem Thermo-Trennmaterial auf Epoxidbasis gebildet. Die Trennschicht22 kann als Flüssigkeit aufgebracht und gehärtet werden. Gemäß alternativen Ausführungsformen ist die Trennschicht22 ein Laminatfilm und ist auf den Träger20 laminiert. Die obere Oberfläche der Trennschicht22 ist nivelliert und hat einen hohen Grad an Koplanarität. Ausrichtungsmarkierungen24 werden gebildet. Der entsprechende Schritt ist als Schritt302 in dem in48 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen werden Ausrichtungsmarkierungen24 durch Bildung von Öffnungen in der Trennschicht22 , zum Beispiel mit einem Laser oder einem Lithographieprozess, gebildet. -
2 zeigt die Anordnung von Die-Bauelementen26 . Der entsprechende Schritt ist als Schritt304 in dem in48 gezeigten Prozessablauf dargestellt. Die Die-Bauelemente26 können durch Die-Haftfilme (nicht dargestellt), die Klebefilme sind, an die Trennschicht22 geklebt werden. Die Die-Bauelemente26 können logische Die-Bauelemente, die logische Transistoren darin enthalten, Speicher-Die-Bauelemente oder dergleichen sein. Die Positionen der Die-Bauelemente26 werden anhand von Ausrichtungsmarkierungen24 bestimmt, so dass jedes Die-Bauelement26 dieselbe relative Verschiebung von der entsprechenden Ausrichtungsmarkierung24 hat. In der gesamten Beschreibung wird die kombinierte Struktur, welche die Die-Bauelemente26 und den Träger20 enthält, als Waferverbund100 bezeichnet. - Die Die-Bauelemente
26 sind bekanntermaßen funktionierende Dies, die einen Funktionstest bestanden haben. Jedes der Die-Bauelemente26 enthält ein Halbleitersubstrat25 , aktive Vorrichtungen (nicht dargestellt) und eine Zwischenverbindungsstruktur28 . Eine beispielhafte Zwischenverbindungsstruktur28 ist schematisch in44 dargestellt. Gemäß einigen Ausführungsformen enthält die Zwischenverbindungsstruktur28 dielektrische Schichten30 und Metallleitungen32 und Durchkontaktierungen34 in den dielektrischen Schichten30 . An der Oberfläche der Zwischenverbindungsstruktur28 können sich Bond-Pads36 in der oberflächlichen dielektrischen Schicht38 befinden. Bond-Pads36 können kupferenthaltende Pads enthalten. Die oberflächliche dielektrische Schicht38 kann eine siliziumenthaltende dielektrische Schicht sein, die Siliziumoxid enthalten kann. Zusätzlich können dielektrische Auskleidungen40 , welche die Bond-Pads36 umgeben, vorhanden sein oder nicht. Die oberen Oberflächen von Bond-Pads36 und die oberflächliche dielektrische Schicht38 sind miteinander komplanar. Die oberen Enden der dielektrischen Auskleidungen40 können mit den oberen Oberflächen der Bond-Pads36 komplanar sein oder können vertieft sein. - Unter Bezugnahme auf
3 wird ein Wafer200 bereitgestellt. Der Wafer200 enthält mehrere identische Chips202 . Der Wafer200 enthält auch ein Halbleitersubstrat125 , aktive Vorrichtungen (nicht dargestellt) und eine Zwischenverbindungsstruktur228 . Die Chips202 können auch logische Chips, Speicher-Chips, IO-Chips oder dergleichen sein. Die Zwischenverbindungsstruktur228 kann dieselbe Struktur wie in44 dargestellt aufweisen, die auch solche dielektrischen Schichten, Metallleitungen, Durchkontaktierungen, Bond-Pads und eine oberflächliche dielektrische Schicht enthalten kann. - Auf der oberen Oberfläche des Wafers
200 sind leitende Durchkontaktierungen42 gebildet, welche die Form leitender Stäbe haben können. Die leitenden Durchkontaktierungen42 werden als Durchkontaktierungen bezeichnet, da sie durch das anschließend gebildete Einkapselungsmaterial hindurchgehen. Der entsprechende Schritt ist als Schritt306 in dem in48 gezeigten Prozessablauf dargestellt. Obwohl in der Darstellung eine Durchkontaktierung42 jedes der Die-Bauelemente202 überlappt, können mehrere Durchkontaktierungen42 vorhanden sei, die jedes Die-Bauelement202 überlappen. Die Höhe der Durchkontaktierungen42 ist in2 geringer als die Höhe von Die-Bauelementen26 . Die leitenden Durchkontaktierungen42 werden beginnend bei den Metall-Pads54 (in3 nicht dargestellt, siehe9 ) an der Oberfläche der Die-Bauelemente202 gebildet. Die Metall-Pads können mit den Bond-Pads236 (in3 nicht dargestellt, siehe9 ) komplanar sein und gleichzeitig mit diesen in den Die-Bauelementen202 gebildet werden. Die Bildung der leitenden Durchkontaktierungen42 kann ein Bilden eines Fotolacks (nicht dargestellt) auf dem Wafer200 , ein Strukturieren des Fotolacks, um Abschnitte der Metall-Pads freizulegen, ein Plattieren von Durchkontaktierungen42 und ein Entfernen des Fotolacks enthalten. - Anschließend werden, unter Bezugnahme auf
4 , der Waferverbund100 und Wafer200 durch Hybrid-Bonding aneinander gebondet, das ein Bonding auf Wafer-Ebene ist. Der entsprechende Schritt ist als Schritt308 in dem in48 gezeigten Prozessablauf dargestellt. Der Waferverbund100 und Wafer200 werden zum Beispiel durch Ausrichten der Ausrichtungsmarkierungen24 mit den Durchkontaktierungen42 miteinander ausgerichtet. Wenn die Wafer100 und200 ausgerichtet sind, können die Ausrichtungsmarkierungen24 die entsprechenden Durchkontaktierungen42 überlappen.45 zeigt eine vergrößerte Ansicht eines Abschnitts des Hybrid-Bondings zwischen Die-Bauelement202 und Die-Bauelement26 . Wie in45 dargestellt, enthält das Die-Bauelement202 Bond-Pads236 im Die-Bauelement202 , die an Bond-Pads36 im Die-Bauelement26 durch Metall-an-Metall-Bonding gebondet sind. Die oberflächliche dielektrische Schicht238 im Die-Bauelement202 wird an die oberflächliche dielektrische Schicht38 im Die-Bauelement26 durch Fusions-Bonding (Oxid-an-Oxid) gebondet. - Unter erneuter Bezugnahme auf
4 enthält das Hybrid-Bonding einen Vor-Bonding-Schritt, in dem der Waferverbund100 mit dem Wafer200 in Kontakt gebracht wird. Anschließend wird ein Tempern durchgeführt, zum Beispiel bei einer Temperatur zwischen etwa 200°C und etwa 300°C über eine Dauer zwischen etwa 1,5 Stunden und etwa 2,5 Stunden, so dass das Kupfer in den Bond-Pads36 und236 (45 ) interdiffundiert und somit das direkte Metall-an-Metall-Bonding gebildet wird. - Anders als beim herkömmlichen Wafer-an-Wafer Hybrid-Bonding sind mehrere Zwischenräume in der erhaltenen gebondeten Struktur vorhanden, wobei die Zwischenräume zwischen den Die-Bauelementen
26 des Waferverbunds100 liegen. Daher ist es nicht mehr notwendig, das Hybrid-Bonding auf Wafer-Ebene in einer Vakuumumgebung auszuführen, da wahrscheinlich keine Luftblase zwischen Wafern100 und200 eingefangen wird. Zum Vergleich, beim herkömmlichen Wafer-an-Wafer Hybrid-Bonding ist kein Zwischenraum zwischen den Die-Bauelementen in den gebondeten Wafern vorhanden. - Anschließend wird der Träger
20 entbondet. Der entsprechende Schritt ist als Schritt310 in dem in48 gezeigten Prozessablauf dargestellt. Gemäß einigen beispielhaften Ausführungsformen enthält das Entbonden ein Projizieren eines Lichts (wie Laser) auf die Trennschicht22 zum Zersetzen der Trennschicht22 . Gemäß alternativen Ausführungsformen wird das Entbonden durch Eintauchen der Struktur in4 in eine chemische Lösung ausgeführt, welche die Trennschicht22 auflösen kann. Da Zwischenräume zwischen den Wafern100 und200 vorhanden sind, kann die chemische Lösung die inneren Abschnitte der Trennschicht22 nahe der Mitte des Wafers100 erreichen und somit kann die Trennschicht22 vollständig aufgelöst werden. Infolge des Entbondens des Trägers20 wird der Waferverbund100 in einzelne Die-Bauelemente26 getrennt, die jeweils an den Wafer200 durch Hybrid-Bonding gebondet sind, wie in5 dargestellt. - Gemäß einigen beispielhaften Ausführungsformen werden sowohl das Vor-Bonden wie auch das Tempern vor dem Entbonden des Trägers
20 durchgeführt. Gemäß alternativen Ausführungsformen wird das Tempern nach dem Entbonden durchgeführt. Daher wird das Vor-Bonden auf einer Wafer-an-Wafer-Ebene durchgeführt, während das Tempern auf einer Die-an-Wafer-Ebene durchgeführt wird. Vorteilhafterweise können beim Durchführen eines Temperns nach dem Entbonden die Materialien der Trennschicht22 die Materialien sein, die der Temperatur zum Tempern nicht standhalten. - Anschließend, wie in
6 dargestellt, wird das Einkapselungsmaterial44 auf den Die-Bauelementen26 eingekapselt (geformt). Der entsprechende Schritt ist als Schritt312 in dem in48 gezeigten Prozessablauf dargestellt. Das Einkapselungsmaterial44 füllt die Lücken zwischen benachbarten Die-Bauelementen26 und Durchkontaktierungen42 . Das Einkapselungsmaterial44 kann eine Formmasse, eine Unterfüllungsmasse, ein Epoxid oder ein Harz enthalten. Gemäß einigen Ausführungsformen ist die obere Oberfläche des Einkapselungsmaterials44 höher als die oberen Oberflächen der Durchkontaktierungen42 und die oberen Oberflächen der Die-Bauelemente26 (welche die Oberflächen der Halbleitersubstrate25 sind). Ein Planarisierungsschritt (wie ein chemisch-mechanisches Polieren (CMP)) wird dann zum Entfernen von überschüssigem Einkapselungsmaterial44 durchgeführt, so dass die Halbleitersubstrate25 und Durchkontaktierungen42 freigelegt werden. Ferner kann beim Planarisieren das Halbleitersubstrat25 auch ausgedünnt werden, zum Beispiel auf eine Dicke im Bereich zwischen etwa 2 μm und etwa 10 μm. - Anschließend wird, unter Bezugnahme auf
7 , eine Zwischenverbindungsstruktur46 gebildet. Der entsprechende Schritt ist als Schritt314 in dem in48 gezeigten Prozessablauf dargestellt. Die Zwischenverbindungsstruktur46 kann eine Struktur ähnlich der in44 dargestellten Struktur haben und enthält dielektrische Schichten und Umverdrahtungen (Redistribution Lines, RDLs) in den dielektrischen Schichten. Die RDLs sind elektrisch an die Durchkontaktierungen42 angeschlossen. Die RDLs enthalten auch Metallleitungsabschnitte und Durchkontaktierungsabschnitte, ähnlich jenen, die in44 dargestellt sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält die Zwischenverbindungsstruktur46 oberflächliche Bond-Pads und oberflächliche dielektrische Schichten deren obere Oberflächen miteinander komplanar sind, was im Wesentlichen dasselbe wie in44 ist. Diese Ausführungsformen können verwendet werden, wenn mehr Die-Bauelementen an die Zwischenverbindungsstruktur46 gebondet werden sollen, wie in37 dargestellt ist. Gemäß alternativen Ausführungsformen hat die Zwischenverbindungsstruktur46 keine planare obere Oberfläche. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die RDLs in der Zwischenverbindungsstruktur
46 durch Plattieren gebildet. Gemäß alternativen Ausführungsformen werden die RDLs mit Damaszener-Prozessen gebildet. - Unter Bezugnahme auf
8 wird die dielektrische Schicht48 über der Zwischenverbindungsstruktur46 gebildet. Die dielektrische Schicht48 kann mit einem Polymer gebildet werden, das Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen enthalten kann. -
8 zeigt auch die Bildung von elektrischen Verbindern50 , die elektrisch an die RDLs in der Zwischenverbindungsstruktur46 und den Durchkontaktierungen42 gekoppelt sind. Der entsprechende Schritt ist auch als Schritt314 in dem in48 gezeigten Prozessablauf dargestellt. Die elektrischen Verbinder50 können gemäß einigen beispielhaften Ausführungsformen Under-Bump Metallurgien (UBMs, nicht dargestellt) und Lötregionen enthalten. Die Bildung der UBMs kann ein Abscheiden und Strukturieren enthalten. Lotkugeln können auf den UBMs angeordnet und dann wieder aufgeschmolzen werden. Gemäß alternativen Ausführungsformen enthält die Bildung von elektrischen Verbindern50 ein Durchführen eines Plattierungsschritts zum Bilden von Lötregionen über den RDLs und dann ein Wiederaufschmelzen der Lötregionen. Die elektrischen Verbinder50 können auch Metallsäulen und möglicherweise Lötkappen enthalten, die auch durch Plattieren gebildet werden können. - Die in
8 dargestellte Struktur wird dann in einzelne Packages zersägt, wobei9 eines der Packages52 zeigt. Der entsprechende Schritt ist als Schritt316 in dem in48 gezeigten Prozessablauf dargestellt. Package52 enthält ein größeres Die-Bauelement202 , das sich bis hin zu den Rändern des Packages52 erstreckt. Ein kleineres Die-Bauelement26 , das kleinere seitliche Dimensionen und eine kleinere Fläche in der Draufsicht als das Die-Bauelement202 hat, wird an das größere Die-Bauelement202 durch Hybrid-Bonding gebondet. Die Durchkontaktierungen42 können direkt aus Metall-Pads54 gebildet werden und durchdringen das Einkapselungsmaterial44 . Das Einkapselungsmaterial44 umgibt ferner das Die-Bauelement26 und die Durchkontaktierungen42 . -
10 bis17 zeigen Querschnittsansichten von Zwischenstufen bei der Bildung eines Packages gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Falls nicht anderes angegeben ist, sind die Materialien und die Bildungsverfahren der Komponenten in diesen Ausführungsformen im Wesentlichen dieselben wie bei denselben Komponenten, die mit denselben Bezugszeichen in den in1 bis9 dargestellten Ausführungsformen bezeichnet sind. Die Einzelheiten bezüglich des Bildungsprozesses und der Materialien der in10 bis17 (und18 bis35 ) dargestellten Komponenten finden sich daher in der Besprechung der in1 bis9 dargestellten Ausführungsformen. - Die in
10 bis17 dargestellten Ausführungsformen sind den Ausführungsformen in1 bis9 ähnlich, mit der Ausnahme, dass die Durchkontaktierungen zuerst auf dem Waferverbund gebildet werden. Unter Bezugnahme auf10 werden die Durchkontaktierungen42 über der Trennschicht22 gebildet, die ferner über dem Träger20 angeordnet ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann eine zusätzliche Polymerschicht, wie PBO (nicht dargestellt), über der Trennschicht22 gebildet sein. Die Bildung der leitenden Durchkontaktierungen42 kann ein Bilden einer Blanket-Keimschicht (wie einer Titanschicht und einer Kupferschicht über der Titanschicht) über der zusätzlichen Polymerschicht, Bilden eines Fotolacks (nicht dargestellt) über der Keimschicht, Strukturieren des Fotolacks, um einige Abschnitte der Keimschicht freizulegen, Plattieren von Durchkontaktierungen42 , Entfernen des Fotolacks und Durchführen eines Ätzens zum Entfernen der Abschnitte der Keimschicht, die zuvor vom Fotolack bedeckt waren, enthalten. - Anschließend, wie in
11 dargestellt, werden die Die-Bauelemente26 über der Trennschicht22 und dem Träger20 angeordnet, wobei DAFs (nicht dargestellt) zum Befestigen der Die-Bauelemente26 an der darunterliegenden Struktur verwendet werden können. Die Die-Bauelemente26 sind bekanntermaßen funktionierende Dies. Die Die-Bauelemente26 , Durchkontaktierungen42 und der darunterliegende Träger20 usw. werden gemeinsam als Waferverbund100 bezeichnet. - Anschließend, unter Bezugnahme auf
12 , wird das Einkapselungsmaterial44 auf dem Waferverbund100 eingekapselt, gefolgt von einem Planarisieren zum Entfernen der überschüssigen Abschnitte von Einkapselungsmaterial44 . Infolgedessen werden die obere Oberfläche der Durchkontaktierungen42 und die obere Oberfläche der Zwischenverbindungsstruktur28 freigelegt. Gemäß einigen beispielhaften Ausführungsformen enthält die freigelegte obere Oberfläche der Zwischenverbindungsstruktur28 die freigelegten Oberflächen der Bond-Pads36 und der oberflächlichen dielektrischen Schicht38 , wie in44 dargestellt. Gemäß einigen Ausführungsformen können eine geeignete Aufschlämmung und geeignete Planarisierungsprozessbedingungen angewendet werden, um die oberen Enden der dielektrische Auskleidungen40 stärker zu vertiefen als die Bond-Pads36 und die oberflächliche dielektrische Schicht38 , was zu Vertiefungen in den dielektrischen Auskleidungen40 führt, wie in46 dargestellt. - Anschließend, unter Bezugnahme auf
13 , werden der Waferverbund100 und Wafer200 durch Hybrid-Bonding aneinander gebondet, was zwischen Die-Bauelementen26 und den entsprechenden Die-Bauelementen202 erfolgt. Andererseits kann das Einkapselungsmaterial44 mit der oberen Oberfläche der Zwischenverbindungsstruktur228 in Kontakt, aber nicht an diese gebondet sein (es sind keine chemischen und physikalischen Bonds gebildet). Daher ist es wahrscheinlich, dass einige Teile des Einkapselungsmaterials44 in physischem Kontakt mit den oberflächlichen dielektrischen Materialien und/oder metallischen Materialien in der Zwischenverbindungsstruktur228 stehen. Es ist auch wahrscheinlich, dass einige andere Teile des Einkapselungsmaterials44 von den entsprechenden darunterliegenden Abschnitten der oberflächlichen dielektrischen Materialien und/oder metallischen Materialien durch Luftspalten55 getrennt sind, die schematisch in13 dargestellt sind. Die Luftspalten55 können aufgrund der Nicht-Koplanarität des Einkapselungsmaterials44 entstehen, die beim Planarisieren des Einkapselungsmaterials44 verursacht wird. Es ist klar, dass die Stellen und die Größen der Luftspalten55 regellos sind und die Größen der dargestellten Luftspalten55 übertrieben sein können. - Die in
13 dargestellte Struktur unterscheidet sich von der in6 dargestellten Struktur darin, dass in6 das Einkapselungsmaterial44 in Form eines Fluids abgegeben wird, um mit der Zwischenverbindungsstruktur228 in Kontakt zu gelangen, und dann gehärtet wird. Daher ist in den Ausführungsformen in6 das Einkapselungsmaterial44 nicht nur in physischem Kontakt mit der oberen Oberfläche der Verbindungsstruktur228 , sondern auch an diese gebondet. Ebenso ist in den Ausführungsformen in6 kein Luftspalt an der Grenzfläche des Einkapselungsmaterials44 und der Zwischenverbindungsstruktur228 gebildet. - Nach Ausführung des Schritts in
13 wird der Prozess fortgesetzt und der Träger20 wird entbondet, zum Beispiel durch Zersetzen der Trennschicht22 unter Verwendung eines Hochenergielichts. Die erhaltene Struktur ist in14 dargestellt. Die anschließenden Schritte, die in15 bis17 dargestellt sind, sind im Wesentlichen dieselben wie jene, die in7 bis9 dargestellt sind und Einzelheiten des Prozesses und die entsprechenden Materialien werden hier nicht wiederholt. In dem erhaltenen Package, wie in17 dargestellt, befindet sich das Einkapselungsmaterial44 in Kontakt mit der Oberfläche der Zwischenverbindungsstruktur228 und kann nicht an diese gebondet sein. Das Einkapselungsmaterial44 wird an die darüber liegende Zwischenverbindungsstruktur46 gebondet. Ebenso können Luftspalten55 gebildet werden (oder nicht). -
18 bis26 zeigen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Packages gemäß einigen Ausführungsformen. Diese Ausführungsformen unterscheiden sich von den Ausführungsformen in1 bis17 darin, dass die zwei Wafer, die an dem Wafer-an-Wafer Hybrid-Bonding beteiligt sind, beide ein Waferverbund sind. Infolgedessen umgibt im erhaltenen Package das Einkapselungsmaterial beide Dies. - Unter Bezugnahme auf
18 werden der Träger220 und die Trennschicht222 bereitgestellt, die im Wesentlichen dieselben wie die Elemente20 bzw.22 (20 ) sind. Eine oder mehrere dielektrische Schicht(en)223 werden auf der Trennschicht222 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht223 aus einem Polymer gebildet. Die dielektrische Schicht223 kann auch aus einem lichtempfindlichen Material wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen gebildet sein, die durch Belichtung und Entwicklung strukturiert werden kann. Gemäß alternativen Ausführungsformen ist die dielektrische Schicht223 aus einem Nitrid wie Siliziumnitrid, einem Oxid wie Siliziumoxid, Phosphosilicatglas (PSG), Borosilicatglas (BSG), bordotiertem Phosphosilicatglas (BPSG) oder dergleichen gebildet. - Die Durchkontaktierungen
242 werden über der dielektrischen Schicht223 gebildet. Ferner wird die Zwischenverbindungsstruktur229 , die RDLs227 enthält, in der dielektrischen Schicht223 gebildet. Gemäß einigen Ausführungsformen enthalten die RDLs227 Metallleitungen (nicht dargestellt) und Durchkontaktierungen. Gemäß alternativen Ausführungsformen enthalten die RDLs227 eine einzelne Schicht von Durchkontaktierungen, wie in18 dargestellt. Anschließend, wie in19 dargestellt, werden die Die-Bauelemente202 über der dielektrischen Schicht223 angebracht und an dieser befestigt. Die Die-Bauelemente202 werden auch aus dem Wafer200 (3 ) gesägt und sind bekanntermaßen funktionierende Dies. Somit ist der Waferverbund200' gebildet. - Anschließend werden, unter Bezugnahme auf
20 , der Waferverbund100 und der Waferverbund200' aneinander gebondet, wobei die Die-Bauelemente26 an die Die-Bauelemente202 durch Hybrid-Bonding gebondet werden. Die Bildung des Waferverbunds100 ist in1 und2 dargestellt. Die Positionen der Ausrichtungsmarkierungen24 im Waferverbund100 können so gestaltet sein, dass sie mit den entsprechenden Durchkontaktierungen42 ausgerichtet sind (und diese überlappen können), und die Durchkontaktierungen42 und Ausrichtungsmarkierungen24 werden gemeinsam als Ausrichtungsmarkierungen in der Ausrichtung der Wafer100 und200' verwendet. Der Bonding-Prozess kann im Wesentlichen derselbe wie jener sein, der unter Bezugnahme auf4 und5 dargestellt und besprochen ist, und wird hier nicht wiederholt. Nach dem Entbonden des Trägers20 im Waferverbund100 enthält die resultierende Struktur die Die-Bauelemente26 , die an die Die-Bauelemente202 im Waferverbund200 gebondet sind, wie in21 dargestellt. in anschließenden Schritten wird das Einkapselungsmaterial44 aufgebracht und gehärtet, wie in22 dargestellt ist. Dann wird ein Planarisieren durchgeführt, um die Die-Bauelemente26 freizulegen und auszudünnen, wie in23 dargestellt ist. Es werden auch die Durchkontaktierungen242 freigelegt. Die anschließenden Schritte, die in24 bis26 dargestellt sind, sind im Wesentlichen dieselben wie die Schritte, die in7 bis9 dargestellt sind und Einzelheiten des Prozesses und die entsprechenden Materialien werden hier nicht wiederholt. - In dem in
26 dargestellten Package kapselt das Einkapselungsmaterial44 beide Die-Bauelemente26 und202 ein und erstreckt sich kontinuierlich von der oberen Oberfläche des Die-Bauelements26 zur unteren Oberfläche des Die-Bauelements202 . Zusätzlich, da ein einzelnes Einkapselungsmaterial44 in einem Prozess gebildet wird, gibt es keine unterscheidbare Grenzfläche im Einkapselungsmaterial44 . Zum Beispiel ist keine unterscheidbare Grenzfläche im Einkapselungsmaterial44 in einer Ebene mit der Grenzfläche zwischen den Die-Bauelementen26 und202 . Es ist auch jede der Durchkontaktierungen42 eine kontinuierliche Durchkontaktierung mit kontinuierlichen und geraden Rändern und es ist keine unterscheidbare Grenzfläche in der Durchkontaktierung42 , zum Beispiel auf der Ebene der Grenzfläche zwischen den Die-Bauelementen26 und202 , vorhanden. -
27 bis35 zeigen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Packages gemäß einigen Ausführungsformen. Diese Ausführungsformen unterscheiden sich von den Ausführungsformen in18 bis26 darin, dass keine Durchkontaktierungen im Einkapselungsmaterial gebildet sind. Vielmehr werden Durchkontaktierungen43 im Die-Bauelement26 gebildet, um das Die-Bauelement202 elektrisch an die Zwischenverbindungsstruktur46 zu koppeln (35 ). - Der in
27 und28 dargestellte Prozess zeigt die Bildung des Waferverbunds200' . Die Prozessschritte sind den in18 und19 dargestellten Schritten ähnlich, außer, dass keine Durchkontaktierungen gebildet werden. Die Ausrichtungsmarkierungen224 werden zum Beispiel in der Trennschicht222 gebildet. Wie in28 dargestellt, sind die Die-Bauelemente202 an der Trennschicht222 befestigt. -
29 zeigt das Bonding des Waferverbunds100 an den Waferverbund200' , wobei die Die-Bauelemente26 an entsprechende Die-Bauelemente202 durch Hybrid-Bonding gebondet werden. Die Die-Bauelemente26 enthalten Durchkontaktierungen43 , die sich in Halbleitersubstrate25 erstrecken. Dann wird der Träger20 entbondet, wie in30 dargestellt. - Anschließend wird, unter Bezugnahme auf
31 , das Einkapselungsmaterial44 auf den Die-Bauelementen26 und202 eingekapselt, gefolgt von einem Planarisierungsschritt, wie in32 dargestellt. Während des Planarisierens werden die Die-Bauelemente26 auch ausgedünnt und die Halbleitersubstrate25 werden ausgedünnt, um die Durchkontaktierungen43 freizulegen. Die anschließenden Schritte, die in33 bis35 dargestellt sind, sind im Wesentlichen dieselben wie die Schritte, die in7 bis9 dargestellt sind und Einzelheiten des Prozesses und die entsprechenden Materialien werden hier nicht wiederholt. - In der erhaltenen Struktur, die in
35 dargestellt ist, umgibt das Einkapselungsmaterial44 sowohl die Die-Bauelemente26 wie auch202 . Es sind keine Durchkontaktierungen im Einkapselungsmaterial44 gebildet. Ebenso wird das Einkapselungsmaterial44 in einem einzigen Prozess gebildet und somit ist keine unterscheidbare Grenzfläche im Einkapselungsmaterial44 vorhanden. Der elektrische Anschluss des Die-Bauelements202 an die Zwischenverbindungsstruktur46 erfolgt durch die Durchkontaktierungen43 im Halbleitersubstrat25 . -
36 bis43 zeigen die Querschnittsansichten von Packages, die gemäß einigen Ausführungsformen der vorliegenden Offenbarung gebildet sind.36 zeigt das Package, wie in9 oder17 dargestellt.37 zeigt das Package ähnlich dem Package in36 , außer, dass ein zusätzliches Die-Bauelement60 an die Zwischenverbindungsstruktur46 gebondet ist. Das Bonden kann auch ein Hybrid-Bonden sein, ähnlich jenem das in45 ,46 und47 dargestellt ist. Die Durchkontaktierungen62 werden beginnend von den Metall-Pads (nicht dargestellt) in der Zwischenverbindungsstruktur46 gebildet. Das Einkapselungsmaterial64 kapselt das Die-Bauelement60 und die Durchkontaktierungen62 ein. Ferner werden die Zwischenverbindungsstruktur66 , die dielektrische Schicht48 und die elektrischen Verbinder50 gebildet. Die elektrischen Verbinder50 sind elektrisch an die Durchkontaktierungen62 , die Zwischenverbindungsstruktur46 , die Durchkontaktierungen42 und das Die-Bauelement202 gekoppelt. -
38 zeigt ein Package ähnlich dem Package in36 , wobei die Durchkontaktierungen43 im Halbleitersubstrat25 des Die-Bauelements26 gebildet sind.39 zeigt ein Package ähnlich dem Package in37 , wobei die Durchkontaktierungen43 im Halbleitersubstrat25 im Die-Bauelement26 gebildet sind und die Durchkontaktierungen63 im Halbleitersubstrat61 im Die-Bauelement60 gebildet sind. -
40 zeigt ein Package ähnlich dem Package, das in26 dargestellt ist, außer, dass das Die-Bauelement202 die Durchkontaktierungen203 im Halbleitersubstrat204 enthält. Die Durchkontaktierungen203 koppeln die leitenden Merkmale in den Zwischenverbindungsstrukturen28 und229 elektrisch aneinander.41 zeigt ein Package ähnlich dem Package, das in40 dargestellt ist, wobei die Durchkontaktierungen43 ferner im Halbleitersubstrat25 im Die-Bauelement26 gebildet sind. -
42 zeigt ein Package ähnlich dem Package, das in26 dargestellt ist, wobei die Durchkontaktierungen43 ferner im Halbleitersubstrat25 im Die-Bauelement26 gebildet sind, und keine Durchkontaktierung im Einkapselungsmaterial44 gebildet ist.43 zeigt ein Package ähnlich dem Package, das in42 dargestellt ist, wobei das Die-Bauelement60 , die Durchkontaktierungen62 und das Einkapselungsmaterial64 gebildet sind. Ferner sind die Durchkontaktierungen63 im Die-Bauelement60 gebildet. -
45 bis47 zeigen mehrere Hybrid-Bonding-Schemata gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf45 werden die dielektrischen Auskleidungen40 und240 gebildet, welche die Bond-Pads36 bzw.236 umgeben. Mit den dielektrischen Auskleidungen40 und240 , selbst wenn eine Fehlausrichtung vorliegt und die Bond-Pads36 mit den dielektrischen Auskleidungen240 in Kontakt gelangen, verhindern die Auskleidungen240 eine Diffusion von Kupfer von den Bond-Pads36 in die oberflächliche dielektrische Schicht238 . Auch wenn eine Fehlausrichtung vorliegt und die Bond-Pads236 mit den dielektrischen Auskleidungen40 in Kontakt gelangen, verhindern die Auskleidungen40 eine Diffusion von Kupfer von den Bond-Pads236 in die oberflächliche dielektrische Schicht38 . - In
46 und47 werden Luftspalten68 und70 gebildet. Die Luftspalten68 haben Scheibenformen, die durch Einstellen des Planarisierungsprozesses zum Planarisierung der oberen Oberflächen der Die-Bauelemente26 und/oder202 erzeugt erden können. Die Luftspalten70 können unter Verwendung von Lithographieprozessen gebildet werden, um die Auskleidungen40 und/oder240 zu ätzen. Da Kupfer nicht durch die Luftspalten diffundieren kann, haben die Luftspalten68 und70 auch die Funktion, eine unerwünschte Kupferdiffusion zu verhindern, wenn eine Fehlausrichtung auftritt. - Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Durch Bilden von Waferverbunden und anschließendes Durchführen eines Hybrid-Bondings mit Waferverbunden wird der Durchsatz des Bonding-Prozesses verbessert. Andererseits ermöglicht die Verwendung der Waferverbunde, dass die Die-Bauelemente unterschiedliche Größen haben, um mit Hybrid-Bonden aneinander gebondet zu werden. Zusätzlich können durch Bilden von Waferverbunden anstelle einer Verwendung der ungesägten Wafer bekanntermaßen funktionierende Dies gewählt und mangelhafte Dies nicht verpackt werden, die Abfall erzeugen.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren ein Anordnen mehrerer erster Die-Bauelemente über einem ersten Träger, wobei die ersten mehreren Die-Bauelemente und der erste Träger in Kombination einen ersten Waferverbund bilden. Der erste Waferverbund wird an einen zweiten Wafer gebondet und die ersten mehreren Die-Bauelemente werden an die zweiten mehreren Die-Bauelemente im zweiten Wafer durch Hybrid-Bonding gebondet. Das Verfahren enthält ferner ein Entbonden des ersten Trägers von den ersten mehreren Die-Bauelementen, Einkapseln der ersten mehreren Die-Bauelemente in einem Einkapselungsmaterial und Bilden einer Zwischenverbindungsstruktur über den ersten mehreren Die-Bauelementen und dem Einkapselungsmaterial.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren ein Anordnen von ersten mehreren Die-Bauelementen über einem Träger, ein Bilden mehrerer Durchkontaktierungen auf zweiten mehreren Die-Bauelementen eines Wafers, Ausrichten der ersten mehreren Die-Bauelemente auf dem Träger mit den zweiten mehreren Die-Bauelementen und Bonden der ersten mehreren Die-Bauelemente an die zweiten mehreren Die-Bauelemente durch Hybrid-Bonding. Die mehreren Durchkontaktierungen erstrecken sich in Zwischenräume zwischen den ersten mehreren Die-Bauelementen. Das Verfahren enthält ferner ein Entbonden des Trägers von den ersten mehreren Die-Bauelementen, Einkapseln der ersten mehreren Die-Bauelemente in ein Einkapselungsmaterial, Durchführen eines Planarisierens zum Nivellieren der oberen Oberflächen der ersten mehreren Die-Bauelemente, des Einkapselungsmaterials und der mehreren Durchkontaktierungen und Bilden einer Zwischenverbindungsstruktur über den ersten mehreren Die-Bauelementen und dem Einkapselungsmaterial.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Package ein erstes Die-Bauelement, ein zweites Die-Bauelement, das über dem ersten Die-Bauelement liegt und an dieses durch Hybrid-Bonding gebondet ist, ein Einkapselungsmaterial, das sowohl das erste Die-Bauelement wie auch das zweite Die-Bauelement einkapselt, und eine Zwischenverbindungsstruktur über dem zweiten Die-Bauelement. Die Zwischenverbindungsstruktur erstreckt sich über die Ränder sowohl des ersten Die-Bauelements wie auch des zweiten Die-Bauelements.
- Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Verfahren, umfassend: Anordnen von ersten mehreren Die-Bauelementen über einem ersten Träger, wobei die ersten mehreren Die-Bauelemente und der erste Träger in Kombination einen ersten Waferverbund bilden; Bonden des ersten Waferverbunds an einen zweiten Wafer, wobei die ersten mehreren Die-Bauelemente an zweite mehrere Die-Bauelemente im zweiten Wafer durch Hybrid-Bonding gebondet werden; Entbonden des ersten Trägers von den ersten mehreren Die-Bauelementen; Einkapseln der ersten mehreren Die-Bauelemente in ein Einkapselungsmaterial; und Bilden einer Zwischenverbindungsstruktur über den ersten mehreren Die-Bauelementen und dem Einkapselungsmaterial.
- Verfahren nach Anspruch 1, wobei während des Bondens leere Zwischenräume zwischen den ersten mehreren Die-Bauelementen vorhanden sind, des Weiteren umfassend ein Bilden mehrerer Durchkontaktierungen auf dem zweiten Wafer und wobei sich beim Bonden des ersten Waferverbunds an den zweiten Wafer die mehreren Durchkontaktierungen in die leeren Zwischenräume erstrecken.
- Verfahren nach Anspruch 2, wobei, wenn das Bonden durchgeführt wird, die mehreren Durchkontaktierungen vom ersten Waferverbund beabstandet sind.
- Verfahren nach einem der vorangehenden Ansprüche, des Weiteren umfassend: Bilden mehrerer Durchkontaktierungen auf dem ersten Waferverbund, wobei das Einkapseln der ersten mehreren Die-Bauelemente an dem ersten Waferverbund durchgeführt wird und beim Bonden das Einkapselungsmaterial mit den zweiten mehreren Die-Bauelementen in Kontakt gelangt, aber nicht an diese gebondet ist.
- Verfahren nach einem der vorangehenden Ansprüche, des Weiteren umfassend ein Bilden des zweiten Wafers, umfassend: Anordnen von zweiten mehreren Die-Bauelementen über einem zweiten Träger, wobei die zweiten mehreren Die-Bauelemente und der zweite Träger in Kombination den zweiten Wafer bilden, der ein zweiter Waferverbund ist, und das Einkapselungsmaterial sowohl die ersten mehreren Die-Bauelemente wie auch die zweiten mehreren Die-Bauelemente umgibt.
- Verfahren nach einem der vorangehenden Ansprüche, wobei das Hybrid-Bonding umfasst: Bonden erster Bond-Pads der ersten mehreren Die-Bauelemente an zweite Bond-Pads der zweiten mehreren Die-Bauelemente; und Bonden erster oberflächlicher dielektrischer Schichten der ersten mehreren Die-Bauelemente an zweite oberflächliche dielektrische Schichten der zweiten mehreren Die-Bauelemente, und das Verfahren des Weiteren ein Bilden von Luftspalten umfasst, die die ersten Bond-Pads umgeben.
- Verfahren nach einem der vorangehenden Ansprüche, wobei jedes der ersten mehreren Die-Bauelemente umfasst: ein Halbleitersubstrat; und zusätzliche Durchkontaktierungen, die das Halbleitersubstrat durchdringen, wobei das Einkapseln der ersten mehreren Die-Bauelemente einen Planarisierungsschritt zum Ausdünnen der ersten mehreren Die-Bauelemente und zum Freilegen der zusätzlichen Durchkontaktierungen umfasst.
- Verfahren umfassend: Anordnen von ersten mehreren Die-Bauelementen über einem Träger; Bilden mehrerer Durchkontaktierungen auf zweiten mehreren Die-Bauelementen eines Wafers; Ausrichten der ersten mehreren Die-Bauelemente auf dem Träger mit den zweiten mehreren Die-Bauelementen; Bonden der ersten mehreren Die-Bauelemente an die zweiten mehreren Die-Bauelemente durch Hybrid-Bonding, wobei sich die mehreren Durchkontaktierungen in Zwischenräume zwischen den ersten mehreren Die-Bauelementen erstrecken; Entbonden des Trägers von den ersten mehreren Die-Bauelementen; Einkapseln der ersten mehreren Die-Bauelemente in ein Einkapselungsmaterial; Durchführen eines Planarisierens zum Nivellieren der oberen Oberflächen der ersten mehreren Die-Bauelemente, des Einkapselungsmaterials und der mehreren Durchkontaktierungen; und Bilden einer Zwischenverbindungsstruktur über den ersten mehreren Die-Bauelementen und dem Einkapselungsmaterial.
- Verfahren nach Anspruch 8, wobei das Hybrid-Bonding umfasst: Vor-Bonden der ersten mehreren Die-Bauelemente an die zweiten mehreren Die-Bauelemente; und Tempern der ersten mehreren Die-Bauelemente und der zweiten mehreren Die-Bauelemente zur Bildung des Hybrid-Bondings.
- Verfahren nach Anspruch 9, wobei das Tempern sowohl an den ersten mehreren Die-Bauelementen wie auch dem Träger durchgeführt wird.
- Verfahren nach Anspruch 9, wobei das Tempern mit freiliegenden oberen Oberflächen der ersten mehreren Die-Bauelemente durchgeführt wird.
- Verfahren nach einem der Ansprüche 8 bis 11, wobei nach dem Planarisieren die mehreren Durchkontaktierungen freigelegt sind.
- Verfahren nach einem der Ansprüche 8 bis 12, wobei das Ausrichten durch Ausrichten von Ausrichtungsmarkierungen mit den mehreren Durchkontaktierungen durchgeführt wird, wobei die Ausrichtungsmarkierungen am Träger befestigt sind.
- Verfahren nach Anspruch 13, wobei jede der Ausrichtungsmarkierungen eine der mehreren Durchkontaktierungen überlappt.
- Package umfassend: ein erstes Die-Bauelement; ein zweites Die-Bauelement, das über dem ersten Die-Bauelement liegt und durch Hybrid-Bonding an dieses gebondet ist; ein Einkapselungsmaterial, das sowohl das erste Die-Bauelement wie auch das zweite Die-Bauelement einkapselt; und eine Zwischenverbindungsstruktur über dem zweiten Die-Bauelement, wobei sich die Zwischenverbindungsstruktur über Ränder sowohl des ersten Die-Bauelements wie auch des zweiten Die-Bauelements hinaus erstreckt.
- Package nach Anspruch 15, wobei sich das Einkapselungsmaterial kontinuierlich von einer oberen Oberfläche des zweiten Die-Bauelements zu einer unteren Oberfläche des ersten Die-Bauelements erstreckt, ohne unterscheidbare Grenzfläche zwischen oberen Abschnitten und unteren Abschnitten des Einkapselungsmaterials.
- Package nach Anspruch 15 oder 16, des Weiteren umfassend eine Durchkontaktierung, die das Einkapselungsmaterial durchdringt, wobei sich die Durchkontaktierung kontinuierlich von einer oberen Oberfläche des zweiten Die-Bauelements zu einer unteren Oberfläche des ersten Die-Bauelements erstreckt, ohne unterscheidbare Grenzfläche zwischen oberen Abschnitten und unteren Abschnitten der Durchkontaktierung.
- Package nach einem der Ansprüche 15 bis 17, wobei die Ränder des ersten Die-Bauelements mit entsprechenden Rändern des zweiten Die-Bauelements fehlausgerichtet sind.
- Package nach einem der Ansprüche 15 bis 18, wobei keine Durchkontaktierung das Einkapselungsmaterial durchdringt und das zweite Die-Bauelement Durchkontaktierungen umfasst, wobei die oberen Oberflächen der Durchkontaktierungen mit einer oberen Oberfläche des Einkapselungsmaterials komplanar sind.
- Package nach einem der Ansprüche 15 bis 19, des Weiteren umfassend ein drittes Die-Bauelement, das über der Zwischenverbindungsstruktur liegt und durch Hybrid-Bonding an diese gebondet ist.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
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US201562239628P | 2015-10-09 | 2015-10-09 | |
US62/239,628 | 2015-10-09 | ||
US14/951,813 | 2015-11-25 | ||
US14/951,813 US9773768B2 (en) | 2015-10-09 | 2015-11-25 | Method and structure of three-dimensional chip stacking |
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DE102016100274A1 true DE102016100274A1 (de) | 2017-04-13 |
DE102016100274B4 DE102016100274B4 (de) | 2021-02-11 |
Family
ID=58405914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country | Link |
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US (3) | US9773768B2 (de) |
KR (1) | KR101853537B1 (de) |
CN (1) | CN106952833B (de) |
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TWI617004B (zh) | 2018-03-01 |
US10867985B2 (en) | 2020-12-15 |
DE102016100274B4 (de) | 2021-02-11 |
CN106952833A (zh) | 2017-07-14 |
TW201714274A (zh) | 2017-04-16 |
US10515940B2 (en) | 2019-12-24 |
US20200043909A1 (en) | 2020-02-06 |
CN106952833B (zh) | 2020-03-20 |
US20170103973A1 (en) | 2017-04-13 |
KR20170042461A (ko) | 2017-04-19 |
KR101853537B1 (ko) | 2018-04-30 |
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