CN110875231A - 晶圆级封装方法及封装结构 - Google Patents
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Abstract
一种晶圆级封装方法及封装结构，方法包括：提供器件晶圆；在承载基板上临时键合多个芯片，多个芯片中待屏蔽的芯片为第一芯片，第一芯片的数量为一个或多个；采用熔融键合工艺使芯片键合于所述器件晶圆上；使芯片键合于器件晶圆上后，对芯片和承载基板进行解键合处理；形成覆盖芯片的封装层；在封装层中形成围绕第一芯片的沟槽；在沟槽中和封装层表面形成导电材料；位于沟槽中的导电材料为导电侧壁；位于第一芯片上方封装层表面的导电材料为导电层，用于与导电侧壁构成屏蔽壳体。本发明在部分芯片上形成屏蔽壳体，不会过多的增加整个封装结构的体积和厚度，从而使封装结构更轻薄，且芯片和器件晶圆以熔融键合的方式相键合，具有较高的键合强度。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种晶圆级封装方法及封装结构。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
在晶圆级系统封装制程中，器件晶圆和裸芯片通常通过粘合层(例如粘片膜或干膜等)实现物理连接，且由于所述裸芯片在集成电路封装结构的使用过程中容易受到外界磁场的影响，从而造成性能不够稳定的问题，因此在封装制程中，通常通过在封装结构中设置屏蔽结构以减小外界磁场的干扰，然而带有屏蔽功能的封装结构存在体积和厚度较大的问题，而且通过粘合层实现物理连接的方式容易降低封装成品率。
发明内容
本发明解决的问题是提供一种晶圆级封装方法及封装结构，减小所形成封装结构的体积和厚度，并提高封装成品率。
为解决上述问题，本发明提供一种晶圆级封装方法，包括：提供器件晶圆；提供承载基板，在所述承载基板上临时键合多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，所述第一芯片的数量为一个或多个，所述芯片包括朝向所述承载基板的待键合面；使所述待键合面朝向所述器件晶圆，采用熔融键合工艺使所述芯片键合于所述器件晶圆上；使所述芯片键合于所述器件晶圆上后，对所述芯片和承载基板进行解键合处理；在所述解键合处理后，在所述器件晶圆上形成覆盖所述多个芯片的封装层；在所述封装层中形成围绕各个所述第一芯片的沟槽；在所述沟槽中和所述封装层表面形成导电材料；位于所述沟槽中的导电材料为导电侧壁；位于所述第一芯片上方封装层表面的导电材料为导电层，用于与所述导电侧壁构成屏蔽壳体。
相应的，本发明还提供一种晶圆级封装结构，包括：器件晶圆；多个芯片，通过熔融键合工艺键合于所述器件晶圆上，所述多个芯片中待屏蔽的芯片为第一芯片，所述第一芯片的数量为一个或多个；封装层，位于所述器件晶圆上且覆盖所述多个芯片；导电侧壁，位于所述封装层中且围绕各个所述第一芯片；导电层，位于所述封装层上且与所述导电侧壁相连，所述导电层与所述导电侧壁构成屏蔽壳体。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例采用熔融键合工艺使芯片键合于所述器件晶圆上，以提高键合工艺的可靠性，从而提高了所述器件晶圆和芯片的键合强度，相应提高了封装成品率；此外，所述多个芯片中待屏蔽的芯片为第一芯片，本发明在封装层中形成围绕所述第一芯片的沟槽后，在所述沟槽中填充导电材料形成导电侧壁，所述导电侧壁围绕所述第一芯片的侧面设置，还在所述第一芯片上方形成与所述导电侧壁相连的导电层，所述导电层与所述导电侧壁构成屏蔽壳体，用于保护位于所述屏蔽壳体中的第一芯片，从而减少所述第一芯片受外界磁场的影响，由于本发明是选择性地在部分芯片上形成屏蔽壳体，不会过多的增加整个封装结构的体积和厚度，从而使封装结构更加轻薄，且由于所述芯片与器件晶圆之间具有较高的键合强度，所形成封装结构整体能保持较好的可靠性，有利于保障所述屏蔽壳体对所述第一芯片的抗干扰效果。
附图说明
图1至图11是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图；
图12至图13是本发明晶圆级封装方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前带有屏蔽功能的封装结构存在体积和厚度较大的问题，封装成品率也有待提高。分析其原因在于：
为了减小外界磁场干扰，现有技术在封装结构中的裸芯片上装配一金属外壳，以屏蔽外界磁场，然而封装结构中通常是部分芯片容易受到外界磁场的干扰，而所述金属外壳是对所有芯片进行磁场屏蔽，并没有针对性地对待屏蔽的芯片进行保护，因此，通常所述金属外壳的尺寸较大，从而导致封装结构的体积和厚度增加；而且，粘合层的耐温性较差，器件晶圆和裸芯片通过粘合层实现物理连接后，当后续制程工艺中的工艺温度过高时，所述粘合层容易失效，从而降低所述粘合层的粘附性，甚至出现所述器件晶圆和裸芯片发生脱落的问题，进而严重影响了封装成品率。
为了解决所述技术问题，本发明实施例采用熔融键合工艺使芯片键合于所述器件晶圆上，以提高键合工艺的可靠性，从而提高了所述器件晶圆和芯片的键合强度，相应提高了封装成品率；此外，所述多个芯片中待屏蔽的芯片为第一芯片，本发明在封装层中形成围绕所述第一芯片的沟槽后，在所述沟槽中填充导电材料形成导电侧壁，所述导电侧壁围绕所述第一芯片的侧面设置，还在所述第一芯片上方形成与所述导电侧壁相连的导电层，所述导电层与所述导电侧壁构成屏蔽壳体，用于保护位于所述屏蔽壳体中的第一芯片，从而减少所述第一芯片受外界磁场的影响，由于本发明是选择性地在部分芯片上形成屏蔽壳体，不会过多的增加整个封装结构的体积和厚度，从而使封装结构更加轻薄，且由于所述芯片与器件晶圆之间具有较高的键合强度，所形成封装结构整体能保持较好的可靠性，有利于保障所述屏蔽壳体对所述第一芯片的抗干扰效果。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图11是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
参考图1，提供器件晶圆(CMOS Wafer)300。
所述器件晶圆300为完成器件制作的待封装晶圆，所述器件晶圆300中形成有多个第二芯片310。
需要说明的是，所述器件晶圆300可以采用集成电路制作技术所制成，例如在半导体衬底上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述器件晶圆300中形成有所述多个第二芯片310。本实施例中，所述器件晶圆300中靠近所述第二芯片310的面为晶圆正面301，与所述晶圆正面301相背的面为晶圆背面302。
还需要说明的是，为了便于图示，本实施例仅示意出三个第二芯片310。但所述第二芯片310的数量不仅限于三个。
参考图2，提供承载基板100，在所述承载基板100上临时键合多个芯片200，所述多个芯片200中待屏蔽的芯片为第一芯片205，所述第一芯片205的数量为一个或多个，且所述芯片200包括朝向所述承载基板100的待键合面(未标示)。
所述承载基板100用于对所述多个芯片200起到支撑作用，从而便于后续工艺的进行，提高后续工艺的可操作性；而且通过临时键合(Temporary Bonding)的方式，还便于后续将所述芯片200和承载基板100进行分离。
本实施例中，所述承载基板100为载体晶圆(Carrier Wafer)。具体地，所述承载基板100可以半导体衬底(例如硅衬底)、有机玻璃晶圆、无机玻璃晶圆、树脂晶圆、半导体材料晶圆、氧化物晶体晶圆、陶瓷晶圆、金属晶圆、有机塑料晶圆、无机氧化物晶圆或陶瓷材料晶圆。
本实施例中，通过胶粘层150将所述芯片200背向所述待键合面的表面临时键合于所述承载基板100上。所述胶粘层150用于实现所述芯片200和所述承载基板100的临时键合，便于后续将所述芯片200和承载基板100进行分离。
本实施例中，所述胶粘层150为粘片膜(Die Attach Film，DAF)。粘片膜是在半导体封装工序中用于连接半导体芯片与封装基板、芯片与芯片的超薄型薄膜黏合剂，具有较高的可靠性及方便的工序性，有利于实现半导体封装的积层化和薄型化。
在其他实施例中，所述胶粘层还可以为干膜(Dry Film)、UV胶或热固胶。
其中，干膜是一种用于半导体芯片封装或印刷电路板制造时所采用的具有粘性的光致抗蚀膜，干膜光刻胶的制造是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基版上，经曝光显影处理，即可在所述干膜光刻胶内形成图形。
UV胶又称紫外光固化胶，UV胶是一种必须通过紫外线光照射才能固化的一类胶粘剂，固化速度较快，在固化后具有较高的粘接强度，且环保性较高。
热固胶是以热固性树脂为主要成分的胶黏剂，热固胶的耐溶剂性、耐候性等性能较好，固化速度快且具有较高的粘接强度高，根据粘度、固化时间以及添加剂的不同，可适用于不同表面的粘接。
需要说明的是，在其他实施例中，所述芯片背向所述待键合面的表面还可以通过静电键合临时键合于所述承载基板上。静电键合技术是不用任何粘结剂实现键合的一种方法，在键合过程中，将要键合的芯片和承载基板分别连接不同的电极，在电压作用下使芯片和承载基板表面形成电荷，且所述芯片与承载基板表面电荷电性不同，从而在芯片与承载基板键合过程中产生较大的静电引力，实现两者的物理连接。
所述多个芯片200包括待键合面，用于实现芯片200与器件晶圆的键合。所述多个芯片200用于作为封装制程中的待集成芯片。本实施例晶圆级系统封装方法用于实现异质集成，相应地，所述多个芯片200可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片
本实施例中，所述多个芯片200用于作为晶圆级系统封装中的待集成芯片，因此所述多个芯片200的功能不同，且所述芯片200的数量与所述第二芯片310(如图1所示)的数量相同。
所述芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片。在其他实施例中，所述芯片还可以是其他功能芯片。
本实施例中，所述晶圆级系统封装用于将多个不同功能的多个芯片200组合到一个封装结构中，因此所述多个芯片200通过对不同功能类型的多个晶圆进行切割所获得。在其他实施例中，根据实际工艺需求，所述多个第二芯片的功能类型还可以相同。
还需要说明的是，为了便于图示，本实施例仅示意出三个芯片200。但所述芯片200的数量不仅限于三个。
所述芯片200可以采用集成电路制作技术所制成，所述芯片200通常也包括形成于半导体衬底上的NMOS器件或PMOS器件等器件，还包括介质层、金属互连结构和焊盘等结构。
在所述多个芯片200中，第一芯片205比较容易受到外界磁场的影响，所述第一芯片205为待屏蔽的芯片，所述多个第一芯片205的数量为一个或多个。
所述芯片200中形成有引线焊盘(bond Pad)210，用于实现芯片200的电性连接。所述芯片200中靠近所述引线焊盘210的面为芯片正面201，与所述芯片正面201相背的面为芯片背面202。
本实施例中，所述芯片200的芯片正面201用于与所述器件晶圆300(如图1所示)的晶圆正面301(如图1所示)相键合，所述芯片200的芯片正面201为待键合面。
相应的，本实施例中，通过所述胶粘层150将所述芯片背面202临时键合于所述承载基板100上。在其他实施例中，当所述第一芯片的待键合面为第二背面时，相应将所述第二正面临时键合于所述承载基板上。
继续参考图1和图2，并结合参考图3至图5，使所述待键合面(未标示)朝向所述器件晶圆300(如图1所示)，采用熔融键合工艺使所述芯片200键合于所述器件晶圆300上。
熔融键合是一种主要利用界面化学力完成键合的工艺，从而提高了键合工艺的可靠性，进而提高了所述芯片200和器件晶圆300的键合强度，且后续工艺对所述键合强度的影响较小，相应提高了封装成品率。
相应的，为了所述熔融键合工艺的进行，所述封装方法还包括：
继续参考图1和图2，在所述器件晶圆300(如图1所示)的表面上形成多个相互分立的第一氧化层350(如图1所示)；在所述多个芯片200的待键合面(未标示)上形成第二氧化层250。
所述第一氧化层350和第二氧化层250作为后续熔融键合(Fusion Bonding)工艺的键合层，用于实现所述器件晶圆300和芯片200之间的物理连接。其中，在所述熔融键合工艺后，所述器件晶圆300与芯片200之间的键合强度较高。
本实施例中，根据实际工艺需求，所述第一氧化层350形成于所述器件晶圆300的晶圆正面301上。
本实施例中，所述第一氧化层350的材料为氧化硅。通过选取氧化硅材料，在所述熔融键合工艺的过程中，能够使所述器件晶圆300与待集成芯片的接触面以Si-O-Si的共价键进行键合，由于硅氧键的键能较大，从而能够显著提高键合强度；而且，氧化硅材料具有较高的工艺兼容性，氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响。在其他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧。
本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺和图形化工艺形成所述第一氧化层350。通过原子层沉积工艺，所述第一氧化层350以原子层的形式形成于所述晶圆正面301，因此有利于提高沉积速率的均匀性、所述第一氧化层350的厚度均一性以及所述第一氧化层350中的结构均匀性，且所述第一氧化层350具有良好的覆盖能力；此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(ThermalBudget)，降低晶圆变形(Wafer Distortion)、器件性能偏移的概率。
在其他实施例中，形成所述第一氧化层的工艺还可以为化学气相沉积(ChemicalVapor Deposition，LPCVD)工艺。
需要说明的是，本实施例中，根据芯片200在所述晶圆正面301的位置，所述第一氧化层350形成于所述第二芯片310之间的晶圆正面301上。在其他实施例中，所述第一氧化层还可以形成于所述第二芯片上，即所述第一氧化层全面覆盖所述晶圆正面。
本实施例中，所述芯片200的待键合面为所述芯片正面201，因此在所述芯片正面201上形成所述第二氧化层250。
本实施例中，所述第二氧化层250的材料为氧化硅。所述第二氧化层250的材料与所述第一氧化层350(如图1所示)的材料相同，从而提高所述芯片200和所述器件晶圆300的键合强度。具体地，采用原子层沉积工艺形成所述第二氧化层250。
在其他实施例中，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧，且根据所述第二氧化层的材料，形成所述第二氧化层的工艺还可以为低压化学气相沉积工艺、金属有机化学气相沉积工艺、物理气相沉积工艺或激光脉冲沉积工艺。
对所述第二氧化层250的具体描述，可参考前述对所述第一氧化层350的相关描述，本实施例在此不再赘述。
需要说明的是，所述多个芯片200通过对不同功能的多个晶圆进行切割所获得，因此为了提高所述第二氧化层250的形成效率和形成质量，可以在集成有所述芯片200的多个晶圆上形成覆盖所述芯片200的第二氧化层250，对形成有所述第二氧化层250的多个晶圆进行切割，从而获得芯片正面201形成有所述第二氧化层250的多个芯片200。
通过在所述芯片200的待键合面上形成所述第二氧化层250之后，将所述芯片200背向所述待键合面的表面临时键合于所述承载基板100上，从而有利于简化形成所述第二氧化层250的工艺难度。
在其他实施例中，根据实际工艺情况，还可以将所述第二芯片背向所述待键合面的表面临时键合于所述承载基板之后，在所述待键合面上形成所述第二氧化层。
相应的，结合参考图3至图5，通过所述第一氧化层350和所述第二氧化层250，采用熔融键合工艺使所述芯片200键合于所述器件晶圆300上。
在所述熔融键合工艺的过程中，所述第一氧化层350和第二氧化层250的表面会形成未饱和成键的Si原子，并能实现共价键的结合，因此通过所述熔融键合工艺，所述第一氧化层350和第二氧化层250的接触面通过共价键结合的方式实现键合，使所述第一氧化层350和第二氧化层250之间具有较高的键合强度，从而提高了键合工艺的可靠性，进而提高了所述器件晶圆300和芯片200的键合强度，且后续工艺对所述键合强度的影响较小，相应提高了封装成品率。
具体地，结合参考图3和图4，所述熔融键合工艺的步骤包括：对所述第一氧化层350表面(如图3所示)和第二氧化层250(如图4所示)表面进行等离子体活化处理110。
一方面，通过所述等离子体活化处理110，使所述第一氧化层350和第二氧化层250表面的污染物和杂质等成为气态，并通过等离子系统的真空泵排出，从而起到去除污染物和杂质的作用，例如可以较好地去除金属污染和有机污染物。
另一方面，所述等离子体活化处理110的等离子体对所述第一氧化层350表面和第二氧化层250表面进行撞击，对不稳定的非桥接氧原子赋能，使所述氧原子离开原先成键的原子，从而为后续在所述第一氧化层350和第二氧化层250的接触面形成共价键提供良好基础。
本实施例中，所述第一氧化层350和第二氧化层250的材料为氧化硅，因此在所述等离子体活化处理110后，在所述第一氧化层350和第二氧化层250的表面形成未饱和成键的Si原子。
所述等离子体活化处理110所采用的反应气体可以包括Ar、N2、O2和SF6中的一种或多种。
本实施例中，所述等离子体活化处理110所采用的反应气体为O2，即所述等离子体活化处理110为氧等离子体活化处理。
其中，所述等离子体活化处理110的射频功率不宜过小，也不宜过大。在所述等离子体活化处理110的过程中，利用射频功率源产生的射频电场使电子加速，并使各个电子与反应气体分子发生碰撞而转移动能，从而使各个反应气体分子发生电离产生等离子体。
如果射频功率过小，则所述反应气体难以被等离子体化，相应容易引起等离子体不足、等离子体稳定性变差的问题，从而降低所述等离子体活化处理110的效果，进而导致后续所述第一氧化层350和第二氧化层250之间的键合强度降低；如果所述射频功率过大，则容易导致所述反应气体被等离子体化后获得的动能过大，对所述第一氧化层350和第二氧化层250的轰击作用相应过强，从而容易对所述第一氧化层350和第二氧化层250表面造成损伤，从而在所述第一氧化层350和第二氧化层250表面形成微缺陷(Micro-defect)，在后续退火处理后容易产生退火空洞，反而容易降低后续所述第一氧化层350和第二氧化层250之间的键合强度，而且，射频功率过大还会消耗过多能量，从而导致工艺成本的增加。
为此，本实施例中，所述等离子体活化处理110的射频功率为20W至200W。
所述等离子体活化处理110的工艺压强不宜过小，也不宜过大。所述工艺压强影响所述射频功率，所述工艺压强越大，则等离子体的平均自由程越短，所述等离子体之间发生碰撞的几率越大，从而导致所述等离子体活化处理110的效果变差，相应的，为了保证所述等离子体活化处理110的效果，所需射频功率则越高；此外，当所述工艺压强过小时，则容易降低所述等离子体的稳定性，相应的，抑制等离子体不稳定所需的射频功率越高。
为此，本实施例中，根据所述等离子体活化处理110射频功率，将所述工艺压强调整至相匹配的数值范围内。具体地，所述工艺压强为0.1mBar至10mBar。
所述等离子体活化处理110的处理时间不宜过短，也不宜过长。如果所述处理时间过短，在射频功率和反应气体的流量一定的情况下，则所述等离子体活化处理110的效果相应变差，从而导致后续所述第一氧化层350和第二氧化层250之间的键合强度降低；如果所述处理时间过长，则容易对所述第一氧化层350和第二氧化层250表面造成损伤，从而在所述第一氧化层350和第二氧化层250表面形成微缺陷，而且，处理时间过长还会产生过量的羟基，在后续退火处理后，容易产生过量副产物(H2O和H2等)，从而导致退火空洞的产生，反而容易降低后续所述第一氧化层350和第二氧化层250之间的键合强度，此外，工艺时间过长相应还会导致工艺成本的增加。为此，本实施例中，所述等离子体活化处理110的处理时间为0.1分钟至10分钟。
本实施例中，通过将所述等离子体活化处理110的射频功率、工艺压强、反应气体的流量以及处理时间设定在合理范围内，并相互配合，从而在提高处理效率和稳定性、降低工艺成本的同时，提高对所述第一氧化层350和第二氧化层250的活化效果。
本实施例中，所述熔融键合工艺的步骤还包括：在所述等离子体活化处理110(如图3和图4所示)后，对所述第一氧化层350表面和第二氧化层250表面进行去离子水清洗处理；在所述去离子水预清洗处理后，对所第一氧化层350表面和第二氧化层250表面进行干燥处理。
通过所述去离子水清洗处理和干燥处理，以提高所述第一氧化层350和第二氧化层250的表面质量，从而提高所述第一氧化层350和第二氧化层250的的键合强度。
具体地，采用去离子水冲洗所述第一氧化层350和第二氧化层250的表面，从而完成所述去离子水清洗处理；在所述去离子水清洗处理后，采用N2吹干所述第一氧化层350和第二氧化层250，从而完成所述干燥处理。
参考图5，本实施例中，所述熔融键合工艺的步骤还包括：在所述干燥处理后，根据所述芯片200和第一芯片310的预设相对位置关系，将所述第二氧化层250和第一氧化层350相对设置并贴合，对所述器件晶圆300和芯片200施加键合压力，进行预键合处理120。
在所述等离子体活化处理110后，在所述第一氧化层350和第二氧化层250的表面形成未饱和成键的Si原子，因此通过所述预键合处理120，使所述第一氧化层350和第二氧化层250实现界面化学键连接。
本实施例中，根据实际工艺需求，将所述第二氧化层250和第一氧化层350相对设置并贴合后，所述芯片200与相对应的第一芯片310上下一一对应，且所述芯片200和第一芯片310在所述第一氧化层350上的投影相互错开，并对所述器件晶圆300的晶圆背面302、以及所述承载基板100背向所述芯片200的表面施加键合压力，以进行预键合处理120。
其中，通过将所述芯片200的芯片背面202临时键合于所述承载基板100上后再进行所述预键合处理120的方式，有利于提高所述多个芯片200的受力均匀性，而且，与直接对所述芯片200施加键合压力的方案相比，有利于降低所述预键合处理120对所述芯片200造成的损伤。
需要说明的是，增加所述预键合处理120的键合压力，有利于提高所述第一氧化层350和第二氧化层250界面的化学键连接效果和强度，但是，如果所述键合压力过大，则反而容易对所述器件晶圆300、第一氧化层350、第二氧化层250和芯片200造成不良影响，例如产生变形的问题等。为此，本实施例中，为了使所述第一氧化层350和第二氧化层250有效实现界面化学键连接的同时，降低工艺风险，所述预键合处理120的键合压力为1牛顿至20牛顿。
还需要说明的是，增加所述预键合处理120的处理时间，也有利于提高所述第一氧化层350和第二氧化层250接触面的化学键连接效果和强度，但是，如果所述处理时间过多，反而会造成工艺时间的浪费、效率的下降。为此，本实施例中，为了使所述第一氧化层350和第二氧化层250有效实现界面化学键连接的同时，提高工艺效率，所述预键合处理120的处理时间为1秒至60秒。
本实施例中，所述熔融键合工艺的步骤还包括：在所述预键合处理120后，对所述器件晶圆300和芯片200进行退火处理。
通过所述退火处理，使所述第一氧化层350和第二氧化层250接触面发生脱水缩合反应，从而使所述第一氧化层350和第二氧化层250形成Si-O-Si的共价键结合；由于硅氧键的键能较大，进而提高了所述第一氧化层350和第二氧化层250的键合强度。
其中，所述退火处理的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，则容易降低脱水缩合反应的效果，不利于提高所述第一氧化层350和第二氧化层250的键合强度；如果所述工艺温度过高，则容易对形成于所述器件晶圆300和芯片200内的器件性能产生不良影响。为此，本实施例中，所述退火处理的工艺温度为200℃至500℃。
本实施例中，所述退火处理的工艺温度较低，因此还有利于减小对形成于器件晶圆300和芯片200内的器件性能的影响。
所述退火处理的工艺时间不宜过低，也不宜过高。如果所述工艺时间过短，则难以充分完成所述脱水缩合反应，从而不利于提高所述第一氧化层350和第二氧化层250的键合强度；如果所述工艺时间过长，反而会造成工艺时间浪费、效率降低的问题，而且，将所述器件晶圆300和芯片200长期置于退火环境中，工艺风险相应增加。为此，本实施例中，所述退火处理的工艺时间为20分钟至200分钟。
本实施例中，通过将所述退火处理的工艺温度和工艺时间设定在合理范围内，并相互配合，从而在提高键合强度的同时，降低产生副作用的概率。
需要说明的是，由于所述芯片200的数量为多个且相互分立，因此，在所述熔融键合工艺的过程中，所述承载基板100用于对所述多个芯片200起到支撑作用，降低所述芯片200发生脱落的概率，且还便于所述熔融键合工艺的进行。
为此，参考图6，实现所述芯片200和器件晶圆300的键合后，对所述芯片200和承载基板100(如图5所示)进行解键合(De-bonding)处理，从而对所述芯片200和承载基板100进行分离，以去除所述承载基板100和胶粘层150(如图5所示)。
具体地，所述解键合处理的工艺可以为化学腐蚀、机械剥离、机械研磨、热烘烤、紫外光照射、激光烧蚀、化学机械抛光以及湿法剥离中的一种或多种，并根据所述胶粘层150的材料选取相适宜的工艺。
参考图7，去除所述胶粘层150(如图5所示)和承载基板100(如图5所示)后，在所述器件晶圆300上形成覆盖所述多个芯片200的封装层400。
所述封装层400完全覆盖所述多个芯片200(包括所述第一芯片205)，所述封装层400能够起到绝缘、密封以及防潮的作用，可以减小所述多个芯片200发生受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能；此外，所述封装层400还起到使后续形成的屏蔽壳体与所述第一芯片205绝缘的作用。本实施例中，所述封装层400的材料为聚合物或电介质。
具体地，形成所述封装层400的步骤包括：通过注塑工艺形成所述封装层400。注塑工艺的填充性能较好，可以使所述封装层400较好地填充于所述多个芯片200之间，从而实现良好的绝缘和密封效果。
本实施例中，所述封装层400的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述封装层的材料还可以为聚酰亚胺或硅胶等热固性材料，或者，所述封装层还可以是氧化铝或氮化铝等介电材料。
本实施例中，所述封装层400覆盖于所述第一芯片205的芯片背面202以及所述器件晶圆300的晶圆正面301，且与所述芯片背面202和所述晶圆正面301相接触。
结合参考图8和图9，图9是图8的俯视图，在所述封装层400中形成围绕各个所述第一芯片205的沟槽410。
所述沟槽410用于在后续步骤中填充导电材料形成导电侧壁，所述导电侧壁用于保护所述第一芯片205，减小外界磁场对所述第一芯片205的干扰。
具体地，围绕每一个第一芯片205，形成所述沟槽410，以在沟槽410中填充屏蔽材料，以形成围绕每一个第一芯片205的屏蔽层。
所述沟槽410的宽度d(如图9所示)用于定义后续导电侧壁的厚度。如果所述沟槽410的宽度d过大，则所述导电侧壁的厚度过大，容易增大整个封装结构的厚度和体积；如果所述沟槽410的宽度d过小，则所述导电侧壁的厚度相应过小，容易影响所述导电侧壁的屏蔽效果。为此，本实施例中，所述沟槽410的宽度d为10～50微米。
所述沟槽410靠近所述第一芯片205的侧壁为内侧壁(未标示)，所述内侧壁与所述第一芯片205相对侧壁之间的距离为D，所述距离D用于定义所述第一芯片205与后续所形成导电侧壁之间的距离，即所述距离D用于定义所述第一芯片205与所述导电侧壁之间封装层400的厚度。
如果所述距离D过大，则所述沟槽410与第一芯片205相邻的其他芯片200的距离较近，容易影响其他芯片200的性能，且所述导电侧壁与所述第一芯片205之间距离较大时，还会减弱所述导电侧壁对所述第一芯片205的屏蔽作用；如果所述距离D过小，则所述导电侧壁与所述第一芯片205之间的封装层400的厚度较小，从而容易影响所述导电侧壁与所述第一芯片205之间的绝缘。为此，本实施例中，所述内侧壁与所述第一芯片205相对侧壁之间的距离D为5～100微米。
如图8所述，本实施例中，在所述封装层400中形成露出所述器件晶圆300的沟槽410，从而使后续形成于所述沟槽410中的导电侧壁能够与所述器件晶圆300相接触，进而使所述导电侧壁能够大范围地对所述第一芯片205实现屏蔽。
具体地，在所述封装层400上形成露出所述沟槽410所对应区域的掩膜图形，以所述掩膜图形为掩膜对所述封装层400进行刻蚀，形成所述沟槽410。
具体地，可以通过激光刻蚀工艺对所述封装层400进行刻蚀，形成沟槽410。激光刻蚀工艺精度较高，可以较为精准地确定沟槽410的形成位置和沟槽410的尺寸。
需要说明的是，在其他实施例中，对所述封装层进行刻蚀后，可以使所形成沟槽的底部位于所述封装层中，也就是说，所述沟槽并未贯穿所述封装层而露出所述器件晶圆，而是与所述器件晶圆之间还存在一定厚度的封装层材料。这样后续在所述沟槽中填充导电材料时，所形成的导电侧壁虽然没有与所述器件晶圆相接触，但在垂直于所述器件晶圆的方向上仍然有一定厚度的延伸，因此，所述导电侧壁仍然能够对所述第一芯片起到屏蔽的作用。
结合参考图10和图11，在所述沟槽410(如图8所示)中和所述封装层400表面形成导电材料；位于所述沟槽410中的导电材料为导电侧壁451(如图10和图11所示)；位于所述第一芯片205上方封装层400表面的导电材料为导电层452(如图11所示)，用于与所述导电侧壁451构成屏蔽壳体450(如图11所示)。
通过对所述第一芯片205进行局部屏蔽，减小外界磁场对所述第一芯片205的影响；由于所述屏蔽壳体450有选择性地针对所述第一芯片205进行屏蔽，即所述屏蔽壳体450选择性地形成于部分芯片200上，不会过多的增加整个封装结构的体积和厚度，从而使封装结构更加轻薄，且由于所述多个芯片200与器件晶圆300之间具有较高的键合强度，所形成封装结构整体能保持较好的可靠性，因此也有利于保障所述屏蔽壳体450对所述第一芯片205的抗干扰效果。
本实施例中，所述屏蔽壳体450为静电屏蔽结构，用于使外界电场终止在屏蔽壳体450的表面上并把电荷传输至地端。相应地，本实施例所形成的封装结构在使用过程中，会使所述屏蔽壳体450与地端相连。
需要说明的是，在其他实施例中，所述屏蔽壳体还可以为电磁屏蔽结构，用于减小高频电磁场的影响，使干扰场在屏蔽壳体内形成涡流，从而削弱干扰场在集成电路位置处的场强，达到了屏蔽的效果。
如图10所示，形成所述屏蔽壳体450的步骤包括：向所述沟槽410中填充导电材料，形成导电侧壁451。所述导电侧壁451用于减小外界磁场对所述第一芯片205的干扰，从而提高封装结构中集成电路性能的稳定性和可靠性。
具体地，所述导电侧壁451用于从所述第一芯片205的侧面进行屏蔽，与后续形成的导电层452构成屏蔽壳体450。
本实施例中，为了实现屏蔽效果，所述导电材料可以为金属，例如：所述导电材料为银、铜、锡、铝、锌、钨等金属中的一种或多种。在其他实施例中，所述导电材料可以为合金，例如：所述导电材料为不锈钢等的合金。
实际工艺中，通过电镀工艺形成所述导电侧壁151。通过电镀方法形成的导电侧壁151，可在所述沟槽410中实现良好的填充效果，从而提高后续所形成屏蔽壳体450的屏蔽效果。在其他实施例中，还可以通过物理气相沉积或溅射方法形成所述导电侧壁。
本实施例中，所述导电侧壁451通过填充于所述沟槽410中的导电材料形成，因此，所述导电侧壁451的厚度h(如图11所示)与所述沟槽410的宽度d(如图9所示)相同，所述导电侧壁451与所述第一芯片205的间距H(如图11所示)与所述沟槽410与所述第一芯片205的间距D(如图9所示)相同。相应地，所述导电侧壁451的厚度10～50微米，所述导电侧壁451的内侧壁与所述第一芯片205对应侧壁的距离H为5～100微米。
如图11所示，继续形成所述导电材料，在所述封装层400表面形成导电材料，其中，位于各个所述第一芯片205上方封装层400表面的导电材料为导电层452，用于与所述导电侧壁451构成屏蔽壳体450。
所述导电层452与所述导电侧壁451相连，在所述第一芯片205上方形成封闭式的屏蔽壳体450。而位于所述第一芯片205和所述导电层452之间的封装层400起到绝缘的作用，从而避免所述屏蔽壳体450影响所述第一芯片205的正常工作。
需要说明的是，如果位于所述封装层400表面的导电材料厚度P过大，则容易增加所述屏蔽壳体450的体积和厚度；如果位于所述封装层400表面的导电材料厚度P过小，则容易影响所述屏蔽壳体450的屏蔽效果。为此，本实施例中，位于所述封装层400表面的导电材料的厚度P为5～50微米。
还需要说明的是，本实施例所述屏蔽壳体450为静电屏蔽结构，位于所述封装层400上的导电层452还作为所述屏蔽壳体450的接地端，在后续所形成封装结构的使用过程中与地端相连。
此外，本实施例封装方法还包括：在形成所述屏蔽壳体450之后，通过所述器件晶圆300的晶圆背面302对所述器件晶圆300进行减薄处理，并在减薄后的器件晶圆300中形成硅通孔互连结构，在此不做详述。
参考图12和图13，还示意出了本发明晶圆级封装方法另一实施例中各步骤对应的结构示意图。
本实施例封装方法与前一实施例的相同之处不再赘述，本实施例封装方法与前一实施例的不同之处在于，本实施例封装方法还包括：在封装层600上覆盖导电材料610(如图12所示)之后，去除部分导电材料610，保留所述第一芯片605上方封装层600表面的导电材料610，所保留的导电材料610为导电层652(如图13所示)。
本实施例中，对所述封装层600表面不用于构成屏蔽壳体650(如图13所示)的导电材料610进行去除，从而减少多余导电材料610带来的耦合电容的问题，优化了封装结构的性能。
具体地，如图12所示，所述导电侧壁651背向所述第一芯片605的面为外侧面653；去除部分导电材料610，保留所述第一芯片605上方封装层600表面的导电材料610的步骤包括：在所述第一芯片605上方的导电材料610上形成掩膜层660，所述掩膜层660遮挡所述第一芯片605上方的导电材料610，且所述掩膜层660的侧壁与所述外侧面653对准。
需要说明的是，所述掩膜层660的侧壁与所述外侧面653对准，这样在去除部分导电材料610的步骤中，能够在去除多余导电材料610的同时，尽量多的保留位于所述第一芯片605上且与所述导电侧壁651相接触的导电材料610，从而提高所形成屏蔽壳体650的屏蔽效果。
本实施例中，所述掩膜层660为光刻胶。
如图13所示，以所述掩膜层660(如图12所示)为掩膜，去除所述掩膜层660露出的导电材料610(如图12所示)，保留所述第一芯片605上方封装层600表面的导电材料610，所保留的导电材料610为导电层652，用于与所述导电侧壁651构成所述屏蔽壳体650。
具体地，所述导电材料610为金属，可以采用干法刻蚀工艺去除多余的导电材料610。例如：所述导电材料610为铝，可以通过以氯气作为刻蚀气体的干法刻蚀工艺去除部分导电材料610。
本实施例中，通过去除过多的导电材料610，在保证针对所述第一芯片605实现局部屏蔽的同时，减小耦合电容的问题。
相应的，本发明还提供一种封装结构。
继续参考图11，示出了本发明晶圆级封装结构一实施例的结构示意图。
所述封装结构包括：器件晶圆300；多个芯片200，通过熔融键合工艺键合于所述器件晶圆300上，所述多个芯片200中待屏蔽的芯片为第一芯片205，所述第一芯片205的数量为一个或多个；封装层400，位于所述器件晶圆300上且覆盖所述多个芯片200；导电侧壁451，位于所述封装层400中且围绕各个所述第一芯片205；导电层452，位于所述封装层400上且与所述导电侧壁451相连，所述导电层452与所述导电侧壁451构成屏蔽壳体450。
本实施例中，所述封装结构为晶圆级系统封装结构，从而能够大幅减小所述封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
所述器件晶圆300为完成器件制作的晶圆，所述器件晶圆300中形成有多个第二芯片310。具体地，所述器件晶圆300中靠近所述第二芯片310的面为晶圆正面301，与所述晶圆正面301相背的面为晶圆背面302。
需要说明的是，所述器件晶圆300可以采用集成电路制作技术所制成，所述器件晶圆300主要包括半导体衬底、位于所述半导体衬底上的NMOS器件和PMOS器件等器件，位于所述器件上的介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述器件晶圆300中形成有多个第二芯片310。
还需要说明的是，为了便于图示，本实施例仅示意出三个第二芯片310。但所述第二芯片310的数量不仅限于三个。
本实施例中，所述多个芯片200作为所述晶圆级系统封装结构中的集成芯片，本实施例封装结构为异质集成，相应地，所述多个芯片20可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。因此所述多个芯片200的功能不同，且所述芯片200的数量与所述第二芯片310的数量相同。其中，在所述多个芯片200中，所述第一芯片205比较容易受到外界磁场的影响，所述第一芯片205为待屏蔽的芯片。
所述芯片200可以采用集成电路制作技术所制成，可以为存储芯片、通讯芯片、处理器或逻辑芯片。在其他实施例中，还可以根据实际工艺需求，选取其他功能的芯片。
需要说明的是，所述多个芯片200可以通过对不同功能的多个晶圆进行切割所获得，因此所述芯片200通常也包括半导体衬底、位于所述半导体衬底上的NMOS器件和PMOS件等器件，还包括位于所述器件上的介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构。
本实施例中，所述芯片200中形成有引线焊盘210，用于实现所述芯片200与其他电路的电性连接。所述芯片200中靠近所述引线焊盘210的面为芯片正面201，与所述芯片正面201相背的面为芯片背面202。具体地，所述芯片200的芯片正面201与所述器件晶圆300的晶圆正面301相键合。
还需要说明的是，为了便于图示，本实施例仅示意出三个芯片200。但所述芯片200的数量不仅限于三个。
本实施了中，所述多个芯片200通过熔融键合工艺键合于所述器件晶圆300上。熔融键合是一种主要利用界面化学力完成键合的工艺，因此所述第二芯片200和所述器件晶圆300之间具有较高的键合强度。
为此，本实施例中，所述器件晶圆300的表面上形成有多个第一氧化层350；所述芯片200朝向所述器件晶圆300的面上形成有第二氧化层250，所述第二氧化层250与所述第一氧化层350相对设置并通过熔融键合工艺相键合。
所述第一氧化层350和第二氧化层250用于实现所述多个芯片200和器件晶圆300的物理连接。所述第一氧化层350和第二氧化层250的接触面以共价键的方式实现连接，因此所第一氧化层350和第二氧化层250之间具有较高的键合强度，从而有利于提高所述封装结构的成品率和可靠性。
本实施例中，所述芯片200的芯片正面201与所述器件晶圆300的晶圆正面301相键合，因此所述第一氧化层350位于所述器件晶圆300的晶圆正面301，所述第二氧化层250位于所述芯片200的芯片正面201。
所述第一氧化层350和第二氧化层250的材料相同，从而在所述熔融键合工艺中实现共价键结合的效果。本实施例中，所述第一氧化层350和第二氧化层250的材料均为氧化硅，即所述多个芯片200与所述器件晶圆300通过氧化硅-氧化硅熔融键合的方式实现物理连接。
氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响；而且，所述第一氧化层350和第二氧化层250的接触面通过Si-O-Si的共价键实现结合，由于硅氧键的键能较大，因此能有效提高所述多个芯片200和器件晶圆300的键合强度。
在其他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧。
本实施例中，为了降低形成所述封装结构的工艺难度，所述第一氧化层350和第二氧化层250的厚度相等。但是，所述第一氧化层350和第二氧化层250的厚度不宜过小，也不宜过大。如果所述厚度过小，则容易降低所述第一氧化层350和第二氧化层250的厚度均一性和质量；如果所述厚度过大，相应导致所述封装结构的整体厚度过大，不利于工艺集成度的提高。为此，本实施例中，所述第一氧化层350和第二氧化层250的厚度均为
至
需要说明的是，本实施例中，根据所述芯片200在所述晶圆正面301的位置，所述第一氧化层350位于所述第二芯片310之间的晶圆正面301上；相应的，所述多个芯片200与所述器件晶圆300中的第二芯片310相互错开，也就是说，所述芯片200在所述器件晶圆300上的投影与所述第二芯片310不重合。通过使所述芯片200与所述器件晶圆300中的第二芯片310相互错开，从而有利于降低形成所述导电侧壁451的工艺难度，降低形成所述导电侧壁451的工艺对所述第二芯片310产生的影响。
在其他实施例中，所述芯片与所述器件晶圆中的第二芯片还可以相互对准，也就是说，所述芯片在所述器件晶圆上的投影与所述第二芯片相重合。此时，所述屏蔽壳体450还能够对所述第一芯片205相对应的第二芯片310起到屏蔽效果。
所述封装层400完全覆盖所述多个芯片200(包括所述第一芯片205)，所述封装层400能够起到绝缘、密封以及防潮的作用，可以减小所述多个芯片200发生受损、被污染或被氧化的概率，进而有利于优化所述封装结构的性能。
本实施例中，所述封装层400还起到使所述屏蔽壳体450与所述第一芯片205绝缘的作用。具体地，所述封装层400的材料为聚合物或电介质。
本实施例中，所述封装层400为注塑层，所述封装层400通过注塑工艺形成。注塑层的填充性能较好，可以使所述封装层400较好地填充于所述多个芯片200之间，从而实现良好的绝缘和密封效果。
具体地，所述封装层400的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述封装层的材料还可以为聚酰亚胺或硅胶等热固性材料，或者，所述封装层还可以是氧化铝或氮化铝等介电材料。
本实施例中，所述封装层400覆盖于所述第一芯片205的芯片背面202以及所述器件晶圆300的晶圆正面301，且与所述芯片背面202和所述晶圆正面301相接触。
所述导电侧壁451位于所述封装层400中且围绕各个所述第一芯片205，用于从所述第一芯片205的侧面进行屏蔽，并与位于所述封装层400上的所述导电层452构成屏蔽壳体450，从而对所述第一芯片205进行保护，减小外界磁场对所述第一芯片205的影响。
由于所述屏蔽壳体450有选择性地针对所述第一芯片205进行屏蔽，即所述屏蔽壳体450选择性地形成于部分芯片200上，不会过多的增加整个封装结构的体积和厚度，从而使封装结构更加轻薄，且由于所述多个芯片200与器件晶圆300之间具有较高的键合强度，所述封装结构整体能保持较好的可靠性，因此也有利于保障所述屏蔽壳体450对所述第一芯片205的抗干扰效果。
本实施例中，所述屏蔽壳体450为静电屏蔽结构，用于使外界电场终止在所述屏蔽壳体450的表面上并把电荷传输至地端。相应地，本实施例所述封装结构在使用过程中，会使所述屏蔽壳体450与地端相连。
为了实现屏蔽效果，所述屏蔽壳体450的材料可以为金属，例如：所述屏蔽壳体450的材料为银、铜、锡、铝、锌、钨等金属中的一种或多种。在其他实施例中，所述屏蔽壳体的材料可以为合金，例如：所述屏蔽壳体的材料为不锈钢等的合金。
需要说明的是，如果所述导电侧壁451的厚度h过大，则容易增大整个封装结构的厚度和体积；如果所述导电侧壁451的厚度h过小，则容易影响所述导电侧壁451的屏蔽效果。为此，本实施例中，所述导电侧壁451的厚度h为10～50微米。
通常，所述第一芯片205在所述器件晶圆300上的投影为长方形。相应地，围绕所述第一芯片205的导电侧壁451在所述器件晶圆300上的投影为长方环形，也就是说，所述导电侧壁451的形状与所述第一芯片205的形状相匹配。
所述导电侧壁451靠近所述第一芯片205的侧壁为内侧壁(未标示)，所述内侧壁与所述第一芯片205相对侧壁之间的距离为H，如果所述距离H过大，则所述导电侧壁451与所述第一芯片205相邻的其他芯片200距离较近，容易影响其他芯片200的性能，还会减弱所述导电侧壁451对所述第一芯片205的屏蔽作用；如果所述距离H过小，则容易影响所述导电侧壁451与所述第一芯片205之间的绝缘。为此，本实施例中，所述内侧壁与所述第一芯片205相对侧壁之间的距离H为5～100微米。
本实施例中，位于所述封装层400中的导电侧壁451与所述器件晶圆300相接触，从而使所述导电侧壁451能够较大范围实现对所述第一芯片205的屏蔽。
在其他实施例中，所述导电侧壁底部位于所述封装层中，与所述器件晶圆之间还存在一定厚度的封装层材料，也就是说，所述导电侧壁不与所述器件晶圆相接触，但在垂直于所述器件晶圆的方向上仍然有一定厚度的延伸，因此，所述导电侧壁仍然能够对所述第一芯片起到屏蔽的作用。
本实施例中，所述第一芯片205上方封装层400的整个表面上覆盖有导电材料，其中，位于所述封装层400表面且与所述导电侧壁451相接触的导电材料为所述导电层452，用于与所述导电侧壁451构成封闭式的屏蔽壳体450。其中，位于所述第一芯片205和所述导电层452之间的封装层400能够起到绝缘的作用，从而避免所述屏蔽壳体450影响所述第一芯片205的正常工作。
需要说明的是，如果位于所述封装层400表面的导电材料厚度P过大，则容易增加所述屏蔽壳体450的体积和厚度；如果位于所述封装层400表面的导电材料厚度P过小，则容易影响所述屏蔽壳体450的屏蔽效果。为此，本实施例中，位于所述封装层400表面的导电材料的厚度P为5～50微米。
还需要说明的是，本实施例所述屏蔽壳体450为静电屏蔽结构，位于所述封装层400上的导电层452还作为所述屏蔽壳体450的接地端，在后续所形成封装结构的使用过程中与地端相连。
此外，本实施例中，所述器件晶圆300为经过晶圆减薄处理后的晶圆，所述器件晶圆300中还形成有硅通孔互连结构(图未示)，本实施例在此不做详述。
本实施例所述封装结构可以采用前述第一实施例所述的封装方法所形成，也可以采用其他封装方法所形成。本实施例中，对所述封装结构的具体描述，可参考前述第一实施例中的相应描述，本实施例在此不再赘述。
参考图13，还示意出了本发明晶圆级封装结构另一实施例的示意图。本实施例封装结构与前一实施例的相同之处不再赘述，本实施例封装结构与前一实施例的不同之处在于：所述导电层652局部覆盖于所述第一芯片605上方的封装层600。
本实施例中，所述导电层652仅覆盖于所述第一芯片605上方的封装层600，而未覆盖于其他区域的封装层600表面，因此减小了耦合电容的问题，优化了封装结构的性能。具体地，所述导电侧壁651背向所述第一芯片605的面为外侧面653；所述导电层652的侧壁与所述外侧面653对准。
本实施例中，所述导电层652通过去除所述封装层600表面的多余导电材料所获得，通过使所述导电层652的侧壁与所述外侧面653对准，因此在去除多余导电材料的同时，能够尽量多的保留位于所述第一芯片605上且与所述导电侧壁651相接触的导电材料，从而提高了所述屏蔽壳体650的屏蔽效果。
本实施例所述封装结构可以采用前述第二实施例所述的封装方法所形成，也可以采用其他封装方法所形成。本实施例中，对所述封装结构的具体描述，可参考前述第二实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种晶圆级封装方法，其特征在于，包括：
提供器件晶圆；
提供承载基板，在所述承载基板上临时键合多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，所述第一芯片的数量为一个或多个，所述芯片包括朝向所述承载基板的待键合面；
使所述待键合面朝向所述器件晶圆，采用熔融键合工艺使所述芯片键合于所述器件晶圆上；
使所述芯片键合于所述器件晶圆上后，对所述芯片和承载基板进行解键合处理；
在所述解键合处理后，在所述器件晶圆上形成覆盖所述多个芯片的封装层；
在所述封装层中形成围绕各个所述第一芯片的沟槽；
在所述沟槽中和所述封装层表面形成导电材料；位于所述沟槽中的导电材料为导电侧壁；位于所述第一芯片上方封装层表面的导电材料为导电层，用于与所述导电侧壁构成屏蔽壳体。
2.如权利要求1所述的封装方法，其特征在于，所述封装方法还包括：在所述器件晶圆的表面上形成多个第一氧化层；在所述芯片的待键合面上形成第二氧化层；
通过所述第一氧化层和所述第二氧化层进行所述熔融键合工艺。
3.如权利要求1所述的封装方法，其特征在于，在所述沟槽中和封装层表面形成导电材料的步骤包括：在所述封装层上覆盖导电材料；去除部分导电材料，保留各个所述第一芯片上方封装层表面的导电材料，所保留的导电材料为导电层。
4.如权利要求3所述的封装方法，其特征在于，所述导电侧壁背向所述第一芯片的面为外侧面；去除部分导电材料，保留所述第一芯片上方封装层表面的导电材料的步骤包括：在所述第一芯片上方的导电材料上形成掩膜层，所述掩膜层遮挡所述第一芯片上方的导电材料，且所述掩膜层的侧壁与所述外侧面对准；去除所述掩膜层露出的导电材料。
5.如权利要求2所述的封装方法，其特征在于，在所述待键合面上形成所述第二氧化层之后，将所述芯片背向所述待键合面的表面临时键合于所述承载基板上；
或者，
将所述芯片背向所述待键合面的表面临时键合于所述承载基板之后，在所述待键合面上形成所述第二氧化层。
6.如权利要求2所述的封装方法，其特征在于，所述熔融键合工艺的步骤包括：对所述第一氧化层表面和第二氧化层表面依次进行等离子体活化处理、去离子水清洗处理和干燥处理；
在所述干燥处理后，将所述第二氧化层和第一氧化层相对设置并贴合，对所述器件晶圆和所述多个芯片施加键合压力，进行预键合处理；
在所述预键合处理后，对所述器件晶圆和所述多个芯片进行退火处理。
7.如权利要求6所述的封装方法，其特征在于，所述等离子体活化处理所采用的反应气体包括Ar、N2、O2和SF6中的一种或多种。
8.如权利要求1所述的封装方法，其特征在于，所述导电材料为金属，通过电镀工艺形成所述金属。
9.如权利要求1所述的封装方法，其特征在于，通过刻蚀工艺形成所述沟槽。
10.如权利要求9所述的封装方法，其特征在于，所述刻蚀工艺为激光刻蚀工艺。
11.如权利要求1所述的封装方法，其特征在于，形成围绕各个所述第一芯片的沟槽的步骤中，所述沟槽露出所述器件晶圆，或者，所述沟槽的底部位于所述封装层中。
12.一种晶圆级封装结构，其特征在于，包括：
器件晶圆；
多个芯片，通过熔融键合工艺键合于所述器件晶圆上，所述多个芯片中待屏蔽的芯片为第一芯片，所述第一芯片的数量为一个或多个；
封装层，位于所述器件晶圆上且覆盖所述多个芯片；
导电侧壁，位于所述封装层中且围绕各个所述第一芯片；
导电层，位于所述封装层上且与所述导电侧壁相连，所述导电层与所述导电侧壁构成屏蔽壳体。
13.如权利要求12所述的封装结构，其特征在于，所述器件晶圆的表面上形成有多个第一氧化层；所述芯片朝向所述器件晶圆的面上形成有第二氧化层；
所述第二氧化层与所述第一氧化层相对设置并通过熔融键合工艺相键合。
14.如权利要求12所述的封装结构，其特征在于，所述导电层局部覆盖于各个所述第一芯片上方的封装层。
15.如权利要求12所述的封装结构，其特征在于，所述封装层上覆盖有导电材料，所述导电材料位于所述第一芯片上方，且与所述导电侧壁相连的部分为所述导电层。
16.如权利要求12所述的封装结构，其特征在于，所述屏蔽壳体的材料为金属。
17.如权利要求12所述的封装结构，其特征在于，所述导电侧壁的底部与所述器件晶圆相接触，或者，所述导电侧壁的底部位于所述封装层中。
18.如权利要求12所述的封装结构，其特征在于，所述导电侧壁的厚度为10～50微米。
19.如权利要求12所述的封装结构，其特征在于，所述导电侧壁靠近所述第一芯片的侧壁为内侧壁，所述内侧壁与所述第一芯片相对侧壁之间的距离为5～100微米。
20.如权利要求13所述的封装结构，其特征在于，所述第一氧化层的材料为氧化硅、氧化铪、氧化铝或氧化镧，所述第二氧化层的材料为氧化硅、氧化铪、氧化铝或氧化镧，且所述第一氧化层和第二氧化层的材料相同。
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