KR20220034596A - 반도체 패키지 - Google Patents

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KR20220034596A
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KR
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insulating layer
layer
connection pad
substrate
redistribution
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KR1020200117172A
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김응규
김종윤
전광재
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삼성전자주식회사
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Abstract

기판; 및 상기 기판 상의 반도체 칩; 을 포함하되, 상기 기판은: 내부 절연층; 상기 내부 절연층 내의 재배선층; 상기 내부 절연층 상의 외부 절연층; 상기 재배선층과 전기적으로 연결되는 상기 외부 절연층 내의 연결 패드; 및 상기 외부 절연층 내의 그라운드 전극; 을 포함하고, 상기 연결 패드의 상면은 상기 외부 절연층의 상면에 의해 노출되되, 상기 연결 패드의 상면의 레벨은 상기 외부 절연층의 상면의 레벨보다 낮고, 상기 그라운드 전극의 하면의 레벨은 상기 재배선층의 상면의 레벨보다 높으며, 상기 외부 절연층은 상기 그라운드 전극의 상면을 덮는 반도체 패키지가 제공된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 기판에 외부 절연층이 포함된 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(Printed Circuit Board, PCB) 및/또는 재배선층(Redistribution layer, RDL) 등의 기판 상에 반도체 칩이 실장되어 만들어진다. 하나의 반도체 패키지 내에는 복수 개의 반도체 칩이 실장될 수 있다. 복수 개의 반도체 칩은 다양한 기능을 가질 수 있다. 예를 들어, 하나의 기판 상에 복수 개의 메모리 칩 및 로직 칩 등이 실장될 수 있다. 복수 개의 메모리 칩은 TSV(Through Silicon Via) 등을 이용하여 서로 전기적으로 연결된 채 적층된 형태일 수 있다. 이러한 형태의 반도체 패키지를 2.5D 패키지라 칭하기도 한다.
본 발명이 해결하고자 하는 과제는 연결 단자 간 쇼트 현상을 방지할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 미세 피치의 연결 단자를 사용할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 SI 특성을 개선할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 언더필의 충진이 용이한 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 휨 현상을 개선할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 기판; 및 상기 기판 상의 반도체 칩; 을 포함하되, 상기 기판은: 내부 절연층; 상기 내부 절연층 내의 재배선층; 상기 내부 절연층 상의 외부 절연층; 상기 재배선층과 전기적으로 연결되는 상기 외부 절연층 내의 연결 패드; 및 상기 외부 절연층 내의 그라운드 전극; 을 포함하고, 상기 연결 패드의 상면은 상기 외부 절연층의 상면에 의해 노출되되, 상기 연결 패드의 상면의 레벨은 상기 외부 절연층의 상면의 레벨보다 낮고, 상기 그라운드 전극의 하면의 레벨은 상기 재배선층의 상면의 레벨보다 높으며, 상기 외부 절연층은 상기 그라운드 전극의 상면을 덮을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 기판; 상기 기판 상의 로직 칩; 및 상기 기판 상에서 상기 로직 칩으로부터 수평적으로 이격되는 HBM(High Bandwidth Memory); 을 포함하되, 상기 기판은: 내부 절연층; 상기 내부 절연층 내의 재배선층; 상기 내부 절연층 상의 외부 절연층; 상기 재배선층과 전기적으로 연결되는 상기 외부 절연층 내의 연결 패드; 및 상기 연결 패드와 상기 재배선층을 연결하는 연결비아; 를 포함하고, 상기 연결 패드의 상면은 상기 외부 절연층의 상면에 의해 노출되되, 상기 연결 패드의 상면의 레벨은 상기 외부 절연층의 상면의 레벨보다 낮을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 재배선 기판; 상기 재배선 기판 상의 반도체 칩; 상기 재배선 기판과 상기 반도체 칩을 전기적으로 연결하는 하부 볼; 및 상기 재배선 기판과 상기 반도체 칩 사이의 언더필 층; 을 포함하되, 상기 재배선 기판은: 내부 절연층; 상기 내부 절연층 내의 재배선층; 상기 내부 절연층 상의 외부 절연층; 상기 재배선층과 전기적으로 연결되는 상기 외부 절연층 내의 연결 패드; 상기 연결 패드와 상기 재배선층을 연결하는 연결비아; 및 상기 외부 절연층 내의 그라운드 전극; 을 포함하고, 상기 연결 패드는 상기 외부 절연층이 제공하는 노출공 내에 위치하되, 상기 연결 패드의 상면의 레벨은 상기 외부 절연층의 상면의 레벨보다 낮고, 상기 그라운드 전극은 상기 연결 패드로부터 수평적으로 이격되어, 상기 그라운드 전극의 하면의 레벨은 상기 연결 패드의 하면의 레벨과 동일하며, 상기 외부 절연층은 상기 그라운드 전극의 상면을 덮고, 상기 하부 볼과 상기 연결 패드 사이에 중간층이 형성되되, 상기 하부 볼은 상기 연결 패드에 전기적으로 연결되며, 상기 언더필 층의 일부는 상기 노출공 내의 일부에 채워질 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 연결 단자 간 쇼트 현상을 방지할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 미세 피치의 연결 단자를 사용할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, SI 특성을 개선할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 언더필의 충진이 용이할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 휨 현상을 개선할 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 X1을 나타낸 확대 단면도이다.
도 3은 본 발명의 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 4 내지 도 20은 도 3의 순서도에 개시된 반도체 패키지 제조방법을 따라 반도체 패키지를 제조하는 과정을 순차적으로 나타낸 단면도들이다.
도 21은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1의 D1을 제1 방향, D2를 제2 방향, 제1 방향(D1) 및 제2 방향(D2)에 교차되는 D3를 제3 방향이라 칭할 수 있다.
도 1을 참고하면, 반도체 패키지(P)가 제공될 수 있다. 반도체 패키지(P)는 기판 등에 반도체 칩을 결합하여, 전자제품에 실장할 수 있는 형태로 구현한 전자부품을 의미할 수 있다. 예를 들어, 반도체 패키지(P)는 도 1에 도시된 것과 같은 2.5D 패키지를 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 반도체 패키지(P)는 다른 형태의 패키지를 포함할 수도 있다. 이하에서, 편의 상 2.5D 패키지를 대표적인 실시 예로 들어 설명하도록 한다.
반도체 패키지(P)는 하부 기판(7), 기판(1), 반도체 칩(SC), 연결 단자(2), 언더필 층(4) 및 몰딩막(M) 등을 포함할 수 있다.
하부 기판(7)은 반도체 칩(SC) 및 기판(1) 등을 다른 구성과 전기적으로 연결시킬 수 있다. 예를 들어, 하부 기판(7)은 기판(1)을 매개로 반도체 칩(SC)에 전기적으로 연결되어, 반도체 칩(SC)을 다른 구성과 연결시킬 수 있다. 하부 기판(7)은 인쇄회로기판(Printed Circuit Board, PCB) 등을 포함할 수 있으나, 이에 한정하지 않는다.
기판(1)은 하부 기판(7)에 상이 위치할 수 있다. 기판(1)은 하부 기판(7)에 결합될 수 있다. 기판(1)은 재배선(Redistribution layer, RDL) 기판 또는 인쇄회로기판(PCB) 등을 포함할 수 있다. 기판(1)은 하부 기판(7)과 반도체 칩(SC)을 전기적으로 연결시킬 수 있다. 즉, 기판(1)은 인터포저(interposer)일 수 있다. 기판(1)에 대한 상세한 설명은 후술하도록 한다.
반도체 칩(SC)은 내부에 집적 회로를 포함하는 전자부품을 의미할 수 있다. 반도체 칩(SC)은 기판(1) 상에 위치할 수 있다. 반도체 칩(SC)은 연결 단자(2) 등을 통해 기판(1)에 결합될 수 있다. 반도체 칩(SC)은 기판(1)을 통해 하부 기판(7)에 전기적으로 연결될 수 있다. 반도체 칩(SC)은 다양한 종류의 칩을 포함할 수 있다. 예를 들어, 반도체 칩(SC)은 로직 칩(3) 및 HBM(High Bandwidth Memory, 5) 등을 포함할 수 있다. 로직 칩(3)과 HBM(5)은 서로 수평적으로 이격될 수 있다. 로직 칩(3)의 두께는 HBM(5)의 두께보다 낮을 수 있다. HBM(5)은 복수 개의 메모리 칩 및 로직 칩을 포함할 수 있다. 이상에서 반도체 패키지(P)가 2.5D 패키지인 것을 기준으로 설명하였으나, 이에 한정하는 것은 아니다. 즉, 반도체 패키지(P)가 다른 종류의 패키지를 의미하는 경우, 반도체 칩(SC)은 다른 형태를 포함할 수도 있다.
연결 단자(2)는 복수 개가 제공될 수 있다. 복수 개의 연결 단자(2)는 제2 방향(D2) 및 제3 방향(D3)으로 이격될 수 있다. 연결 단자(2)에 대한 상세한 내용은 후술하도록 한다.
언더필 층(4)은 반도체 칩(SC)과 기판(1) 사이에 위치할 수 있다. 언더필 층(4)은 연결 단자(2)의 측면을 둘러쌀 수 있다. 언더필 층(4)은 연결 단자(2) 등을 보호할 수 있다.
몰딩막(M)은 기판(1) 상에서 반도체 칩(SC) 등을 둘러쌀 수 있다. 몰딩막(M)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 등을 포함할 수 있다.
도 2는 도 1의 X1을 나타낸 확대 단면도이다.
도 2를 참고하면, 기판(1)은 내부 절연층(11), 외부 절연층(13), 재배선층(12), 연결 패드(14), 그라운드 전극(16), 외부 연결 패드(18) 및 외부 연결 볼(1b) 등을 포함할 수 있다.
내부 절연층(11)은 절연 물질을 포함할 수 있다. 예를 들어, 내부 절연층(11)은 감광성 에폭시를 포함할 수 있다. 보다 구체적으로, 내부 절연층(11)은 PID(Photo Imagable Dielectric) 등을 포함할 수 있다. 내부 절연층(11)은 외부 절연층(13)의 밑에 위치할 수 있다. 내부 절연층(11)의 내에 재배선층(12) 등이 위치할 수 있다. 내부 절연층(11)은 복수 개의 층으로 구성될 수 있다. 예를 들어, 내부 절연층(11)은 제1 내부 절연층(111), 제2 내부 절연층(112), 제3 내부 절연층(113) 및 제4 내부 절연층(114) 등을 포함할 수 있다. 제1 내부 절연층(111) 내에 외부 연결 패드(18)가 위치할 수 있다. 제2 내부 절연층(112)은 제1 내부 절연층(111) 상에 위치할 수 있다. 제2 내부 절연층(112) 내에 제1 재배선층(121)이 위치할 수 있다. 제3 내부 절연층(113)은 제2 내부 절연층(112) 상에 위치할 수 있다. 제3 내부 절연층(113) 내에 제2 재배선층(122)이 위치할 수 있다. 제4 내부 절연층(114)은 제3 내부 절연층(113) 상에 위치할 수 있다. 제4 내부 절연층(114) 내에 제3 재배선층(123)이 위치할 수 있다. 이상에서, 내부 절연층(11)이 4개의 층으로 구성되는 것으로 서술하였지만, 이에 한정하는 것은 아니다. 즉, 내부 절연층(11)은 다른 개수의 층으로 구성될 수도 있다. 복수 개의 내부 절연층은 모두 동일한 물질을 포함할 수 있다. 즉, 복수 개의 내부 절연층 간의 경계면은 관측되지 아니할 수 있다. 내부 절연층의 형성 방법에 대한 상세한 내용은 후술하도록 한다.
외부 절연층(13)은 내부 절연층(11) 상에 위치할 수 있다. 외부 절연층(13)은 절연 물질을 포함할 수 있다. 예를 들어, 외부 절연층(13)은 감광성 에폭시를 포함할 수 있다. 보다 구체적으로, 외부 절연층(13)은 PID(Photo Imagable Dielectric) 등을 포함할 수 있다. 외부 절연층(13) 내에 연결 패드(14) 및 그라운드 전극(16)이 위치할 수 있다. 외부 절연층(13)은 노출공(13h)을 제공할 수 있다. 노출공(13h) 내에 연결 패드(14)가 위치할 수 있다. 노출공(13h)은 연결 패드(14)를 노출시킬 수 있다. 보다 구체적으로, 연결 패드(14)의 상면(14u)이 외부 절연층(13)의 상면(13u)에 의해 노출될 수 있다. 노출공(13h)의 일부에 언더필 층(4)의 일부가 위치할 수 있다. 즉, 노출공(13h) 중에서 연결 패드(14)가 위치하는 부분 외의 영역에는 언더필 층(4)이 채워질 수 있다. 외부 절연층(13)의 상면(13u)의 레벨은 연결 패드(14)의 상면(14u)의 레벨보다 높을 수 있다. 외부 절연층(13)의 상면(13u)의 레벨과 연결 패드(14)의 상면(14u)의 레벨의 차이는 d1이라 칭할 수 있다. 예를 들어, 외부 절연층(13)의 상면(13u)의 레벨과 연결 패드(14)의 상면(14u)의 레벨의 차이 d1은 약 3μm 내지 5μm일 수 있다. 외부 절연층(13)의 두께는 약 8μm 내지 12μm일 수 있다. 이에 대한 상세한 내용은 후술하도록 한다. 외부 절연층(13)과 내부 절연층(11)은 같은 물질로 형성될 수 있다. 즉, 내부 절연층(11)과 외부 절연층(13) 간의 경계면은 관측되지 아니할 수 있다. 외부 절연층의 형성 방법에 대한 상세한 내용은 후술하도록 한다.
재배선층(12)은 내부 절연층(11) 내에 위치할 수 있다. 재배선층(12)은 제1 재배선층(121), 제2 재배선층(122) 및 제3 재배선층(123) 등을 포함할 수 있다. 전술한 바와 같이, 제1 재배선층(121), 제2 재배선층(122) 및 제3 재배선층(123)의 각각은 제2 내부 절연층(112), 제3 내부 절연층(113) 및 제4 내부 절연층(114)의 각각의 내부에 위치할 수 있다. 제1 재배선층(121), 제2 재배선층(122) 및 제3 재배선층(123)은 서로 상하로 중첩될 수 있다. 하나의 재배선층의 두께는 약 1μm 내지 4μm일 수 있다. 제1 재배선층(121), 제2 재배선층(122) 및 제3 재배선층(123)은 서로 전기적으로 연결될 수 있다. 보다 구체적으로, 제1 재배선층(121), 제2 재배선층(122) 및 제3 재배선층(123)은 서로 재배선 비아(미부호)에 의해 연결될 수 있다. 재배선층(12)은 전기적 신호의 경로를 제공할 수 있다. 재배선층(12)은 그라운드 전극(16)보다 밑에 위치할 수 있다. 보다 구체적으로, 재배선층(12)의 최상면(123u)의 레벨은, 그라운드 전극(16)의 하면(16b)의 레벨보다 낮을 수 있다.
연결 패드(14)는 외부 절연층(13) 내에 위치할 수 있다. 연결 패드(14)는 패드층(141) 및 시드-배리어층(143)을 포함할 수 있다. 패드층(141)은 구리(Cu)를 포함할 수 있다. 실시 예들에서, 패드층(141)은 구리(Cu), 니켈(Ni) 및 금(Au)을 포함할 수 있다. 시드-배리어층(143)은 구리(Cu) 및 티타늄(Ti) 등을 포함할 수 있다. 연결 패드(14)의 상면(14u)은 외부 절연층(13)의 상면(13u)에 의해 노출될 수 있다. 연결 패드(14)의 상면(14u)은 연결 단자(2)와 연결될 수 있다. 연결 패드(14)를 통해, 재배선층(12)은 연결 단자(2)와 전기적으로 연결될 수 있다. 연결 패드(14)의 상면(14u)의 레벨은, 외부 절연층(13)의 상면(13u)의 레벨보다 낮을 수 있다. 연결 패드(14)의 두께는 d2라 칭할 수 있다. 연결 패드(14)의 두께 d2는 약 5μm 이상일 수 있다.
그라운드 전극(16)은 외부 절연층(13) 내에 위치할 수 있다. 그라운드 전극(16)은 연결 패드(14)와 수평적으로 이격될 수 있다. 그라운드 전극(16)은 그라운드층(161) 및 시드-배리어층(163)을 포함할 수 있다. 그라운드층(161)은 패드층(141)과 실질적으로 동일할 물질을 포함할 수 있다. 예를 들어, 그라운드층(161) 구리(Cu)를 포함할 수 있다. 실시 예들에서, 그라운드층(161)은 구리(Cu), 니켈(Ni) 및 금(Au)을 포함할 수 있다. 시드-배리어층(163)은 구리(Cu) 및 티타늄(Ti) 등을 포함할 수 있다. 그라운드 전극(16)의 하면(16b)의 레벨은 재배선층(12)의 최상면(123u)의 레벨보다 높을 수 있다. 그라운드 전극(16)의 하면(16b)의 레벨은 연결 패드(14)의 하면의 레벨과 실질적으로 동일 또는 유사할 수 있다. 그라운드 전극(16)의 상면(16u)의 레벨은 연결 패드(14)의 상면(14u)의 레벨과 실질적으로 동일 또는 유사할 수 있다. 즉, 그라운드 전극(16)의 두께는 연결 패드(14)의 두께와 실질적으로 동일 또는 유사할 수 있다. 따라서 그라운드 전극(16)의 두께는 약 5μm 이상일 수 있다. 그라운드 전극(16)은 외부 절연층(13)에 의해 덮일 수 있다. 즉, 그라운드 전극(16)의 상면(16u)은 외부 절연층(13)에 의해 덮일 수 있다. 그라운드 전극(16)은 외부 절연층(13)에 의해 노출되지 아니할 수 있다. 그라운드 전극(16)은 그라운드 볼에 전기적으로 연결될 수 있다. 이에 대한 상세한 내용은 후술하도록 한다.
외부 연결 패드(18)는 제1 내부 절연층(111) 내에 위치할 수 있다. 외부 연결 패드(18)의 하면은 내부 절연층(11)의 하면에 의해 노출될 수 있다.
외부 연결 볼(1b)은 외부 연결 패드(18)의 하면에 결합될 수 있다. 외부 연결 볼(1b)은 재배선층(12)에 전기적으로 연결될 수 있다. 외부 연결 볼(1b)은 하부 기판 패드(73)에 결합될 수 있다. 외부 연결 볼(1b)을 통해, 재배선층(12)은 하부 기판(7)과 전기적으로 연결될 수 있다. 외부 연결 볼(1b)은 복수 개가 제공될 수 있다. 외부 연결 볼(1b)은 그라운드 볼(미부호)을 포함할 수 있다. 그라운드 볼은 그라운드 전극(16)과 전기적으로 연결될 수 있다. 그라운드 볼은 그라운드 전극(16)을 외부에 접지시킬 수 있다.
로직 칩(3)은 칩 몸체(31) 및 하부 패드(33) 등을 포함할 수 있다. 칩 몸체(31) 내부에 다양한 집적 회로가 배치될 수 있다. 하부 패드(33)는 칩 몸체(31)의 밑에 위치할 수 있다. 하부 패드(33)에 연결 단자(2)가 결합될 수 있다.
연결 단자(2)는 기둥부(21) 및 하부 볼(23)을 포함할 수 있다. 기둥부(21)는 하부 패드(33)에 결합될 수 있다. 기둥부(21)는 하부 패드(33)로부터 밑으로 연장될 수 있다. 기둥부(21)는 하부 패드(33)를 통해 칩 몸체(31) 내부의 집적 회로와 전기적으로 연결될 수 있다. 실시 예들에서, 기둥부(21)는 구리(Cu) 등을 포함할 수 있다. 즉, 기둥부(21)는 구리 기둥(Copper pillar)을 의미할 수 있다. 기둥부(21)의 직경은 r1이라 칭할 수 있다. 기둥부(21)의 직경 r1은 하부 패드(33)의 너비 r2보다 클 수 있다. 기둥부(21)의 직경 r1은 약 30μm 내지 60μm일 수 있다. 하부 볼(23)은 기둥부(21) 밑에 결합될 수 있다. 하부 볼(23)은 솔더(solder)를 포함할 수 있다. 예를 들어, 하부 볼(23)은 Sn-Ag 등을 포함할 수 있다. 하부 볼(23)은 연결 패드(14)에 결합될 수 있다. 하부 볼(23)이 연결 패드(14)에 결합되면, 하부 볼(23)의 형상은 변형될 수 있다. 보다 구체적으로, 리플로우 공정 또는 열 압착 본딩 공정 등에 의해 하부 볼(23)이 연결 패드(14)에 결합될 때, 하부 볼(23)의 형상이 변형될 수 있다. 예를 들어, 하부 볼(23)은 패드층(141)의 상면을 따라 수평 방향으로 퍼질 수 있다. 하부 볼(23)과 패드층(141)과 사이에 중간층(I)이 형성될 수 있다. 중간층(I)은 금속간 화합물(Inter-Metallic Compound, IMC)일 수 있다. 중간층(I)은 하부 볼(23)과 연결 패드(14)가 접합되어 형성될 수 있다. 중간층(I)은 하부 볼(23)과 연결 패드(14) 간의 금속간 화합물(IMC)일 수 있다. 보다 구체적으로, 중간층(I)은 하부 볼(23)과 패드층(141) 간의 금속간 화합물(IMC)일 수 있다. 하부 볼(23)은 중간층(I)을 통해 연결 패드(14)에 결합될 수 있다. 하부 볼(23)은 연결 패드(14)에 전기적으로 연결될 수 있다. 예를 들어, 하부 볼(23)은 중간층(I)을 통해 패드층(141)에 전기적으로 연결될 수 있다.
하부 기판(7)은 하부 기판 몸체(71) 및 하부 기판 패드(73) 등을 포함할 수 있다. 하부 기판 패드(73)는 외부 연결 볼(1b)과 결합할 수 있다. 하부 기판 패드(73)는 외부 연결 볼(1b)을 통해 기판(1)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 3을 참고하면, 반도체 패키지 제조방법(S)이 제공될 수 있다. 도 3의 반도체 패키지 제조방법(S)에 의해, 도 1의 반도체 패키지(P, 도 1 참고)를 제조할 수 있다. 반도체 패키지 제조방법(S)은 예비 재배선 기판을 형성하는 것(S1), 반도체 칩을 예비 재배선 기판 상에 결합시키는 것(S2), 몰딩하는 것(S3), 외부 연결 볼을 예비 재배선 기판에 결합시키는 것(S4), 예비 재배선 기판을 절단하여 재배선 기판을 형성하는 것(S5) 및 PCB 상에 재배선 기판을 결합시키는 것(S6) 등을 포함할 수 있다.
예비 재배선 기판을 형성하는 것(S1)은 외부 연결 패드를 형성하는 것(S11), 재배선층을 형성하는 것(S12), 연결 패드를 형성하는 것(S13) 및 외부 절연층을 형성하는 것(S14) 등을 포함할 수 있다.
이하에서, 도 4 내지 도 20을 참고하여, 도 3의 반도체 패키지 제조방법(S)의 각 단계를 상세히 설명하도록 한다.
도 4 내지 도 20은 도 3의 순서도에 개시된 반도체 패키지 제조방법을 따라 반도체 패키지를 제조하는 과정을 순차적으로 나타낸 단면도들이다.
도 4, 도 5 및 도 3을 참고하면, 외부 연결 패드를 형성하는 것(S11)은 캐리어 기판(C) 상에서 진행될 수 있다. 예비 재배선 기판(1')은 웨이퍼 상태에서 형성될 수 있다. 즉, 예비 재배선 기판(1')은 하나의 칩 형태가 아닌, 웨이퍼 상태에서 가공되며 형성될 수 있다. 캐리어 기판(C) 상에 접착층(B)이 제공될 수 있다. 제1 예비 시드-배리어 층(SB1)이 캐리어 기판(C) 상에 형성될 수 있다. 제1 예비 시드-배리어 층(SB1)은 접착층(B)을 매개로 캐리어 기판(C) 상에 결합될 수 있다. 제1 포토 마스크 패턴(M1)이 제1 예비 시드-배리어 층(SB1) 상에 형성될 수 있다. 제1 포토 마스크 패턴(M1)은 외부 연결 패드(18)가 형성될 개구를 제공할 수 있다. 제1 포토 마스크 패턴(M1)은 포토레지스트 층(photoresist layer)의 형성 공정, 노광 공정 및 현상 공정 등을 거쳐서 형성될 수 있다. 제1 포토 마스크 패턴(M1)의 개구 내에 외부 연결 패드(18)가 형성될 수 있다. 예를 들어, 외부 연결 패드(18)는 제1 예비 시드-배리어 층(SB1)을 전극으로 하는 전기 도금 공정에 의해 형성될 수 있다. 외부 연결 패드(18)가 형성된 후, 제1 포토 마스크 패턴(M1)은 제거될 수 있다. 제1 포토 마스크 패턴(M1)의 제거 후, 제1 내부 절연층(111, 도 6 참고)이 형성될 수 있다. 제1 내부 절연층(111)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제1 내부 절연층(111)은 노광 및 현상 공정에 의해서 패터닝될 수 있다.
도 6, 도 7 및 도 3을 참고하면, 재배선층을 형성하는 것(S12)은 외부 연결 패드(18) 및 패터닝된 제1 내부 절연층(111) 상에 제2 예비 시드-배리어 층(SB2) 및 제2 포토 마스크 패턴(M2)을 형성하는 것을 포함할 수 있다. 제2 포토 마스크 패턴(M2)이 제공하는 개구에 제1 재배선층(121)이 형성될 수 있다. 제1 재배선층(121)은 제2 예비 시드-배리어 층(SB2)을 전극으로 하는 전기 도금 공정에 의해 형성될 수 있다.
도 8을 참고하면, 제2 포토 마스크 패턴(M2)이 제거될 수 있다. 또한, 제1 재배선층(121)의 하부 영역을 제외한 영역에서, 제2 예비 시드-배리어 층도 제거될 수 있다. 제2 예비 시드-배리어 층은 다양한 방법으로 제거될 수 있다. 예를 들어, 제2 예비 시드-배리어 층은 식각 공정을 통해 제거될 수 있다. 그러나 이에 한정하는 것은 아니며, 제2 예비 시드-배리어 층은 다른 다양한 방법에 의해 제거될 수도 있다.
도 9를 참고하면, 제1 내부 절연층 및 제1 재배선층(121) 상에, 제2 재배선층(122) 및 제3 재배선층(123)이 형성될 수 있다. 제2 재배선층(122) 및 제3 재배선층(123)은 제1 재배선층(121)과 실질적으로 동일한 방법에 의해 형성될 수 있다.
도 10, 도 11 및 도 3을 참고하면, 연결 패드를 형성하는 것(S13)은 재배선층(12) 및 내부 절연층(11) 상에 연결 패드(14) 및 그라운드 전극(16)을 형성하는 것을 포함할 수 있다. 연결 패드(14) 및 그라운드 전극(16)은 재배선층(12) 유사한 방법으로 형성될 수 있다. 즉, 연결 패드(14) 및 그라운드 전극(16)은, 시드-배리어 층을 전극으로 하는 전기 도금 공정에 의해 형성될 수 있다. 연결 패드(14) 및 그라운드 전극(16)은 한 번의 전기 도금 공정에 의해 동시에 형성될 수 있다. 따라서 연결 패드(14)의 하면(14b)의 레벨과 그라운드 전극(16)의 하면(16b)의 레벨은 실질적으로 동일 또는 유사할 수 있다. 연결 패드(14)의 상면(14u)의 레벨과 그라운드 전극(16)의 상면(16u)의 레벨은 실질적으로 동일 또는 유사할 수 있다. 연결 패드(14)는 재배선층(12)에 전기적으로 연결될 수 있다. 보다 구체적으로, 연결 패드(14)는 제3 재배선층(123)의 상면에 연결될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 연결 패드와 그라운드 전극에 한 번의 공정으로 동시에 형성될 수 있다. 따라서 연결 패드와 그라운드 전극은 실질적으로 동일한 물질을 포함할 수 있다. 또한, 연결 패드와 그라운드 전극을 동시에 형성하므로, 공정 개수가 줄어들어 전체 공정이 간소화될 수 있다. 이에 따라 제조 시간이 단축되고, 제조 비용을 절감할 수 있다.
도 12, 도 13 및 도 3을 참고하면, 외부 절연층을 형성하는 것(S14)은 그라운드 전극(16)을 덮도록 외부 절연층(13')을 형성하는 것을 포함할 수 있다. 외부 절연층(13')은 패터닝될 수 있다. 보다 구체적으로, 외부 절연층(13')은 연결 패드(14)가 노출되도록 패터닝될 수 있다. 패터닝된 외부 절연층(13')은 노출공(13h')을 제공할 수 있다. 연결 패드(14)는 노출공(13h') 내에 위치할 수 있다. 외부 절연층(13')이 패터닝되더라도 그라운드 전극(16)은 노출되지 아니할 수 있다. 즉, 외부 절연층(13')은 그라운드 전극(16)을 덮을 수 있다.
도 14 및 도 15를 참고하면, 외부 절연층(13)이 경화될 수 있다. 경화된 외부 절연층(13)에서, 노출공(13h)을 정의하는 측면은 기울어질 수 있다.
도 16 및 도 3을 참고하면, 반도체 칩을 예비 재배선 기판 상에 결합시키는 것(S2)은 웨이퍼 상태의 예비 재배선 기판(1') 상에 반도체 칩(SC)을 결합시키는 것을 포함할 수 있다. 실시 예들에서, 반도체 패키지가 2.5D 패키지를 포함하는 경우, 반도체 칩(SC)은 로직 칩(3) 및 HBM(5) 등을 포함할 수 있다. 로직 칩(3)은 연결 단자(2) 등을 통해 예비 재배선 기판(1')에 연결될 수 있다. HBM(5)은 복수 개의 반도체 칩을 포함할 수 있다. 예를 들어, HBM(5)은 하부 로직 칩(51), 제1 메모리 칩(52), 제2 메모리 칩(53), 제3 메모리 칩(54) 및 제4 메모리 칩(55) 등이 상하로 적층된 형태를 포함할 수 있다. 상하로 적층된 복수 개의 반도체 칩들은 TSV(Through Silicon Via)를 통해 서로 전기적으로 연결될 수 있다. 로직 칩(3)과 HBM(5)은 서로 수평적으로 이격 배치될 수 있다. 로직 칩(3)과 HBM(5)의 결합 순서는 다양하게 변경될 수 있다. 실시 예들에서, 반도체 칩(SC)은 열 압착 본딩(Thermo-compression bonding) 공정 등을 통해 예비 재배선 기판(1')에 결합될 수 있다. 그러나 이에 한정하는 것은 아니며, 반도체 칩(SC)은 리플로우 공정 등을 통해 예비 재배선 기판(1')에 결합될 수도 있다. 실시 예들에서, 반도체 칩(SC)의 본딩 전에, 반도체 칩(SC)과 예비 재배선 기판(1') 사이에 언더필 층(4, 도 17 등 참고)이 더 제공될 수 있다. 언더필 층(4)은 반도체 칩(SC)과 예비 재배선 기판(1') 사이에 모세관 현상을 이용해 충진될 수 있다. 반도체 칩(SC)과 예비 재배선 기판(1') 사이의 간격이 좁을수록, 언더필 층(4)은 더욱 효과적으로 충진되는 것이 가능할 수 있다.
도 17 및 도 3을 참고하면, 몰딩하는 것(S3)은 웨이퍼 상태의 예비 재배선 기판(1') 상에 몰딩막(M')을 형성하는 것을 포함할 수 있다. 몰딩막(M')은 반도체 칩(SC)의 측면을 감쌀 수 있다. 보다 구체적으로, 몰딩막(M')은 로직 칩(3) 및 HBM(5)의 측면을 감쌀 수 있다. 몰딩막(M')이 HBM(5)의 상면까지 덮는 경우, HBM(5)의 상면이 노출되도록 몰딩막(M')의 상부를 그라인딩할 수 있다.
도 18을 참고하면, 캐리어 기판(C, 도 17 등 참고)이 제거될 수 있다. 보다 구체적으로, 캐리어 기판(C), 접착층(B) 및 제1 예비 시드-배리어 층(SB1)이 제거될 수 있다. 제1 예비 시드-배리어 층(SB1)의 제거는 식각 공정을 통해 수행될 수 있다. 제1 예비 시드-배리어 층(SB1)이 제거되어, 외부 연결 패드(18)가 노출될 수 있다. 보다 구체적으로, 예비 재배선 기판(1')의 하면(11b')에 의해, 외부 연결 패드(18)의 하면이 노출될 수 있다.
도 19 및 도 3을 참고하면, 외부 연결 볼을 예비 재배선 기판에 결합시키는 것(S4)은 외부 연결 패드(18)의 외부 연결 볼(1b)을 결합시키는 것을 포함할 수 있다. 보다 구체적으로, 도 18에서 제1 시드-배리어 층의 제거로 노출된 외부 연결 패드(18)의 하면에 외부 연결 볼(1b)이 결합될 수 있다. 외부 연결 볼(1b)은 솔더(solder) 볼을 포함할 수 있다. 외부 연결 패드(18)는 외부 연결 볼(1b)에 의해 외부와 전기적으로 연결될 수 있다.
도 20 및 도 3을 참고하면, 예비 재배선 기판을 절단하여 재배선 기판을 형성하는 것(S5)은 반도체 패키지 사이즈로 예비 재배선 기판(1', 도 19 등 참고) 및 몰딩막을 절단하는 것을 포함할 수 있다. 절단된 예비 재배선 기판은 기판(1)이라 칭할 수 있다. 몰딩막(M)의 폭은 기판(1)의 폭과 실질적으로 동일 또는 유사할 수 있다.
PCB 상에 재배선 기판을 결합시키는 것(S6)은 절단된 형태의 기판(1) 밑에 하부 기판(7, 도 1 참고)을 결합시키는 것을 포함할 수 있다. 기판(1)과 하부 기판(7)은 외부 연결 볼(1b)에 의해 전기적으로 연결될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 기판의 연결 패드의 상면보다 높은 레벨에 위치하는 외부 절연층을 포함할 수 있다. 따라서, 연결 패드 상에 연결 단자를 접합할 시, 연결 단자의 일부가 연결 패드의 외측으로 벗어나는 것을 방지할 수 있다. 보다 구체적으로, 연결 단자가 열과 압력에 의해 옆으로 변형되더라도, 외부 절연층에 의해 일정 수준 이상으로 위치가 벗어나는 것이 막힐 수 있다. 연결 단자의 일부가 외측으로 벗어나서, 이웃한 연결 단자와 접촉되는 것이 방지될 수 있다. 즉, 연결 단자 간의 쇼트(short) 현상을 방지할 수 있다. 이에 따라 반도체 패키지의 불량률이 감소되어, 반도체 패키지의 수율이 상승할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 외부 절연층에 의해 연결 단자 간 쇼트 현상이 방지되므로, 더욱 작은 직경의 연결 단자를 사용할 수 있다. 즉, 미세 직경의 연결 단자를 사용하더라도 쇼트 현상을 방지하여 반도체 패키지의 수율을 향상시킬 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 외부 절연층의 상면의 레벨이 연결 패드의 상면의 레벨보다 높으므로, 반도체 칩과 기판 사이의 이격 거리가 상대적으로 줄어들 수 있다. 즉, 반도체 칩의 하면과 기판의 상면 사이의 간격이 좁아질 수 있다. 이에 따라 반도체 패키지의 전체적인 휨(warpage) 현상이 개선될 수 있다. 따라서 반도체 패키지의 성능과 수율은 향상될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 반도체 칩의 하면과 기판의 상면 사이의 간격이 좁으므로, 그 사이에 언더필을 충진하는 것이 용이할 수 있다. 반도체 칩과 기판 사이에 충진되는 언더필은 모세관 현상에 의해 이루어질 수 있다. 반도체 칩의 하면과 기판의 상면 사이의 간격이 좁을수록, 모세관력은 더욱 강해질 수 있다. 따라서 반도체 칩의 하면과 기판의 상면 사이의 간격이 좁으면, 언더필이 강한 힘으로 충진될 수 있다. 이에 따라 언더필 내 보이드(void)의 발생은 방지될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 연결 패드가 형성되는 층 내에 그라운드 전극을 배치할 수 있다. 따라서 그라운드 전극은 상대적으로 반도체 칩과 가까운 영역에 배치될 수 있다. 이에 따라 그라운드 전극에 의한 SI(Signal Integrity, 신호 무결성)의 개선 효과는 증대될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 그라운드 전극을 연결 패드와 한 번의 공정으로 같이 형성할 수 있다. 따라서 전체 공정의 개수가 줄어들어 간소화되고, 공정에 소요되는 시간과 비용을 절감할 수 있다.
도 21은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1 내지 도 20을 참고하여 설명한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 편의 상 설명을 생략할 수 있다.
도 21을 참고하면, 기판(1'')의 형성 이전에 반도체 칩(SC)이 먼저 배치될 수 있다. 즉, 도 21의 반도체 패키지(P')는 칩 퍼스트(chip-first) 공정으로 제조될 수 있다. 반도체 칩(SC)의 하면에 기판(1'')이 형성될 수 있다. 보다 구체적으로, 기판(1'')은 반도체 칩(SC)의 하면 상에서, 도 4 내지 도 15를 참고하여 설명한 것과 유사한 방법으로 형성될 수 있다. 외부 절연층(13'')은 내부 절연층(11'')보다 낮은 레벨에 위치할 수 있다. 연결 패드(14'')는 외부 연결 볼(1b)과 결합될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
2: 연결 단자
SC: 반도체 칩
3: 로직 칩
5: HBM
4: 언더필
M: 몰딩막
7: 하부 기판
11: 내부 절연층
13: 외부 절연층
12: 재배선층
14: 연결 패드
14u: 연결 패드 상면
14b: 연결 패드 하면
16: 그라운드 전극
16u: 그라운드 전극 상면
16b: 그라운드 전극 하면

Claims (10)

  1. 기판; 및
    상기 기판 상의 반도체 칩; 을 포함하되,
    상기 기판은:
    내부 절연층;
    상기 내부 절연층 내의 재배선층;
    상기 내부 절연층 상의 외부 절연층;
    상기 재배선층과 전기적으로 연결되는 상기 외부 절연층 내의 연결 패드; 및
    상기 외부 절연층 내의 그라운드 전극; 을 포함하고,
    상기 연결 패드의 상면은 상기 외부 절연층의 상면에 의해 노출되되, 상기 연결 패드의 상면의 레벨은 상기 외부 절연층의 상면의 레벨보다 낮고,
    상기 그라운드 전극의 하면의 레벨은 상기 재배선층의 상면의 레벨보다 높으며,
    상기 외부 절연층은 상기 그라운드 전극의 상면을 덮는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 그라운드 전극의 하면의 레벨은 상기 연결 패드의 하면의 레벨과 동일한 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 외부 절연층의 두께는 8μm 내지 12μm 인 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 그라운드 전극은 상기 연결 패드와 동일한 물질을 포함하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 기판은 상기 외부 절연층의 상면에 대향되는 상기 기판의 하면에 결합되는 외부 연결 볼을 더 포함하되,
    상기 외부 연결 볼은 접지되는 그라운드 볼을 포함하고,
    상기 그라운드 전극은 상기 그라운드 볼에 전기적으로 연결되는 반도체 패키지.
  6. 기판;
    상기 기판 상의 로직 칩; 및
    상기 기판 상에서 상기 로직 칩으로부터 수평적으로 이격되는 HBM(High Bandwidth Memory); 을 포함하되,
    상기 기판은:
    내부 절연층;
    상기 내부 절연층 내의 재배선층;
    상기 내부 절연층 상의 외부 절연층;
    상기 재배선층과 전기적으로 연결되는 상기 외부 절연층 내의 연결 패드; 및
    상기 연결 패드와 상기 재배선층을 연결하는 연결비아; 를 포함하고,
    상기 연결 패드의 상면은 상기 외부 절연층의 상면에 의해 노출되되, 상기 연결 패드의 상면의 레벨은 상기 외부 절연층의 상면의 레벨보다 낮은 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 로직 칩 및 상기 기판 사이의 언더필 층을 더 포함하는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 로직 칩은 하부 패드를 포함하고,
    상기 하부 패드와 상기 연결 패드 사이의 연결 단자를 더 포함하되,
    상기 연결 단자는:
    상기 하부 패드의 하면에 결합되는 기둥부; 및
    상기 기둥부와 상기 연결 패드 사이의 하부 볼; 을 포함하고,
    상기 하부 볼의 적어도 일부는 상기 외부 절연층의 상면의 레벨보다 낮은 레벨에 위치하는 반도체 패키지.
  9. 재배선 기판;
    상기 재배선 기판 상의 반도체 칩;
    상기 재배선 기판과 상기 반도체 칩을 전기적으로 연결하는 하부 볼; 및
    상기 재배선 기판과 상기 반도체 칩 사이의 언더필 층; 을 포함하되,
    상기 재배선 기판은:
    내부 절연층;
    상기 내부 절연층 내의 재배선층;
    상기 내부 절연층 상의 외부 절연층;
    상기 재배선층과 전기적으로 연결되는 상기 외부 절연층 내의 연결 패드;
    상기 연결 패드와 상기 재배선층을 연결하는 연결비아; 및
    상기 외부 절연층 내의 그라운드 전극; 을 포함하고,
    상기 연결 패드는 상기 외부 절연층이 제공하는 노출공 내에 위치하되, 상기 연결 패드의 상면의 레벨은 상기 외부 절연층의 상면의 레벨보다 낮고,
    상기 그라운드 전극은 상기 연결 패드로부터 수평적으로 이격되어, 상기 그라운드 전극의 하면의 레벨은 상기 연결 패드의 하면의 레벨과 동일하며,
    상기 외부 절연층은 상기 그라운드 전극의 상면을 덮고,
    상기 하부 볼과 상기 연결 패드 사이에 중간층이 형성되되,
    상기 하부 볼은 상기 연결 패드에 전기적으로 연결되며,
    상기 언더필 층의 일부는 상기 노출공 내의 일부에 채워지는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 중간 층은 상기 연결 패드와 상기 하부 볼의 금속간 화합물을 포함하는 반도체 패키지.

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US10128175B2 (en) 2013-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company Packaging methods and packaged semiconductor devices
US9425178B2 (en) 2014-07-08 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. RDL-first packaging process
US9502364B2 (en) 2014-08-28 2016-11-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor package and method of forming the same
US20170018448A1 (en) 2015-07-15 2017-01-19 Chip Solutions, LLC Semiconductor device and method
US10586746B2 (en) 2016-01-14 2020-03-10 Chip Solutions, LLC Semiconductor device and method
US9627365B1 (en) * 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
US9997464B2 (en) * 2016-04-29 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy features in redistribution layers (RDLS) and methods of forming same
US11069671B2 (en) * 2018-03-23 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
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