TWI740733B - 半導體器件的介面及用於排列結合半導體器件的介面的方法 - Google Patents

Abstract

一種半導體器件的介面包括主器件及多個從器件。所述介面包括主介面及從介面。主介面實施在主器件中且包括由被排列成第一陣列的主結合件形成的主結合件圖案。從介面實施在每一從器件中且包括由被排列成第二陣列的從結合件形成的從結合件圖案。主結合件的第一陣列包括第一中心列及分成兩部分的第一組資料列，所述兩部分相對於第一中心列完全對稱。從結合件的第二陣列包括第二中心列及分成兩部分的第二組資料列，所述兩部分相對於第二中心列完全對稱。第一中心列與第二中心列在晶片結合連接中對齊，且第一組資料列連接到第二組資料列。

Description

半導體器件的介面及用於排列結合半導體器件的介面的方法

本發明涉及半導體器件的製作，且更具體來說涉及一種半導體器件的介面及用於結合半導體器件的介面方法。

將基於半導體積體電路（例如，行動電話、數碼相機、個人數位助理（personal digital assistant，PDA）等）的數位電子設備設計成具有更強大的功能，以適應現代數位世界中的各種應用。然而，數位電子設備作為半導體製作中的趨勢旨在更小及更輕、具有改善的功能及更高的性能。可將半導體器件封裝成三維（three dimensional，3D）半導體器件，其中可將幾個電路晶片堆疊起來並一體化為更大的積體電路，其中結合件及矽穿孔（through-silicon via，TSV）用於晶片之間的連接。

已經提出了系統集成晶片（system-on-integrated-chip，SoIC）封裝、及晶片對晶片（wafer-on-wafer，WoW）封裝以及晶粒對晶片對基板（chip-on-wafer-on-substrate，CoWoS）封裝技術來封裝在高度上堆疊的多個晶片。 然而，作為3D堆疊的主晶片與多個從晶片之間的通信仍在開發中，以具有更好的性能、緊湊的結構。此外，需要將兩個晶片之間的結合件圖案排列成容易連接，以適應多個晶片的3D堆疊。

本發明提供3D半導體器件的介面，其中在單個主晶片上堆疊有多個從晶片以形成3D封裝結構。所述介面允許以高效的方式在單個主晶片與從晶片之間進行通信。結合件圖案分別包括在主晶片與每一從晶片的介面中。堆疊起來的主晶片與所有從晶片之間的介面可通過結合件圖案傳送或接收信號。

在實施例中，本發明提供一種半導體器件的介面，所述半導體器件包括主器件及多個從器件。所述介面包括主介面以及每一從器件的從介面。所述主介面實施在所述主器件中且包括由被排列成第一陣列的主結合件形成的主結合件圖案。所述從介面實施在每一個所述從器件中且包括由被排列成第二陣列的從結合件形成的從結合件圖案。所述主結合件的所述第一陣列包括第一中心列及分成兩部分的第一組資料列，所述兩部分相對於所述第一中心列完全對稱。所述從結合件的所述第二陣列包括第二中心列及分成兩部分的第二組資料列，所述兩部分相對於所述第二中心列完全對稱。所述第一中心列與所述第二中心列在晶片連接中對齊，且所述第一組資料列連接到所述第二組資料列。

在實施例中，本發明還提供一種用於排列半導體器件的介面的方法，所述半導體器件包括主器件及多個從器件，所述方法包括：提供主介面，所述主介面實施在所述主器件中且包括由被排列成第一陣列的主結合件形成的主結合件圖案；以及提供從介面，所述從介面實施在每一個所述從器件中且包括由被排列成第二陣列的從結合件形成的從結合件圖案。主結合件所排列的所述第一陣列包括第一中心列及分成兩部分的第一組資料列，所述兩部分相對於所述第一中心列完全對稱。從結合件所排列的所述第二陣列包括第二中心列及分成兩部分的第二組資料列，所述兩部分相對於所述第二中心列完全對稱。所述第一中心列與所述第二中心列在晶片連接中對齊，且所述第一組資料列連接到所述第二組資料列。

本發明涉及一種3D半導體器件的介面，其中所述介面也是基於3D封裝技術製作的。所述介面可將單個主晶片（例如處理器）與多個從晶片（例如靜態隨機存取記憶體（static random access memory，SRAM）連結起來。

在本發明中，介面允許主晶片與所述多個從晶片之間進行通信。通信信號可包括來自主晶片的命令及來自所選擇的從晶片中的一者的回應資訊。所述介面提供可靠的通信。另外，主晶片與從晶片中的每一者之間的信號等待時間可穩定為大約恒定的且可預測的。由於對等待時間的控制，可對應于資料包（也可被稱為資料眼）適當地設定有效時鐘的觸發沿。

以下提供多個實施例來闡述本發明，但是本發明並不僅限於所述實施例。

圖1是根據本發明的實施例以剖視圖示意性地示出3D半導體器件的結構的圖式。參照圖1，3D半導體器件10包括多個晶片24、34，除了晶片的水準分佈之外，所述多個晶片24、34還垂直地堆疊起來。因此，形成包括晶片的3D半導體器件。

在實施例中，電路晶片24可以被視為主晶片，所述主晶片一般來說包括襯底20及電路層22。幾個其它電路晶片34（例如用作從晶片）將堆疊在電路晶片24之上，其中基於封裝工藝，在電路晶片24與電路晶片34之間可形成有貫穿孔結構（例如具有結合件的TSV結構26）。電路晶片34包括襯底30及電路層32且還可在對應的位置處包括TSV結構36以電連接到電路晶片24。另外，也可在與TSV結構36對應的最外表面處形成結合件38。

已經在例如以下各種堆疊結構中提出3D封裝技術：系統集成晶片（SoIC）封裝、晶片上晶片（WoW）封裝及襯底上晶片上晶片（CoWoS）。本發明基於3D封裝，但並不限於3D封裝的類型。

圖2是根據本發明的實施例，示意性地示出具有介面的3D半導體器件的剖視堆疊結構的圖式。參照圖2，基於3D封裝結構，在實施例中，3D半導體器件10還可包括介面區40，其中每一電路晶片24、34中的介面形成在介面區40處。所述介面可將用作主晶片的電路晶片24連結到用作從晶片的電路晶片34中的所有者。電路晶片24與電路晶片34之間的通信可經過介面區40處的介面。

稍後將詳細闡述在介面區40內實施的介面的電路。還應注意，在實施例中，在電路晶片中可根據實際需要形成多個介面區40，而不限於單個介面區。

圖3是根據本發明的實施例，示意性地示出具有介面的通信機制的3D半導體器件的透視堆疊結構的圖式。

參照圖3，從介面的操作中的3D堆疊結構來看，在半導體器件中包括主晶片100（例如處理器晶片）作為基礎晶片。在主晶片100之上堆疊有多個從晶片102（例如SRAM晶片）。主晶片100包括主介面且每一從晶片包括從介面。主介面及從介面形成介面200，介面200也可被稱為Glink-3D。主晶片100與從晶片102通過介面200連結，以利用資訊/資料/信號進行通信。

在作為實例的操作中，處理器的主晶片100具有用於對存儲在SRAM晶片的從晶片102中的資料進行存取的命令。由於所實施的介面，在實施例中可將讀取等待時間控制為大約恒定的且小的，例如為2 ns或5 ns。在介面中使用單個時鐘來分配到所有從晶片，從主晶片100到每一從晶片102的路徑長度為大約相同的且可靠的。可將等待時間調整為可預測的恒定值。

圖4是根據本發明的實施例，示意性地示出主晶片與從晶片之間的介面的通信機制的圖式。參照圖4，闡述3D封裝中通過結合結構104連接的具有主介面200M的主晶片100與具有從介面200S的從晶片102之間的通信機制。如圖3中所述，主介面200M及從介面200S形成介面200。在主晶片100內部，在實施例中具有快取記憶體塊112的中央處理器（central processing unit，CPU）塊110形成處理器。處理器連接到主介面200M，以在主介面200M處傳送或接收信號，意圖與從晶片102進行通信。

在從晶片102內部，它還包括SRAM塊120及從介面200S。將SRAM塊120連接到從介面200S，以用於與主晶片100進行通信。在通信中，主介面200M與從介面200S通過結合結構104連接。根據封裝工藝而定，結合結構104可包括具有混合結合件圖案的TSV。連接是雙向的。結合件圖案一般來說可對應於資料匯流排。所有信號都是並行傳送或接收的。在實施例中，時脈速率可為2.5 GHz。主晶片100與從晶片102之間通過主介面200M與從介面200S的介面的信號等待時間是可靠的，且以作為實例的一種方式可為大約2 ns。

圖5是根據本發明的實施例，示意性地示出主晶片與從晶片之間的介面的3D通信機制的圖式。參照圖5，基於如前文所述的操作機制，更詳細地示出3D結構中的主晶片100及從晶片102作為實例。主晶片100（例如處理器）包括主介面200M，主介面200M包括結合結構104M。實施例中的結合結構104M包括結合件圖案，結合件圖案在實施例中由多個結合件組成。因此，根據匯流排的資料大小而定，結合件被形成為陣列，其中一個結合片150對應於一組二進位資料（例如具有電壓結合件、時鐘結合件及其他指定結合件的16位元資料）。多個結合片150形成主介面200M的整個結合件圖案。如上所述，來自處理器的資料與主介面200M進行雙向通信。

同樣，從晶片102可包括SRAM及從介面200S。SRAM與從介面200S進行通信，且從介面200S通過結合結構104S的連接與主介面200M進行通信，結合結構104S也由以陣列方式被排列成結合件圖案的多個結合件組成，所述多個結合件各自由一個正方形單元表示。同樣，結合件圖案也被分成多個結合片150。在3D封裝技術中，主介面200M與從介面200S通過具有匹配的結合件圖案的結合結構104M和結合結構104S連接。因此，基於3D封裝技術，主介面200M與從介面200S連接為完整的介面，以在主晶片100與從晶片102之間具有通信。如上所述，多個從晶片102堆疊在主晶片100的頂部上，其中主介面200M與從介面200S在垂直方向上連接在一起。

主介面200M及從介面200S的電路闡述如下。圖6是根據本發明的實施例，示意性地示出主晶片與從晶片之間的介面的電路結構的圖式。

參照圖6，使用所實施的電路闡述主晶片100的主介面200M及從晶片102的從介面200S。對於主介面200M，它包括觸發器（flip-flop，FF）塊202，以接收主晶片100的核心電路意圖的命令。實施例中作為輸入的命令可包括資料群集tx_data和/或command，而沒有特定限制。觸發器塊202的數目可根據實際需要為一個單元（FF）或更多單元（FFs），而此處沒有限制。實施例中來自主晶片100的命令可包括要傳送的command及資料群集。所述命令還可包括選擇從標識，所述命令用於選擇從晶片102以實行來自主晶片100的命令。

多工器206接收觸發器塊202的輸出。根據觸發器塊202處的輸入資料，實施例中的多工器206是雙倍數據速率（DDR）類型。多工器206的輸出被傳送到主介面200M中的結合件圖案208的對應的結合件。

如上所述，通過主介面200M及從介面200S將單個時鐘clk提供到從晶片102中。觸發器塊202及多工器206在時序上由時鐘clk_in控制。在主介面200M中，觸發器塊202及主多工器206形成傳送路徑，以向從晶片102傳送命令。

主介面200M還包括接收路徑，以通過具有結合件圖案208的對應的結合件部分的從介面200S及主介面200M接收來自從晶片102的回應。先進先出（first-in-first-out，FIFO）塊204A接收來自從介面200S的回應。實施例中的FIFO塊204A包括多個觸發器單元204。將FIFO塊204A的輸出提供到另一觸發器塊210，且然後將所述輸出向內傳送到主晶片100的核心。觸發器塊210在時序上由時鐘clk_in控制。FIFO塊204A由來自從晶片102的回饋時鐘控制，從晶片102具有與來自從晶片102的回應資料對應的使能控制。

在讀取操作的實施例中，主晶片100的命令由主介面200M的觸發器塊202接收。所選擇的從晶片102對主介面200M的FIFO塊204A回應所請求的數據。

在晶片102的從介面200S中，結合件圖案220對應於結合件圖案208。主晶片100的命令然後由觸發器塊222接收，觸發器塊222也控制時鐘clk。從介面200S中的觸發器塊222然後進一步向從晶片102的SRAM內部傳送命令，例如rx_data和/或command。在實施例中，主晶片100發送命令以從從晶片102的SRAM讀取資料。

然後，從晶片102向電路塊230中提供從主晶片100所請求的資料群集，在實施例中所述資料群集也由到達從晶片102的tx_data指示。電路塊230也由時鐘clk及使能信號tx_en控制。電路塊230包括觸發器塊224、使能觸發器塊224a、從多工器226及輸出控制塊228a、228b。

每一從介面200S中用於控制的時鐘信號clk還被提供到第三觸發器塊222、第四觸發器塊224、從多工器226、使能觸發器塊224a及輸出控制塊228a。

觸發器塊224將資料輸出到從多工器226且然後輸出到輸出控制塊228b。使能觸發器塊224a接收使能信號tx_en及時鐘信號clk且提供控制信號來控制輸出控制塊228a。然後，將由從晶片102提供的資料通過結合件圖案220的結合件部分傳送到主晶片100。

為了對時鐘信號clk進行適當的時序控制以回應主晶片100，另一輸出控制塊228b也接收原始時鐘clk並由來自使能觸發器塊224a的使能信號控制。

然後由主介面200M中的FIFO塊204A接收從從介面200S輸出的資料。對於主介面200M，資料rx_data是從晶片102對命令（例如command）的回應。

在實施例中，存在多個從晶片102堆疊在主晶片100之上。將來自主晶片100的命令發送到從晶片102中的所有者。在這種情況下，主晶片100的命令還包括選擇從標識，所述命令用於選擇從晶片102以實行來自主晶片100的命令。從介面200S還包括識別選擇的從標識碼的能力。從介面200S中的每一者具有其自己的標識碼。將啟動與選擇的從標識碼匹配的從介面200S中的一者，以在由主命令分配的時隙處回應來自主晶片100的命令。可有效地避免從晶片之間的干擾。

圖7是進一步根據本發明的實施例，示意性地示出主晶片與從晶片之間的介面的電路結構的圖式。參照圖7，進一步闡述實施例中從介面200S與SRAM 120之間的連接。

在實施例中，命令300可包括命令、位址、寫入資料及選擇從標識。將來自從介面200S的觸發器塊222的資料rx_data輸出到SRAM 120。然而，從介面200S可還包括邏輯電路130及第五觸發器塊132。邏輯電路130還接收從第三觸發器塊222輸出的命令，例如資料rx_data，以確定命令/讀取_資料/寫入_資料（command/read_data/write_data，CS/RD/WR）的類型信號且還向第五觸發器塊132產生初始使能信號，第五觸發器塊132相應地向使能觸發器塊224a輸出使能信號。SRAM 120接收CS/RD/WR的類型信號以回應來自主晶片100的命令。一旦從晶片102（例如SRAM 120）完成所述命令，便將讀取命令的結果（例如資料rd_data）回應到從介面200S作為從介面200S的輸入資料tx_data。

如進一步所示，在包括連接到多個從晶片102（例如16個從晶片）的介面的本發明的結構中，寫入命令與讀取命令可交疊且然後同時執行。除了一些保留位元之外，資料匯流排的大小可具有256位。主結合件圖案208及從結合件圖案220具有主介面200M及從介面200S中傳送資料信號所需的許多結合件，所述許多結合件被分組成多個結合片150S、150M，如接下來在圖8中所示。另外，也可包括圖8中所示的結合片170以傳送用於實際操作的其他控制信號。

由於3D封裝技術允許多個晶片堆疊起來，因此其中結合件位於晶片的面表面處。然而，包括TSV結構是為了將面表面處的結合件延伸到晶片的背表面。為了形成堆疊的晶片，作為選擇可通過面對面方式或面對背方式或背對背方式在結合件圖案處電連接兩個晶片。

圖8是根據本發明的實施例，示意性地示出具有結合件圖案的介面的通信機制的圖式。參照圖8且還參照圖5，主介面200M的主結合件圖案208包括多個結合件152。結合件152在實施例中可如圖5中所見被分組成多個結合片150，其中屬於主介面200M的結合片150也可被稱為結合片150M而屬於從介面200S的結合片150也可被稱為結合片150S。以結合片150M為例進行說明，一個結合片150M包括一組結合件，在實施例中所述一組結合件用於傳送一組資料信號、電壓信號、資料奇偶性信號及控制信號。實施例中的資料信號包括16位元資料，但不限於此。電壓結合件154M、156M可包括系統高電壓（例如VDD）及地電壓（例如VSS）。具有傳送電壓信號、資料奇偶性信號及控制信號的恒定功能的結合件可被稱為功能結合件158M，所述功能結合件158M包括電壓結合件154M、156M且位於一個結合片150M中的中心列處。換句話說，一個結合片150S可包括具有功能結合件158S的結合件的中心列，功能結合件158S包括電壓結合件154S、156S。用於傳送資料信號的資料結合件152可被分成資料列的兩部分，所述兩部分在幾何位置中相對於中心列對稱。細節將在後面進行闡述。

在實施例中，根據介面的操作而定，還可包括結合片170以用於在主晶片100與從晶片102之間的操作中根據需要傳送或接收各種控制信號，其中在結合片170中可包括由細箭頭指示的時鐘信號，以用於進行傳送或接收。箭頭160表示主介面200M的結合件圖案208與從介面200S的結合件圖案220處的垂直連接，所述垂直連接用於通過主介面200M中的結合件圖案208及從介面200S中的結合件圖案220在主晶片100與從晶片102之間進行通信。對於主介面200M，向內的粗箭頭表示從主器件（例如處理器）發出的命令。所述命令通過主介面200M的結合件圖案208及從介面200S的結合件圖案220被垂直地向下傳送到從器件。輸出的粗箭頭表示將命令傳送到從器件，例如SRAM。從介面200S然後根據所述命令從從器件接收資料，且然後將資料傳送到主介面200M，主介面200M如具有輸出方向的粗箭頭所示向主器件提供資料。

結合片150M、150S被配置為具有中心列及分成兩部分的資料列，所述兩部分以對稱位置位於中心列的兩側處。結合件的這種配置可允許通過面對面、面對背及背對背的方式容易地將主晶片與所述多個從晶片封裝在一起，其中可翻轉或不翻轉結合件圖案208、220的結合件以適應面對面、面對背或背對背的方式。

圖9是根據本發明的實施例，示意性地示出通過面對面、面對背及背對背連接的主晶片與從晶片的3D封裝結構的圖式。參照圖9，實施例中的3D封裝結構包括主晶片（指示為晶片）及多個從晶片（作為實例，由晶片0、晶片1、晶片2及晶片3指示）。此處，所示的一些從晶片0到3僅為實例，但本發明並不限於此。主晶片可在晶片不同的區域中適配更多的其他晶片，而不限於圖9中的實施例。在實施例中，主晶片與從晶片0之間的連接是面對面的，從晶片0與從晶片1之間的連接是面對背的，從晶片1與從晶片2之間的連接是背對背的，且從晶片2與從晶片3之間的連接是面對面的。然而，本發明並不僅限於所述實例。

由於如前述說明的結合片中的資料結合件的配置，資料結合件相對於中心列對稱。在製作中，資料結合件可自由地連接在結合件圖案208與結合件圖案220之間，同時結合件圖案208及結合件圖案220的所述兩個中心列對齊並連接。在操作期間，在實施例中，主介面200M的結合件圖案208的資料結合件可由多工器映射到從介面200S的結合件圖案220的資料結合件。在這種情況下，結合件圖案208、220的結合件可以緊湊的方式排列且可適應面對面、面對背及背對背的方式。

圖10是根據本發明的實施例，示意性地示出作為與主介面對應的結合片的一組結合件中的結合件排列的圖式。參照圖10，以結合片150M為例詳細闡述，在實施例中用於VSS的電壓結合件154M及另一電壓結合件156M是功能結合件158M的設定在結合片150M的中心列處的一部分。另外，根據實施例中的實際需要而定，可在週邊列處設定VDD的電壓結合件及VSS的電壓結合件。中心列還可包括資料奇偶性T_PAR及冗餘結合件T_LR。然而，當電壓結合件被設定在週邊列處時，在中心列處的VDD的電壓結合件及VSS的電壓結合件可被其他信號代替。本發明並不特別限於所述實施例。排列在中心列中的結合件是除數據信號之外的一般信號。中間列作為對稱軸。資料結合件位於中心列的兩側處且位於對稱位置中。因此，當結合片150M沿著對稱軸翻轉時，所述結構可保持不變。換句話說，當結合片150M被翻轉時，中心列處的結合件不會發生改變。然而，當結合片150M被翻轉時，資料結合件T_D0到T_D15在兩部分中的位置互換。在實施例中，可採用翻轉殼體（case）以適應面對背堆疊結構。資料結合件可通過直接連接或翻轉連接而連接到結合片150S，其中可涉及多工器來映射連接中的資料。

圖11是根據本發明的實施例，示意性地示出作為與從介面對應的結合片的一組結合件中的結合件排列的圖式。參照圖11，對於從介面200S的結合片150S，其類似於圖10中的主介面200M的結合片150M。功能結合件位於中心列處或附加地位於週邊列處。因此，功能結合件可全域地位於同一位置處且可為直接連接的。當將晶片上下翻轉時，資料結合件將會發生改變。然而，在本發明中配置的結合件可能有助於容易地適應堆疊結構。

另外，資料結合件的定義僅為實例，根據要從主器件或從器件傳送或接收的資料而定。作為實例在一個結合片中要傳送或接收的位數是16，但不限制於此。為了使資料列相對於中心列對稱，一個結合片中的結合列的總數目是奇數。在實施例中，結合片包括7個結合列，其中當翻轉結合片時，中心列不會發生改變。

圖12是根據本發明的實施例，示意性地示出結合片中的電壓結合件的排列的圖式。參照圖12，在定義結合件的實施例中，顯示具有28個結合件作為陣列的結合片150M，其中涉及10個電壓結合件。結合件的定義作為實例如表1中所列。根據配置，一個結合片中涉及用於各種信號的28個結合件。在實施例中，電壓結合件VSS、VDD分佈在中心列及週邊列中。中心列用作對稱軸且還包括冗餘結合件C_LR，且時鐘CLK被設定在中心列中。命令、資料、奇偶性及晶片標識（identification，ID）被設定為對稱的。然而，結合件的定義並不限於為說明而提供的實施例。

表1

結合件	結合件的數目	方向	功能
主命令，M_CMD[1:0]	2	M-＞S	命令對稱
主晶片ID到從晶片ID，M_DID[3:0]	4	M-＞S	晶片ID：對稱
主命令奇偶性，M_PAR	1	M-＞S	奇偶性：對稱
從命令，S_CMD [1:0]	2	M-＞S	命令：對稱
從晶片ID到主晶片ID，S_DID[3:0]	4	M-＞S	晶片ID：對稱
從命令奇偶性S_PAR	1	M-＞S	奇偶性：對稱
冗餘結合件，C_LR	1	M-＞S	冗餘：中心列
時鐘，CLK	1	M-＞S	時鐘：中心列
讀取DQS，RDQS_R/F	2	S-＞M	讀取DQS：對稱

圖13是根據本發明的實施例，示意性地示出用於具有翻轉控制的結合片的輸出機制的圖式。參照圖13，闡述用於從介面傳送讀取資料的翻轉機制。左結合片的結合位置處於未翻轉或直接狀態的狀況且右結合片的結合位置處於封裝工藝中所需的翻轉狀態。以資料結合件R_D0到R_D15為例，資料結合件R_D0到R_D15被排列成具有對稱性質。當如右結合片所示翻轉左結合片時，右結合片中的資料結合件R_D0到R_D7的下部對應于左結合片中的資料結合件R_D0到R_D7的上部。同樣地，右結合片中的資料結合件R_D8到R_D15的上部對應于左結合片中的資料結合件R_D8到R_D15的下部。電壓結合件VDD及VSS不會發生改變。當翻轉時，中間列處的功能結合件不會發生改變。

在實施例中，為了從從器件獲得適當的輸出資料，可利用具有2:1的多工能力的翻轉多工器MUX來進一步實施主/從介面的輸出側，以用於根據翻轉狀態或直接狀態輸出資料。對於直接輸出，控制信號Flip被設定為Flip=0。對於翻轉輸出，控制信號Flip被設定為Flip=1。

在實施例中，根據是否翻轉，在不同的分配中定義結合件。表2顯示直視圖或翻轉視圖中與原始資料位元相關的已定義結合件。

表2

原始資料位元	Flip=0 直視圖	Flip=1 翻轉視圖
R_D0	R_D0	R_D12
R_D1	R_D1	R_D13
R_D2	R_D2	R_D14
R_D3	R_D3	R_D15
R_D4	R_D4	R_D8
R_D5	R_D5	R_D9
R_D6	R_D6	R_D10
R_D7	R_D7	R_D11
R_D8	R_D8	R_D4
R_D9	R_D9	R_D5
R_D10	R_D10	R_D6
R_D11	R_D11	R_D7
R_D12	R_D12	R_D0
R_D13	R_D13	R_D1
R_D14	R_D14	R_D2
R_D15	R_D15	R_D3

圖14是根據本發明的實施例，示意性地示出用於具有翻轉控制的結合片的輸入機制的圖式。參照圖14，對於圖12的實施例中的不同類型的結合片，左結合片處於從主器件傳送命令的直接狀態。然而，如果需要翻轉狀態來適應封裝工藝，則右結合片中的上結合件對應于左結合片中的下結合件，且右結合片中的下結合件對應于左結合片中的上結合件。左結合片的輸入側處的翻轉多工器被設定為Flip=0，且右結合片的輸入側處的翻轉多工器被設定為Flip=1。如上所述，可根據實際需要改變所定義的結合件，而不限於所述實施例。

圖15是根據本發明的實施例，示意性地示出以從結合結構的直接方式在主介面與從介面之間進行資料通信所涉及的結合結構的圖式。參照圖15，其為直接連接中的結合件圖案的直視圖。以在主器件與從器件之間傳送的128位元資料大小為例，主介面200M的結合件圖案208及從介面200S的結合件圖案220可包括多個結合片，以傳送各種命令資料、操作電壓、位元資料等。使結合件圖案208中的結合件與結合件圖案220中的結合件相適。

主器件意圖向從器件傳送資料（指示為tx_data）。在不存在結合件翻轉的直視圖的情況下，翻轉多工器304由控制信號306控制，以設定在Flip=0的狀態下。同樣，從從器件（例如SRAM）回應的資料tx_data可首先通過翻轉多工器300，翻轉多工器300的控制信號302也被設定在Flip=0的狀態下。資料將返回到主器件的主電路。

圖16是根據本發明的實施例，示意性地示出以相對於圖15的從結合結構的翻轉方式在主介面與從介面之間進行資料通信所涉及的結合結構的圖式。

參照圖16作為實例，當根據翻轉從介面200S的結合件圖案的需要將從晶片堆疊在主晶片上時，結合件圖案220中的結合件被翻轉。如前述關於翻轉機制的說明，結合定義被翻轉。然而，來自從器件的原始資料位元需要由翻轉多工器300、304翻轉，其中控制信號302、306根據翻轉的結合件圖案而設定為狀態Flip=1。

因此，晶片可通過面對面、背對背或面對背的方式堆疊起來，其中翻轉的結合件圖案被靈活地重新定義。如上所述，不需要翻轉包括電壓結合件、奇偶性結合件等的結合件的一部分。

圖17是根據本發明的實施例，示意性地示出結合有DDR機制及翻轉機制的介面的電路結構的圖式。

參照圖17以及圖7，對於來自主晶片100的一個命令資料，例如tx_data[31:0]，在實施例中作為命令的資料tx_data可包括32位元資料。資料tx_data首先由翻轉多工器300控制。

對於基於DDR機制的進一步操作，在實施例中，可將32位元資料分成兩組16位元資料，所述兩組16位元資料分別被輸入到觸發器塊202。主多工器206也在DDR機制下進行操作。在將命令資料tx_data傳送到從晶片102之後，資料的所述兩部分分別以兩條路徑進入觸發器塊222a及觸發器塊222b。觸發器塊222a及觸發器塊222b對應於圖6中的觸發器塊222。時鐘clk還控制觸發器塊222a及觸發器塊222b。

然而，為了正確地解碼資料群集（由於資料群集的形狀通常在資料流程（data train）中表示為類似眼形狀，因此資料群集也被稱為資料眼），可使用幾個延遲鎖定回路（delay lock loop，DLL）塊，例如所示的DLLr 230a及DLLf 230b。另外，由CACd 230c指示的延遲控制單元230c也用於修改時鐘clk以控制觸發器塊222a、222b。然後，資料群集中的位元被正確解碼。由於DDR機制，因此在提供到觸發器塊222a、222b之前，反相器240用於對DLLf 230b處的電壓電平進行反相。DDR匯流排然後在從晶片102的從介面200S中提供資料rx_data。

為了根據晶片的堆疊從從晶片102輸出，翻轉多工器304也包括在反轉翻轉操作的實施例中，從而獲得資料rx_data以進入被堆疊的從晶片。換句話說，翻轉多工器可被輔助實施以適應翻轉結合件圖案，從而用於正確地映射資料結合件的連接。

如進一步所示，在實施例中，翻轉多工器300及翻轉多工器304用於根據堆疊方式將資料結合件映射到原始序列中。在實施例中，所述兩個多工器300、304可僅由於每個從晶片可翻轉或不翻轉而僅設定在從介面200S中。從晶片知道它是否被翻轉且可相應地設定多工器的FLIP控制。在如實施方式中進一步修改的實施例中，從介面200S可在輸入側處包括翻轉多工器300，以對輸入資料列的所述兩部分進行定位。從介面200S然後在輸出側處還包括另一翻轉多工器304，以對輸出資料列的所述兩部分進行定位。

進一步從具有翻轉性質的整個結合件圖案來看，翻轉軸可為X軸或Y軸。圖18是根據本發明的實施例，示意性地示出整個晶片相對於X軸的翻轉應用的圖式。圖19是根據本發明的實施例，示意性地示出整個晶片相對於Y軸的翻轉應用的圖式。

參照圖18，對稱軸180可為作為水準軸的X軸。具有多個結合片的結合件圖案沿著對稱軸180延伸。以主晶片100的結合件圖案208為例，南側S中的結合件圖案208與北側N中的結合件圖案對稱，且然後可基於如前面說明的翻轉機制進行翻轉。參照圖19，在另一配置中，對稱軸192可被設定為沿著南側S延伸到北側N的Y軸。然後，可相對於對稱軸192在東與西之間翻轉結合件圖案208。

根據前面的說明，在實施例中，本發明提供一種半導體器件的介面，所述半導體器件包括主器件及多個從器件。所述介面包括主介面以及每一從器件的從介面。所述主介面實施在所述主器件中且包括由被排列成第一陣列的主結合件形成的主結合件圖案。所述從介面實施在所述從器件中的每一者中且包括由被排列成第二陣列的從結合件形成的從結合件圖案。所述主結合件的所述第一陣列包括第一中心列及分成兩部分的第一組資料列，所述兩部分相對於所述第一中心列對稱。所述從結合件的所述第二陣列包括第二中心列及分成兩部分的第二組資料列，所述兩部分相對於所述第二中心列對稱。所述第一中心列與所述第二中心列在連接中對齊，且所述第一組資料列連接到所述第二組資料列。

在實施例中，本發明還提供一種用於排列半導體器件的介面的方法，所述半導體器件包括主器件及多個從器件，所述方法包括：提供主介面，所述主介面實施在所述主器件中且包括由被排列成第一陣列的主結合件形成的主結合件圖案；以及提供從介面，所述從介面實施在所述從器件中的每一者中且包括由被排列成第二陣列的從結合件形成的從結合件圖案。所排列的所述主結合件的所述第一陣列包括第一中心列及分成兩部分的第一組資料列，所述兩部分相對於所述第一中心列對稱。所排列的所述從結合件的所述第二陣列包括第二中心列及分成兩部分的第二組資料列，所述兩部分相對於所述第二中心列對稱。所述第一中心列與所述第二中心列在連接中對齊，且所述第一組資料列連接到所述第二組資料列。

資料結合件的配置相對於對稱軸對稱。在結合件圖案的這些特徵中，可容易地翻轉資料結合件，以適應封裝工藝中的3D堆疊結構。為了進一步控制翻轉操作中的資料結合件，也可在介面中實施翻轉多工器，以適應是否翻轉結合件的操作，從而允許晶片以各種方式通過面對面、背對背或面對背堆疊。

對於所屬領域中的技術人員來說將顯而易見的是，在不背離本公開的範圍或精神的條件下，可對所公開的實施例進行各種修改及變化。鑒於前述內容，本公開旨在涵蓋所提供的落於以上權利要求書及其等效內容的範圍內的修改及變化。

10:3D半導體器件 20、30:襯底 22、32:電路層 24、34:電路晶片/晶片 26、36:TSV結構 38M_CMD[1:0]、M_DID[3:0]、RDQS_R/F、S_CMD [1:0]、S_DID[3:0]:結合件 40:介面區 100:主晶片 102:從晶片 104、104M、104S:結合結構 110:中央處理器塊 112:快取記憶體塊 120:SRAM塊/SRAM 130:邏輯電路 132:第五觸發器塊 150、150S、150M、170:結合片 152:結合件/資料結合件 154M、154S、156M、156S:電壓結合件 158M、158S:功能結合件 160:箭頭 180、192:對稱軸 200、Glink-3D:介面 200M:主介面 200S:從介面 202、210:觸發器（FF）塊 204:觸發器單元 204A:先進先出（FIFO）塊 206:多工器 208:主結合件圖案/結合件圖案 220:從結合件圖案/結合件圖案 222:第三觸發器塊/觸發器塊 222a、222b:觸發器塊 224:觸發器塊/第四觸發器塊 224a:使能觸發器塊 226:從多工器 228a、228b:輸出控制塊 230:電路塊 230a、230b、DLLf、DLLr:延遲鎖定回路塊 230c、CACd:延遲控制單元 240:反相器 300:命令/翻轉多工器/多工器 302、306:控制信號 304:翻轉多工器/多工器 C_LR、T_LR:冗餘結合件 clk:時鐘/時鐘信號/原始時鐘 CLK、clk_in:時鐘 command:命令 CS/RD/WR:命令/讀取_資料/寫入_資料 Flip:控制信號 M_PAR:主命令奇偶性 MUX:翻轉多工器 N:北側 R_D0～R_D15、T_D0～T_D15:資料結合件 rd_data:數據 rx_data:命令/資料 S:南側 S_PAR:從命令奇偶性 T_PAR:數據奇偶性 tx_data:資料/資料群集/輸入資料/命令資料 tx_data[31:0]:命令資料 tx_en:使能信號 VDD:系統高電壓/電壓結合件 VSS:地電壓/電壓結合件 X、Y:軸

圖1是根據本發明的實施例，示意性地示出3D半導體器件的剖視堆疊結構的圖式。 圖2是根據本發明的實施例，示意性地示出具有介面的3D半導體器件的剖視堆疊結構的圖式。 圖3是根據本發明的實施例，示意性地示出具有介面的通信機制（communication mechanism）的3D半導體器件的透視堆疊結構的圖式。 圖4是根據本發明的實施例，示意性地示出主晶片與從晶片之間的介面的通信機制的圖式。 圖5是根據本發明的實施例，示意性地示出主晶片與從晶片之間的介面的3D通信機制的圖式。 圖6是根據本發明的實施例，示意性地示出主晶片與從晶片之間的介面的電路結構的圖式。 圖7是根據本發明的實施例，示意性地示出主晶片與從晶片之間的介面的系統電路結構的圖式。 圖8是根據本發明的實施例，示意性地示出具有結合件圖案的介面的通信機制的圖式。 圖9是根據本發明的實施例，示意性地示出通過面對面、面對背及背對背連接的主晶片與從晶片的3D封裝結構的圖式。 圖10是根據本發明的實施例，示意性地示出作為與主介面對應的結合片（bonding tile）的一組結合件中的結合件排列的圖式。 圖11是根據本發明的實施例，示意性地示出作為與從介面對應的結合片的一組結合件中的結合件排列的圖式。 圖12是根據本發明的實施例，示意性地示出結合片中的電壓結合件的排列的圖式。 圖13是根據本發明的實施例，示意性地示出具有翻轉控制的結合片的輸出機制的圖式。 圖14是根據本發明的實施例，示意性地示出具有翻轉控制的結合片的輸入機制的圖式。 圖15是根據本發明的實施例，示意性地示出以從結合結構的直接方式在主介面與從介面之間進行資料通信所涉及的結合結構的圖式。 圖16是根據本發明的實施例，示意性地示出以相對於圖15的從結合結構的翻轉方式在主介面與從介面之間進行資料通信所涉及的結合結構的圖式。 圖17是根據本發明的實施例，示意性地示出結合有雙倍數據速率（data-double-rate，DDR）機制及翻轉機制的介面的電路結構的圖式。 圖18是根據本發明的實施例，示意性地示出整個晶片相對於X軸的翻轉應用的圖式。 圖19是根據本發明的實施例，示意性地示出整個晶片相對於Y軸的翻轉應用的圖式。

150M:結合片

154M:電壓結合件

156M:電壓結合件

158M:功能結合件

Claims (26)

1. 一種半導體器件的介面，所述半導體器件包括主器件及多個從器件，所述介面包括： 主介面，實施在所述主器件中且包括由被排列成第一陣列的主結合件形成的主結合件圖案；以及 從介面，實施在每一所述從器件中且包括由被排列成第二陣列的從結合件形成的從結合件圖案； 其中所述主結合件形成的所述第一陣列包括第一中心列及分成兩部分的第一組資料列，所述兩部分相對於所述第一中心列完全對稱， 其中所述從結合件形形成的所述第二陣列包括第二中心列及分成兩部分的第二組資料列，所述兩部分相對於所述第二中心列完全對稱， 其中所述第一中心列與所述第二中心列在晶片連接中對齊，且所述第一組資料列連接到所述第二組資料列。
2. 如請求項1所述的半導體器件的介面，其中所述第一陣列還包括相對於所述第一中心列對稱的兩個週邊列，其中所述第二陣列還包括相對於所述第二中心列對稱的兩個週邊列。
3. 如請求項1 所述的半導體器件的介面，其中所述從介面還在輸入側處包括第一翻轉多工器，以對所述第一組資料列的所述兩部分進行定位，且其中所述從介面還在輸出側處包括第二翻轉多工器，以對所述第二組資料列的所述兩部分進行定位。
4. 如請求項1所述的半導體器件的介面，其中所述第一中心列的所述主結合件與所述第二中心列的所述從結合件是相同的以傳送全域信號。
5. 如請求項4所述的半導體器件的介面，其中所述全域信號包括高電壓、地電壓、時鐘信號、和/或資料奇偶性資訊、和/或冗餘信號。
6. 如請求項1所述的半導體器件的介面，其中在與所述主結合件或所述從結合件的連接中包括矽穿孔，以具有面對面或面對背的連接墊來堆疊所述主器件與所述從器件。
7. 如請求項1所述的半導體器件的介面，還在所述主結合件或所述從器件中包括翻轉多工器，以恢復成在所述主器件或所述從器件中內部定義的原始資料位元。
8. 如請求項1所述的半導體器件的介面，其中所述第一中心列及所述第一組資料列形成為第一信號群組，且多個所述第一信號群組形成總主結合件圖案。
9. 如請求項8所述的半導體器件的介面，其中所述第二中心列及所述第二組資料列形成為第二信號群組，且多個所述第二信號群組形成總從結合件圖案。
10. 如請求項1所述的半導體器件的介面，其中所述主器件與所述從器件通過所述主結合件圖案與所述從結合件圖案之間的電連接堆疊起來。
11. 如請求項1所述的半導體器件的介面，其中所述主器件通過所述主結合件圖案及所述從結合件圖案向所有所述從介面傳送信號，且所述從器件通過所述主結合件圖案及所述從結合件圖案向所述主介面回應信號。
12. 如請求項1所述的半導體器件的介面，其中所述第一中心列被配置成傳送全域信號的第一部分，其中所述第一陣列還包括相對於所述第一中心列對稱的兩個第一週邊列，以用於傳送系統電壓及所述全域信號的第二部分。
13. 如請求項12所述的半導體器件的介面，其中在每一個所述從器件中，所述第二中心列被配置成傳送所述全域信號的所述第一部分，其中所述第二陣列還包括相對於所述第二中心列對稱的兩個第二週邊列，以用於傳送所述系統電壓及所述全域信號的所述第二部分。
14. 一種用於排列半導體器件的介面的方法，所述半導體器件包括主器件及多個從器件，所述方法包括： 提供主介面，所述主介面實施在所述主器件中且包括由被排列成第一陣列的主結合件形成的主結合件圖案；以及 提供從介面，所述從介面實施在每一所述從器件中且包括由被排列成第二陣列的從結合件形成的從結合件圖案； 其中所排列的所述主結合件的所述第一陣列包括第一中心列及分成兩部分的第一組資料列，所述兩部分相對於所述第一中心列對稱， 其中所排列的所述從結合件的所述第二陣列包括第二中心列及分成兩部分的第二組資料列，所述第二組資料列相對於所述第二中心列對稱， 其中所述第一中心列與所述第二中心列在連接中對齊，且所述第一組資料列連接到所述第二組資料列。
15. 如請求項14所述的用於排列半導體器件的介面的方法，其中所述第一陣列還包括相對於所述第一中心列對稱的兩個週邊列，其中所述第二陣列還包括相對於所述第二中心列對稱的兩個週邊列。
16. 如請求項14所述的用於排列半導體器件的介面的方法，其中所排列的所述從介面還在輸入側處包括第一翻轉多工器，以對所述第一組資料列的所述兩部分進行定位，且 其中所排列的所述從介面還在輸出側處包括第二翻轉多工器，以對所述第二組資料列的所述兩部分進行定位。
17. 如請求項14所述的用於排列半導體器件的介面的方法，其中所述第一中心列的所述主結合件與所述第二中心列的所述從結合件是相同的以用於傳送全域信號。
18. 如請求項17所述的用於排列半導體器件的介面的方法，其中所述全域信號包括高電壓、地電壓、時鐘信號、和/或資料奇偶性資訊、和/或冗餘信號。
19. 如請求項14所述的用於排列半導體器件的介面的方法，其中在與所述主結合件或所述從結合件的連接中包括矽穿孔，以具有面對面或面對背的連接墊來堆疊所述主器件與所述從器件。
20. 如請求項14所述的用於排列半導體器件的介面的方法，還在所述主結合件或所述從器件中包括翻轉多工器，以恢復成在所述主器件或所述從器件中內部定義的原始資料位元。
21. 如請求項14所述的用於排列半導體器件的介面的方法，其中所述第一中心列及所述第一組資料列形成為第一信號群組，且多個所述第一信號群組形成總主結合件圖案。
22. 如請求項21所述的用於排列半導體器件的介面的方法，其中所述第二中心列及所述第二組資料列形成為第二信號群組，且多個所述第二信號群組形成總從結合件圖案。
23. 如請求項14所述的用於排列半導體器件的介面的方法，其中所述主器件與所述從器件通過所述主結合件圖案與所述從結合件圖案之間的電連接堆疊起來。
24. 如請求項14所述的用於排列半導體器件的介面的方法，其中所述主器件通過所述主結合件圖案及所述從結合件圖案向所有所述從介面傳送信號，且所述從器件通過所述主結合件圖案及所述從結合件圖案向所述主介面回應信號。
25. 如請求項14所述的用於排列半導體器件的介面的方法，其中所述第一中心列被配置成傳送全域信號的第一部分，其中所述第一陣列還包括相對於所述第一中心列對稱的兩個第一週邊列，以用於傳送系統電壓及所述全域信號的第二部分。
26. 如請求項25所述的用於排列半導體器件的介面的方法，其中在每一個所述從器件中，所述第二中心列被配置成傳送所述全域信號的所述第一部分，其中所述第二陣列還包括相對於所述第二中心列對稱的兩個第二週邊列，以用於傳送所述系統電壓及所述全域信號的所述第二部分。

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