KR20230071383A - 반도체 장치, 반도체 패키지 및 메모리 시스템 - Google Patents

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KR20230071383A
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semiconductor device
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semiconductor
signal
coil
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노광숙
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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판, 및 상기 반도체 기판에 형성되는 복수의 소자들을 갖는 소자 영역, 및 상기 소자 영역 위에 배치되며, 층간 절연층, 상기 층간 절연층 내에 배치되는 복수의 배선 패턴들, 및 상기 층간 절연층 내에서 상기 반도체 기판의 상면에 수직하는 방향으로 연장되는 비아 구조체를 갖는 배선 영역을 포함하며, 상기 복수의 소자들 중 적어도 일부는, 제1 신호를 송수신하는 제1 입출력 회로 및 상기 제1 신호와 다른 제2 신호를 송수신하는 제2 입출력 회로를 제공하며, 상기 복수의 배선 패턴들 중 적어도 일부는 인덕터 회로를 제공하는 코일 패턴이며, 상기 코일 패턴은 상기 제1 입출력 회로에 연결되고, 상기 비아 구조체는 상기 코일 패턴의 중심을 관통하고, 상기 제2 입출력 회로에 연결된다.

Description

반도체 장치, 반도체 패키지 및 메모리 시스템{SEMICONDUCTOR DEVICE, SEMICONDUCTOR PACKAGE, AND MEMORY SYSTEM}
본 발명은 반도체 장치, 반도체 패키지 및 메모리 시스템에 관한 것이다.
반도체 장치는 외부의 다른 반도체 장치와 연결되는 패드들을 포함하며, 패드들은 반도체 장치에 포함되며 트랜스미터와 리시버 중 적어도 하나를 포함하는 입출력 회로에 연결될 수 있다. 반도체 장치는 패드들을 통해 다른 반도체 장치와 신호를 주고받을 수 있다. 일반적으로는 서로 다른 반도체 장치들의 패드들을 물리적으로 직접 연결하여 신호를 주고받으며, 최근에는 패드들에 코일을 형성하고 코일에 흐르는 전류로 인한 전자기 유도 현상을 이용하여 반도체 장치들이 서로 신호를 주고받는 방법에 대한 연구가 활발히 진행되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 신호를 주고받기 위한 코일 패턴의 중심을 관통하는 비아 구조체를 이용하여 서로 다른 반도체 장치들의 입출력 회로들을 서로 연결하고, 비아 구조체를 통해 코일 패턴과 다른 신호를 주고받음으로써 집적도 및 성능을 개선할 수 있는 반도체 장치, 반도체 패키지 및 메모리 시스템을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판, 및 상기 반도체 기판에 형성되는 복수의 소자들을 갖는 소자 영역, 및 상기 소자 영역 위에 배치되며, 층간 절연층, 상기 층간 절연층 내에 배치되는 복수의 배선 패턴들, 및 상기 층간 절연층 내에서 상기 반도체 기판의 상면에 수직하는 방향으로 연장되는 비아 구조체를 갖는 배선 영역을 포함하며, 상기 복수의 소자들 중 적어도 일부는, 제1 신호를 송수신하는 제1 입출력 회로 및 상기 제1 신호와 다른 제2 신호를 송수신하는 제2 입출력 회로를 제공하며, 상기 복수의 배선 패턴들 중 적어도 일부는 인덕터 회로를 제공하는 코일 패턴이며, 상기 코일 패턴은 상기 제1 입출력 회로에 연결되고, 상기 비아 구조체는 상기 코일 패턴의 중심을 관통하고, 상기 제2 입출력 회로에 연결된다.
본 발명의 일 실시예에 따른 반도체 패키지는, 패키지 기판, 및 상기 패키지 기판의 상면에 수직한 방향으로 적층되는 제1 반도체 장치와 제2 반도체 장치를 포함하며, 상기 제1 반도체 장치와 상기 제2 반도체 장치 각각은 반도체 기판, 상기 반도체 기판을 관통하는 복수의 비아 구조체들, 상기 반도체 기판의 상면에 평행한 방향에서 상기 복수의 비아 구조체들 중 적어도 하나의 비아 구조체를 둘러싸는 코일 패턴, 및 상기 복수의 비아 구조체들 중 상기 적어도 하나의 비아 구조체 및 상기 코일 패턴에 연결되는 입출력 회로를 포함하고, 상기 적어도 하나의 비아 구조체는 제1 신호의 전송 경로를 제공하고, 상기 코일 패턴은 상기 제1 신호와 다른 제2 신호의 전송 경로를 제공한다.
본 발명의 일 실시예에 따른 메모리 시스템은, 인쇄 회로 기판, 상기 인쇄 회로 기판 상에 배치되는 호스트 장치, 및 상기 인쇄 회로 기판 상에 배치되며, 서로 적층되는 복수의 메모리 장치들을 포함하고, 상기 호스트 장치와 연결되는 메모리 패키지를 포함하며, 상기 복수의 메모리 장치들 중 적어도 일부는 복수의 쓰루 실리콘 비아들, 및 상기 복수의 쓰루 실리콘 비아들 중 적어도 하나를 둘러싸는 복수의 코일 패턴들을 포함하며, 상기 복수의 메모리 장치들은, 상기 복수의 쓰루 실리콘 비아들 및 상기 복수의 코일 패턴들을 통해 상기 호스트 장치와 신호를 주고받는다.
본 발명의 일 실시예에 따르면, 일부 신호는 패드에 연결되는 코일 패턴에 흐르는 전류로 인한 전자기 유도 현상에 의해 반도체 장치들 사이에서 전송 및 수신되며, 코일 패턴의 중심을 관통하는 비아 구조체를 통해 코일 패턴으로 전송하는 신호와 다른 신호를 반도체 장치들이 주고받을 수 있다. 따라서, 반도체 장치의 제한된 면적에서 더 많은 신호들을 주고받을 수 있으므로, 반도체 장치, 반도체 패키지 및 메모리 시스템 등의 집적도와 성능을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 시스템을 간단하게 나타낸 블록도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면들이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 간단하게 나타낸 도면들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 간단하게 나타낸 도면들이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 반도체 장치들에 포함되는 코일 패턴들을 간단하게 나타낸 도면들이다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치들의 동작을 설명하기 위해 제공되는 도면이다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 반도체 패키지를 간단하게 나타낸 도면들이다.
도 20은 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 시스템을 간단하게 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 시스템(1)은, 제1 반도체 장치(10)와 제2 반도체 장치(20)를 포함하며, 제1 반도체 장치(10)와 제2 반도체 장치(20)는 서로 통신 가능하도록 연결될 수 있다. 제1 반도체 장치(10)는 내부 회로(11)와 입출력 회로(12), 복수의 코일 패턴들(13, 14) 및 복수의 패드들(15, 16)을 포함할 수 있다. 제2 반도체 장치(20)는 내부 회로(21)와 입출력 회로(22), 복수의 코일 패턴들(23, 24) 및 복수의 패드들(25, 26)을 포함할 수 있다.
일 실시예에서, 제1 반도체 장치(10)의 내부 회로(11)와 제2 반도체 장치(20)의 내부 회로(21)는 서로 다른 구조를 가질 수 있으며, 서로 다른 기능을 실행할 수 있다. 일례로, 제1 반도체 장치(10)가 애플리케이션 프로세서인 경우, 내부 회로(11)는 CPU, GPU, DSP, NPU, 메모리 인터페이스, 디스플레이 인터페이스, 전원 회로 등을 포함할 수 있다. 제2 반도체 장치(20)가 애플리케이션 프로세서와 연결되는 메모리 장치인 경우, 내부 회로(11)는 메모리 셀들이 배치되는 메모리 셀 어레이, 메모리 셀 어레이를 제어하는 주변 회로들을 포함할 수 있다.
제1 반도체 장치(10)와 제2 반도체 장치(20)는 복수의 코일 패턴들(13, 14, 23, 24)을 통해 신호를 주고받을 수 있다. 일례로, 복수의 코일 패턴들(13, 14, 23, 24)은 제1 반도체 장치(10)와 제2 반도체 장치(20) 내부의 배선 패턴들에 의해 제공되는 인덕터 회로일 수 있다. 제1 반도체 장치(10)와 제2 반도체 장치(20)는 서로 커플링되는 한 쌍의 코일 패턴들(13, 14, 23, 24) 사이의 전자기 유도 현상을 이용하여 신호를 주고받을 수 있다.
또한, 제1 반도체 장치(10)와 제2 반도체 장치(20)는 복수의 패드들(15, 16, 25, 26)을 통해서도 서로 신호를 주고받을 수 있다. 예를 들어, 제1 반도체 장치(10)와 제2 반도체 장치(20)는 서로 적층될 수 있으며, 제1 반도체 장치(10)에 포함되는 복수의 패드들(15, 16)은 제2 반도체 장치(20)에 포함되는 복수의 패드들(25, 26)과 비아 구조체들을 통해 서로 연결될 수 있다. 제1 반도체 장치(10)와 제2 반도체 장치(20)는 비아 구조체들을 통해 서로 신호를 주고받을 수 있다.
도 1에 도시한 일 실시예에서, 복수의 패드들(15, 16, 25, 26) 중 일부의 패드들(16, 26)는, 코일 패턴들(13, 14, 23, 24)의 중심에 배치될 수 있다. 일부의 패드들(16, 26)을 서로 연결하는 비아 구조체들은 코일 패턴들(13, 14, 23, 24)의 중심을 관통할 수 있다.
일부의 패드들(16, 26)은 다른 패드들(15, 26)과 마찬가지로 신호를 전달할 수 있다. 일 실시예에서, 제1 반도체 장치(10)가 애플리케이션 프로세서이고 제2 반도체 장치(20)는 메모리 장치인 경우, 제1 반도체 장치(10)는 제2 반도체 장치(20)에 데이터 신호, 시스템 클럭 신호, 데이터 스트로브 신호 등의 신호와 함께, 제2 반도체 장치(20)의 동작에 필요한 전원 전압을 전달할 수 있다. 일례로, 제1 반도체 장치(10)와 제2 반도체 장치(20)는 코일 패턴들(13, 14, 23, 24)을 통해 데이터 신호를 주고받을 수 있다. 한편, 제1 반도체 장치(10)는 코일 패턴들(13, 14, 23, 24)의 중심에 배치되는 일부의 패드들(16, 26)을 통해 제2 반도체 장치(20)에 전원 전압을 공급할 수 있다.
다만, 이는 하나의 실시예일 뿐이며, 코일 패턴들(13, 14, 23, 24)의 중심에 배치되는 일부의 패드들(16, 26)을 통해 전원 전압이 아닌 다른 신호들을 제1 반도체 장치(10)와 제2 반도체 장치(20)가 주고받을 수도 있다. 이와 같이, 본 발명의 일 실시예에서는, 코일 패턴들(13, 14, 23, 24)의 중심에 일부의 패드들(16, 26)을 배치하고 일부의 패드들(16, 26)을 비아 구조체들로 연결하여 신호 전송 경로로 이용할 수 있다. 따라서, 반도체 장치들(10, 20) 간의 신호 전달 경로를 효과적으로 확보할 수 있으며, 반도체 장치들(10, 20) 각각의 집적도를 개선할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 제1 반도체 장치(30)와 제2 반도체 장치(40)는 코일 패턴들(32, 42)에 흐르는 전류로 인한 전자기 유도 현상을 이용하여 서로 신호를 주고받을 수 있다. 도 2a와 도 2b에 도시한 실시예들에서는, 제1 반도체 장치(30)가 신호를 송신하고 제2 반도체 장치(40)가 신호를 수신하는 것으로 도시하였으나, 반대로 제2 반도체 장치(40)가 신호를 송신하고 제1 반도체 장치(30)가 신호를 수신할 수도 있음은 물론이다.
도 2a 및 도 2b를 참조하면, 제1 반도체 장치(30)에서 코일 패턴(32)에 송신 회로(31)가 연결되고, 제2 반도체 장치(40)에서 코일 패턴(42)에 수신 회로(41)가 연결될 수 있다. 도 2a를 참조하면, 송신 회로(31)는 제1 방향으로 흐르는 제1 전류(I1)를 코일 패턴(32)에 인가할 수 있다. 코일 패턴(32)에 제1 전류(I1)가 흐르면, 도 2a에 도시한 바와 같이 서로 커플링된 코일 패턴들(32, 42) 내에서 전자기 유도 현상이 발생하고, 제2 반도체 장치(40)의 코일 패턴(42)의 양단에 전압이 유도될 수 있다. 또한, 코일 패턴(42)에 제2 전류(I2)가 제1 방향으로 흐를 수 있다.
다음으로 도 2b를 참조하면, 송신 회로(31)는 제1 방향과 반대인 제2 방향으로 흐르는 제1 전류(I1)를 코일 패턴(32)에 인가할 수 있다. 일례로, 도 2a 및 도 2b에 도시한 실시예들에서, 제1 방향은 반시계 방향이고, 제2 방향은 시계 방향일 수 있다. 코일 패턴(32)에 제2 방향으로 제1 전류(I1)가 흐르면, 도 2b에 도시한 바와 같이 서로 커플링된 코일 패턴들(32, 42) 내에서 전자기 유도 현상이 발생하고, 제2 반도체 장치(40)의 코일 패턴(42)의 양단에 전압이 유도될 수 있다. 또한, 코일 패턴(42)에 제2 방향으로 흐르는 제2 전류(I2)가 유도될 수 있다.
제2 반도체 장치(40)의 수신 회로(41)는 코일 패턴(42)에 유도된 전압에 기초하여, 제1 반도체 장치(30)가 전송한 신호에 포함된 데이터를 판단할 수 있다. 일례로, 제1 반도체 장치(30)는, 데이터 `0`을 전송하고자 하는 경우, 코일 패턴(32)에서 제1 전류(I1)가 제1 방향으로 흐르도록, 코일 패턴(32)의 양단에 전압을 인가할 수 있다. 반대로, 데이터 `1`을 전송하고자 하는 경우, 제1 반도체 장치(30)는 코일 패턴(32)에서 제1 전류(I1)가 제2 방향으로 흐르도록 코일 패턴(32)의 양단에 전압을 인가할 수 있다.
제2 반도체 장치(40)의 코일 패턴(42)에 유도되는 전압은, 제1 반도체 장치(30)의 코일 패턴(32)에 흐르는 제1 전류(I1)의 방향에 따라 달라질 수 있다. 따라서, 제2 반도체 장치(40)의 수신 회로(41)는, 코일 패턴(42)에 유도된 전압에 기초하여, 제1 반도체 장치(30)가 전송한 신호에 포함된 데이터를 판단할 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면들이다.
먼저 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(50)는 내부 회로(51), 트랜스미터(Tx)와 리시버(Rx), 및 복수의 코일 패턴들(52, 53)을 포함할 수 있다. 복수의 코일 패턴들(52, 53)은 트랜스미터(Tx)의 출력단에 연결되는 제1 코일 패턴(52)과, 리시버(Rx)의 입력단에 연결되는 제2 코일 패턴(53)을 포함할 수 있다.
내부 회로(51)는 반도체 장치(50)의 기능을 구현하기 위한 복수의 회로들을 포함할 수 있다. 일례로, 반도체 장치(50)가 메모리 장치인 경우, 내부 회로(51)는 전원 회로, 디코더 회로, 페이지 버퍼, 메모리 셀 어레이 등을 포함할 수 있다. 반도체 장치(50)가 애플리케이션 프로세서인 경우, 내부 회로(51)는 코어, GPU, DSP, 메모리 컨트롤러, 전원 회로 등을 포함할 수 있다.
내부 회로(51)는 트랜스미터(Tx)와 제1 코일 패턴(52)을 통해 외부의 다른 반도체 장치로 신호를 출력할 수 있다. 내부 회로(51)는 트랜스미터(Tx)를 통해 제1 코일 패턴(52)에 흐르는 전류의 방향을 조절함으로써 원하는 신호를 출력할 수 있다. 제1 코일 패턴(52)에 흐르는 전류에 따라, 반도체 장치(50)와 인접한 다른 반도체 장치에 포함되는 코일 패턴에 유도 전압이 생성될 수 있다. 일 실시예에서, 다른 반도체 장치의 내부 회로는 유도 전압을 소정의 기준 전압과 비교하여 반도체 장치(50)가 출력한 신호를 수신할 수 있다.
또한, 내부 회로(51)는 리시버(Rx)와 제2 코일 패턴(53)을 통해 외부의 다른 반도체 장치로부터 신호를 수신할 수 있다. 외부의 다른 반도체 장치의 코일 패턴에 흐르는 전류로 인해, 제2 코일 패턴(53)에 유도 전압이 발생할 수 있다. 리시버(Rx)는 제2 코일 패턴(53)에 생성된 유도 전압을 소정의 기준 전압과 비교할 수 있으며, 내부 회로(51)는 다른 반도체 장치가 출력한 신호를 수신할 수 있다.
도 3에 도시한 일 실시예에서는 트랜스미터(Tx)에 제1 코일 패턴(52)이 연결되고, 리시버(Rx)에는 제2 코일 패턴(53)이 연결될 수 있다. 반면, 도 4에 도시한 일 실시예에 따른 반도체 장치(60)에서는, 트랜스미터(Tx)의 출력단과 리시버(Rx)의 입력단에 하나의 코일 패턴(62)이 연결될 수 있다. 따라서, 도 4에 도시한 일 실시예에서는, 코일 패턴(62)이 트랜스미터(Tx)와 리시버(Rx)에 동시에 연결되지 않도록, 반도체 장치(60)가 제1 스위치(SW1)와 제2 스위치(SW2)를 포함할 수 있다.
제1 스위치(SW1)는 트랜스미터(Tx)의 출력단과 코일 패턴(62) 사이에 연결되는 전송 스위치일 수 있다. 한편, 제2 스위치(SW2)는 리시버(Rx)의 입력단과 코일 패턴(62) 사이에 연결되는 수신 스위치일 수 있다. 제1 스위치(SW1)와 제2 스위치(SW2) 각각은, 내부 회로(61)에 의해 턴-온 및 턴-오프되며, 제1 스위치(SW1)와 제2 스위치(SW2)는 동시에 턴-온되지 않을 수 있다.
내부 회로(61)는, 다른 반도체 장치로 신호를 출력하고자 하는 경우, 제1 스위치(SW1)를 턴-온시키고 제2 스위치(SW2)를 턴-오프시켜 트랜스미터(Tx)의 출력단에 코일 패턴(62)을 연결할 수 있다. 반면, 다른 반도체 장치로부터 신호를 수신하는 경우, 내부 회로(61)는 제1 스위치(SW1)를 턴-오프시키고 제2 스위치(SW2)를 턴-온시켜 리시버(Rx)의 입력단에 코일 패턴(62)을 연결할 수 있다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 간단하게 나타낸 도면들이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 제1 반도체 장치(110)와 제2 반도체 장치(120)를 포함하며, 제1 반도체 장치(110)와 제2 반도체 장치(120)는 서로 적층될 수 있다. 제1 반도체 장치(110)와 제2 반도체 장치(120) 각각은 입출력 회로(111, 112, 121, 122) 및 제1 입출력 회로(111, 121)에 연결되는 코일 패턴(113, 123), 및 제2 입출력 회로(112, 122)에 연결되는 비아 구조체(130) 등을 포함할 수 있다.
제1 반도체 장치(110)와 제2 반도체 장치(120) 각각의 입출력 회로(111, 112, 121, 122)는, 트랜스미터와 리시버, 및 샘플링 회로 등을 포함할 수 있다. 한편, 코일 패턴(113, 123)은 제1 입출력 회로(111, 121)에 포함되는 트랜스미터의 출력단 및 리시버의 입력단에 연결될 수 있으며, 제1 반도체 장치(110)의 코일 패턴(113)은 제2 반도체 장치(120)의 코일 패턴(123)과 정렬될 수 있다.
따라서, 제1 반도체 장치(110)의 코일 패턴(113)에 흐르는 전류로 인해 제2 반도체 장치(120)의 코일 패턴(123)에 유도 전압이 생성될 수 있으며, 반대로 제2 반도체 장치(120)의 코일 패턴(123)에 흐르는 전류로 인해 제1 반도체 장치(110)의 코일 패턴(113)에 유도 전압이 생성될 수도 있다. 도 5에 도시한 일 실시예에서는, 코일 패턴(113, 123) 각각을 간단히 도시하였으나, 코일 패턴(113, 123)의 형상 및 턴 수 등은 도 5에 도시한 바와 달리 다양하게 변형될 수 있다.
도 5를 참조하면, 반도체 패키지(100)는 코일 패턴(113, 123)의 중심을 관통하는 비아 구조체(130)를 포함할 수 있다. 비아 구조체(130)는 제1 반도체 장치(110)와 제2 반도체 장치(120)가 적층되는 방향으로 연장될 수 있다. 또한 비아 구조체(130)는 제1 반도체 장치(110)와 제2 반도체 장치(120) 사이에서 신호 전송 경로를 제공할 수 있다. 다시 말해, 제1 반도체 장치(110)와 제2 반도체 장치(120)는 비아 구조체(130)를 통해 신호를 주고받을 수 있다. 일 실시예에서, 비아 구조체(130)는 제2 입출력 회로(112, 122)에 연결되며, 제2 입출력 회로(112, 122)에 포함되는 트랜스미터 및 리시버는 비아 구조체(130)를 통해 신호를 출력하거나 신호를 수신할 수 있다.
일례로, 비아 구조체(130)는 제1 반도체 장치(110)에 포함되는 반도체 기판을 관통하는 쓰루 실리콘 비아(Through Silicon Via, TSV)일 수 있다. 또한 비아 구조체(130)는 신호를 효율적으로 전달할 수 있도록 낮은 비저항을 갖는 물질로 형성될 수 있다. 도 5에 도시한 바와 같이, 코일 패턴(113, 123)의 중심을 관통하도록 비아 구조체(130)를 배치하고 비아 구조체(130)를 통해 제1 반도체 장치(110)와 제2 반도체 장치(120)가 신호를 주고받도록 설계함으로써, 제1 반도체 장치(110)와 제2 반도체 장치(120) 각각의 집적도를 개선할 수 있다.
일 실시예에서, 코일 패턴(113, 123)을 통해 전송되는 신호와, 비아 구조체(130)를 통해 전송되는 신호는 서로 다를 수 있다. 예를 들어, 제1 반도체 장치(110)와 제2 반도체 장치(120)는 코일 패턴(113, 123)을 통해 데이터 신호, 데이터 스트로브 신호 등을 주고받을 수 있으며, 비아 구조체(130)를 통해 전원 신호를 주고받을 수 있다. 다만, 이는 하나의 실시예일 뿐이며, 코일 패턴(113, 123)을 통해 전송되는 신호와, 비아 구조체(130)를 통해 전송되는 신호는 다양하게 변형될 수 있다.
다음으로 도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100A)는 제1 반도체 장치(110)와 제2 반도체 장치(120)를 포함하며, 제1 반도체 장치(110)와 제2 반도체 장치(120)는 서로 적층될 수 있다. 제1 반도체 장치(110)와 제2 반도체 장치(120) 각각은 입출력 회로(111, 112, 121, 122), 제1 입출력 회로(111, 121)에 연결되는 코일 패턴(113, 123), 및 제2 입출력 회로(112, 122)에 연결되는 복수의 비아 구조체들(141-144: 140) 등을 포함할 수 있다. 제1 입출력 회로(111, 121)와 코일 패턴(113, 123)의 동작에 의한 제1 반도체 장치(110)와 제2 반도체 장치(120)의 신호 송수신은 앞서 도 5를 참조하여 설명한 바를 참조하여 이해될 수 있을 것이다.
도 6을 참조하면, 반도체 패키지(100A)는, 코일 패턴(113, 123)의 중심을 관통하는 복수의 비아 구조체들(140)을 포함할 수 있다. 복수의 비아 구조체들(140)은 제2 입출력 회로(112, 122)에 연결되며, 제2 입출력 회로(112, 122)는 복수의 비아 구조체들(140)에 연결되는 복수의 트랜스미터들과 복수의 리시버들을 포함할 수 있다. 복수의 비아 구조체들(140) 각각은 일 방향을 따라 배열되거나, 또는 매트릭스 형태로 배열될 수도 있다. 복수의 비아 구조체들(140)은 서로 같은 단면적을 가질 수 있으며, 높은 도전성을 갖는 물질로 형성될 수 있다.
도 6에 도시한 일 실시예에서, 코일 패턴(113, 123)에 의해 둘러싸이며 서로 인접하는 복수의 비아 구조체들(140)은 같은 종류의 신호에 대한 전송 경로를 제공할 수 있다. 일례로, 복수의 비아 구조체들(140)은 복수의 데이터 신호들에 대한 전송 경로들을 제공할 수 있다. 또한 앞서 설명한 바와 같이, 제1 반도체 장치(110)와 제2 반도체 장치(120)가 코일 패턴(113, 123)을 통해 주고받는 신호는, 복수의 비아 구조체들(140)을 통해 주고받는 신호와 다를 수 있다.
한편, 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100B)는 서로 적층되는 제1 반도체 장치(110)와 제2 반도체 장치(120)를 포함하며, 제1 반도체 장치(110)와 제2 반도체 장치(120) 각각은 입출력 회로(111, 112, 121, 122), 제1 입출력 회로(111, 121)에 연결되는 코일 패턴(113, 123) 및 복수의 비아 구조체들(151-155: 150) 등을 포함할 수 있다. 제1 입출력 회로(111, 121)와 코일 패턴(112, 122)의 동작에 의한 신호 송수신은 앞서 도 5를 참조하여 설명한 바와 같을 수 있다.
도 7을 참조하면, 반도체 패키지(100A)는, 코일 패턴(113, 123)의 중심을 관통하는 복수의 비아 구조체들(150)을 포함할 수 있다. 복수의 비아 구조체들(150)은 서로 같은 단면적을 가질 수 있다.
도 7에 도시한 일 실시예에서, 복수의 비아 구조체들(150) 중 적어도 하나의 비아 구조체(155)는 나머지 비아 구조체들(151-154)과 다른 물질로 형성될 수 있다. 일례로, 적어도 하나의 비아 구조체(155)는 강자성(ferromagnetic) 특성을 갖는 제1 물질로 형성될 수 있으며, 나머지 비아 구조체들(151-154)은 제1 물질보다 낮은 비저항을 갖는 제2 물질로 형성될 수 있다. 따라서, 나머지 비아 구조체들(151-154)은 적어도 하나의 비아 구조체(155)보다 우수한 도전성을 가질 수 있다.
제1 반도체 장치(110)와 제2 반도체 장치(120)는 코일 패턴(113, 123) 및 나머지 비아 구조체들(151-154)을 통해 서로 신호를 주고받을 수 있다. 강자성 물질로 형성되는 적어도 하나의 비아 구조체(155)는, 나머지 비아 구조체들(151-154)과 달리 제2 입출력 회로(121, 122)에 연결되지 않을 수 있다. 강자성 물질로 형성되는 적어도 하나의 비아 구조체(155)가 코일 패턴(113, 123)의 중심을 관통하도록 배치되므로, 코일 패턴(113, 123)의 단면적 증가 없이 결합 계수(coupling coefficient)를 개선할 수 있다. 따라서, 제1 반도체 장치(110)와 제2 반도체 장치(120)의 집적도 저하 없이, 코일 패턴(113, 123)을 통한 신호 전송 효율을 향상시킬 수 있다.
도 7에 도시한 일 실시예에서는, 강자성 물질로 형성되는 적어도 하나의 비아 구조체(155)가, 나머지 비아 구조체들(151-154)의 사이에 배치될 수 있으며, 적어도 하나의 비아 구조체(155)의 양측에 나머지 비아 구조체들(151-154)이 같은 개수로 분산 배치될 수 있다. 다만, 이는 하나의 실시예일 뿐이며, 강자성 특성을 갖는 제1 물질로 형성되는 비아 구조체(155)와, 낮은 비저항을 갖는 제2 물질로 형성되는 비아 구조체들(151-154)의 배치 순서와 형태는 다양하게 변형될 수 있다. 또한, 실시예들에 따라, 강자성 특성을 갖는 비아 구조체(155)의 개수 역시 달라질 수 있다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100C)는 서로 적층되는 제1 반도체 장치(110)와 제2 반도체 장치(120)를 포함할 수 있다. 제1 반도체 장치(110)와 제2 반도체 장치(120) 각각은 입출력 회로(111, 112, 121, 122), 제1 입출력 회로(111, 121)에 연결되는 코일 패턴(113, 123)을 포함하며, 코일 패턴(113, 123)을 통한 제1 반도체 장치(110)와 제2 반도체 장치(120)의 신호 송수신은 앞서 설명한 바와 같을 수 있다.
도 8을 참조하면, 반도체 패키지(100C)는, 코일 패턴(111, 121)의 중심을 관통하는 복수의 비아 구조체들(161-165: 160)을 포함할 수 있다. 도 7을 참조하여 설명한 바와 마찬가지로, 복수의 비아 구조체들(150) 중 적어도 하나의 비아 구조체(165)는 강자성(ferromagnetic) 특성을 갖는 제1 물질로 형성될 수 있으며, 나머지 비아 구조체들(151-154)은 도전성이 우수한 제2 물질로 형성될 수 있다. 제2 물질로 형성되는 나머지 비아 구조체들(151-154)은 제2 입출력 회로(112, 122)에 연결될 수 있다.
도 8에 도시한 일 실시예에서는, 제1 물질로 형성되는 적어도 하나의 비아 구조체(165)가 나머지 비아 구조체들(161-164)에 비해 상대적으로 큰 단면적을 가질 수 있다. 따라서, 코일 패턴(113, 123)의 결합 계수를 더 크게 증가시킬 수 있으며, 코일 패턴(113, 123)을 통한 신호 전송 효율을 더 크게 향상시킬 수 있다.
한편, 도 9에 도시한 일 실시예에 따른 반도체 패키지(100D)에서는, 복수의 비아 구조체들(171-175: 170) 중에서 강자성 물질로 형성되는 비아 구조체(175)가, 높은 도전성을 갖는 물질로 형성되는 나머지 비아 구조체들(171-174)에 비해 작은 단면적을 가질 수 있다. 따라서, 코일 패턴(113, 123)의 내부에 형성되는 영역에 가능한 많은 개수의 비아 구조체들(171-174)을 배치하여 신호 전송 경로로 활용할 수 있으며, 제1 반도체 장치(110)와 제2 반도체 장치(120) 각각의 집적도를 개선할 수 있다.
도 5 내지 도 9를 참조하여 설명한 바와 같이, 제1 반도체 장치(110)와 제2 반도체 장치(120)는 코일 패턴(113, 123)을 통해 신호를 전송함은 물론, 코일 패턴(113, 123)의 중심을 관통하도록 배치되는 비아 구조체들(130, 140, 150, 160, 170)을 통해서도 서로 신호를 주고받을 수 있다. 일례로, 비아 구조체들(130, 140, 150, 160, 170)을 통해 제1 반도체 장치(110)와 제2 반도체 장치(120) 사이에서 전원 신호가 전달되거나, 또는 전원 신호와 다른 신호가 전달될 수 있다. 이하, 도 10을 함께 참조하여 더욱 상세히 설명하기로 한다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 10에 도시한 일 실시예에서 반도체 장치는 다른 반도체 장치와 데이터 스트로브 신호(DQS) 및 데이터 신호들(DQ0-DQ3)을 주고받을 수 있다. 설명의 편의를 위하여 도 6을 함께 참조하면, 제1 반도체 장치(110)는 메모리 장치일 수 있으며, 제2 반도체 장치(120)는 메모리 장치에 대한 호스트일 수 있다. 제2 반도체 장치(120)는 데이터 스트로브 신호(DQS)를 제1 반도체 장치(110)에 전송하고, 제1 반도체 장치(110)와 데이터 신호들(DQ0-DQ3)을 주고받을 수 있다. 일 실시예에서, 제1 반도체 장치(110)는 제2 반도체 장치(120)로부터 수신하는 데이터 스트로브 신호(DQS)의 상승 엣지 및/또는 하강 엣지에서 제2 반도체 장치(120)로부터 수신하는 데이터 신호들(DQ0-DQ3)을 샘플링할 수 있다.
일례로, 도 6 및 도 10을 함께 참조하면, 데이터 스트로브 신호(DQS)는 코일 패턴(112, 122) 사이의 전자기 유도 현상에 의해 제2 반도체 장치(120)에서 제1 반도체 장치(110)로 전송될 수 있다. 한편, 데이터 신호들(DQ0-DQ3)의 전송 경로는 비아 구조체들(140)에 의해 제공될 수 있다. 일례로, 제1 비아 구조체(141)는 제1 데이터 신호(DQ0)의 전송 경로를 제공하고, 제2 비아 구조체(142)는 제2 데이터 신호(DQ1)의 전송 경로를 제공하며, 제3 비아 구조체(143)는 제3 데이터 신호(DQ2)의 전송 경로를 제공하고, 제4 비아 구조체(144)는 제3 데이터 신호(DQ3)의 전송 경로를 제공할 수 있다.
비아 구조체들(140)은 일반적으로 복수의 반도체 장치들 사이를 연결하는 전송 경로와 같이 데이터 신호들(DQ0-DQ3)에 각각 할당될 수 있다. 제2 반도체 장치(120)는 코일 패턴(112, 122)을 통해 데이터 스트로브 신호(DQS)를 제1 반도체 장치(110)로 전송함과 동시에, 비아 구조체들(140)을 통해 도 10에 도시한 바와 같이 데이터 신호들(DQ0-DQ3)을 제1 반도체 장치(110)로 전송할 수 있다. 제1 반도체 장치(110)는 비아 구조체들(140)과 연결되는 입력단을 리시버, 및 데이터 스트로브 신호(DQS)에 동기화되어 동작하는 샘플링 회로를 포함할 수 있다. 리시버의 출력단은 샘플링 회로의 입력단에 연결되며, 샘플링 회로는 데이터 스트로브 신호(DQS)의 상승 엣지 및/또는 하강 엣지에서 데이터 신호들(DQ0-DQ3)을 샘플링할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(200)는 복수의 입출력 회로들(210, 220), 복수의 코일 패턴들(230) 및 복수의 비아 구조체들(240) 등을 포함할 수 있다. 복수의 입출력 회로들(210, 220) 중 일부의 입출력 회로들(210)은 코일 패턴들(230)과 연결되며, 나머지 입출력 회로들(220)은 비아 구조체들(240)과 연결될 수 있다. 입출력 회로들(210, 220)은 배선 패턴들(215, 225)을 통해 코일 패턴들(230) 및 비아 구조체들(240)에 연결될 수 있다.
입출력 회로들(210, 220) 각각은 트랜스미터와 리시버 중 적어도 하나를 포함할 수 있다. 일례로, 반도체 장치(200)가 메모리 장치인 경우, 데이터 신호를 처리하는 입출력 회로는 외부의 다른 반도체 장치와 데이터 신호를 주고받을 수 있도록 트랜스미터와 리시버를 모두 포함할 수 있다. 반면, 데이터 스트로브 신호 또는 클럭 신호를 처리하는 입출력 신호는, 외부의 다른 반도체 장치로부터 데이터 스트로브 신호 또는 클럭 신호를 수신하는 리시버만을 포함할 수도 있다.
도 11에 도시한 일 실시예에서는, 복수의 코일 패턴들(230)과 복수의 비아 구조체들(240)이 반도체 장치(200)의 중앙에 배치될 수 있다. 다만 이는 하나의 실시예일 뿐이며, 복수의 코일 패턴들(230)과 복수의 비아 구조체들(240)이 반도체 장치(200)의 가장자리에 인접하도록 배치되거나, 또는 반도체 장치(200)의 중앙 및 가장자리에 분산 배치될 수도 있다.
또한, 복수의 코일 패턴들(230) 각각은, 복수의 비아 구조체들(240) 각각을 둘러싸도록 배치될 수 있다. 다시 말해, 복수의 코일 패턴들(230)의 중심에 형성되는 영역에 복수의 비아 구조체들(240)이 배치될 수 있다. 복수의 코일 패턴들(230) 각각이, 복수의 비아 구조체들(240) 각각을 둘러싸도록 배치하고, 코일 패턴들(230)과 비아 구조체들(240)을 통해 신호를 주고받음으로써, 반도체 장치(200)의 제한된 면적에 많은 신호를 주고받을 수 있는 입출력 경로를 배치하고, 집적도를 개선할 수 있다.
앞서 설명한 바와 같이, 코일 패턴들(230)은 다른 반도체 장치에 포함되는 코일 패턴들과 정렬될 수 있다. 일례로, 반도체 장치(200)는 다른 반도체 장치와 적층될 수 있으며, 따라서 코일 패턴들(230)이 적층 방향에서 다른 반도체 장치의 코일 패턴들과 중첩될 수 있다. 코일 패턴들(230)에 연결된 입출력 회로들(210)은 코일 패턴들(230) 각각에 흐르는 전류의 방향을 조절하여 다른 반도체 장치의 코일 패턴에 유도되는 유도 전압의 극성을 바꾸는 방식으로, 신호를 출력할 수 있다. 또한 코일 패턴들(230) 각각에 유도되는 유도 전압의 극성에 따라, 입출력 회로들(210)이 신호를 수신할 수 있다.
복수의 비아 구조체들(240) 중 적어도 하나는 반도체 장치(200)에 포함되는 반도체 기판을 관통하는 쓰루 실리콘 비아일 수 있다. 따라서, 복수의 비아 구조체들(240)은 반도체 장치(200)에 포함되는 소자 영역 및 배선 영역에 걸쳐서 형성될 수 있다. 한편, 복수의 코일 패턴들(230)은 배선 영역에 형성되는 복수의 배선 패턴들 중 일부에 의해 제공될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(300)는 소자 영역(301)과 배선 영역(302)을 포함할 수 있다. 소자 영역(TRA)은 반도체 기판(305) 및 반도체 기판(305)에 형성되는 복수의 소자들(310)을 포함할 수 있다. 한편, 배선 영역(302)은 반도체 기판(305) 위에 형성되는 복수의 층간 절연층들(320), 및 복수의 층간 절연층들(320)에 의해 커버되는 복수의 배선 패턴들(330) 등을 포함할 수 있다.
복수의 소자들(310)은 반도체 기판(305)에 형성되는 트랜지스터들을 포함할 수 있다. 일례로 복수의 소자들(310) 각각은, 소스/드레인 영역(311), 및 게이트 구조체(315)를 포함할 수 있다. 게이트 구조체(315)는 게이트 절연층(312), 게이트 전극층(313), 게이트 스페이서(314) 등을 포함할 수 있다. 소스/드레인 영역(311)과 게이트 구조체(315)에는 컨택(CNT)이 연결되며, 컨택(CNT)은 복수의 배선 패턴들(330) 중 적어도 하나와 연결될 수 있다.
복수의 배선 패턴들(330)은 복수의 배선층들에 나눠서 배치될 수 있으며, 배선층들의 개수는 다양하게 변형될 수 있다. 일례로, 최하단 배선층에 배치되는 배선 패턴들(330)은 컨택(CNT)을 통해 복수의 소자들(310)과 연결될 수 있다. 복수의 배선 패턴들(330) 각각의 두께와 폭은, 배선층들에 따라 다를 수 있다. 예를 들어, 최상단 배선층에 배치되는 배선 패턴들(330)의 두께와 폭은, 최하단 배선층에 배치되는 배선 패턴들(330)의 두께와 폭보다 클 수 있다.
배선 영역(302)은 최상단 배선층 위에 배치되는 패시베이션 층(340)을 포함하며, 최상단 배선층에 배치되는 배선 패턴들(330) 중 적어도 일부는 패시베이션 층(340)에 의해 외부로 노출되어 패드들(345)을 제공할 수 있다. 도 12에 도시한 일 실시예에서는 패드들(345)이 반도체 장치(300)의 가장자리에 배치되는 것으로 도시하였으나, 이와 달리 패드들(345)은 반도체 장치(300)의 중앙에 배치될 수도 있다.
한편, 복수의 배선 패턴들(330) 중에서 일부는 코일 패턴(335)을 제공할 수 있다. 코일 패턴(335)은 반도체 장치(300)가 외부의 다른 반도체 장치와 신호를 주고받기 위한 목적으로 제공되는 패턴일 수 있다. 코일 패턴(335)은, 반도체 장치(300)가 다른 반도체 장치와 적층되어 패키징될 때, 다른 반도체 장치에 포함되는 코일 패턴과 중첩되도록 배치될 수 있다.
코일 패턴(335)이 다른 반도체 장치의 코일 패턴과 신호를 효율적으로 주고받기 위해서는, 코일 패턴(335)의 인덕턴스, 및 다른 반도체 장치의 코일 패턴 사이의 결합 계수를 증가시킬 필요가 있다. 도 12에 도시한 일 실시예에서는, 상대적으로 큰 폭과 두께로 형성되는 최상단 배선층의 배선 패턴들(330) 중 일부를 이용하여 코일 패턴(335)을 형성함으로써, 코일 패턴(335)의 인덕턴스를 증가시킬 수 있다. 한편, 코일 패턴(335)과 연결되는 반도체 소자(310)는, 코일 패턴(335)을 통해 송수신되는 신호를 처리하는 입출력 회로에 포함되는 소자일 수 있다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 간단하게 나타낸 도면들이다.
먼저 도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(400)는 패키지 기판(405), 및 패키지 기판(405) 상에 적층되는 복수의 반도체 장치들(410)을 포함할 수 있다. 복수의 반도체 장치들(410) 각각은 집적회로 칩일 수 있으며, 일부 영역에 배치되는 복수의 코일 패턴들(411) 및 복수의 비아 구조체들(412)을 포함할 수 있다.
도 13에 도시한 일 실시예에서는 복수의 코일 패턴들(411) 및 복수의 비아 구조체들(412)이 복수의 반도체 장치들(410) 각각의 중앙에 모여 배치되는 것으로 도시하였으나, 이와 달리 복수의 반도체 장치들(410) 각각의 가장자리에 인접하도록 복수의 코일 패턴들(411) 및 복수의 비아 구조체들(412)이 배치될 수도 있다. 복수의 코일 패턴들(411)과 복수의 비아 구조체들(412)은 복수의 반도체 장치들(410) 사이에서 신호의 전송 경로들을 제공할 수 있다.
복수의 반도체 장치들(410) 각각은 반도체 기판 및 반도체 기판에 형성되는 반도체 소자들이 배치되는 소자 영역, 및 소자 영역 위에 배치되며 반도체 소자들에 연결되는 복수의 배선 패턴들이 배치되는 배선 영역을 포함할 수 있다. 복수의 코일 패턴들(411)은 배선 영역에서 복수의 배선 패턴들 중 일부에 의해 제공될 수 있다. 복수의 반도체 장치들(410)이 서로 적층되면, 서로 다른 반도체 장치들(410)에서 배선 영역에 배치되는 복수의 코일 패턴들(411)이 서로 정렬되어 중첩될 수 있다.
복수의 비아 구조체들(412)은 배선 영역으로부터 소자 영역까지 연장될 수 있으며, 반도체 기판을 관통하는 쓰루 실리콘 비아일 수 있다. 복수의 반도체 장치들(410)이 적층되는 방향에서, 서로 다른 반도체 장치들(410)에서 같은 위치에 배치되는 비아 구조체들(412)이 서로 연결될 수 있다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(500)는 패키지 기판(505), 및 패키지 기판(505) 상에 적층되는 복수의 반도체 장치들(510, 520) 등을 포함할 수 있다. 패키지 기판(505)은 하면에 형성되는 복수의 범프들(503)을 포함하며, 복수의 범프들(503)을 통해 다른 반도체 패키지와 전기적으로 연결될 수 있다.
복수의 반도체 장치들(510, 520)은 제1 반도체 장치(510)와 제2 반도체 장치(520)를 포함하며, 제1 반도체 장치(510)는 제1 소자 영역(511)과 제1 배선 영역(512)을 포함할 수 있다. 한편, 제2 반도체 장치(520)는 제2 소자 영역(521) 및 제2 배선 영역(522)을 포함할 수 있다.
한편, 제1 반도체 장치(510)는 제1 코일 패턴들(515) 및 제1 비아 구조체들(516)을 포함할 수 있으며, 제2 반도체 장치(520)는 제2 코일 패턴들(525) 및 제2 비아 구조체들(526)을 포함할 수 있다. 도 14에 도시한 바와 같이, 제1 비아 구조체들(516)과 제2 비아 구조체들(526)은, 제1 반도체 장치(510)와 제2 반도체 장치(520) 사이에 형성되는 마이크로 범프들(535)을 통해 서로 연결될 수 있다. 또한 제2 비아 구조체들(526)은 제2 반도체 장치(520)와 패키지 기판(505) 사이에 형성되는 마이크로 범프들(535)을 통해 패키지 기판(505)과 연결될 수 있다. 제1 반도체 장치(510)와 제2 반도체 장치(520) 사이, 및 제2 반도체 장치(520)와 패키지 기판(505) 사이에는 마이크로 범프들(535)을 외부 충격 등으로부터 보호하기 위한 보호층(530)이 더 배치될 수 있다.
도 14를 참조하면, 제1 비아 구조체들(516)과 제2 비아 구조체들(526) 각각은 소자 영역(511, 521)과 배선 영역(512, 522)에 걸쳐서 형성되며, 따라서 소자 영역(511, 521)에 포함되는 반도체 기판을 관통할 수 있다. 또한, 제1 비아 구조체들(516)은 제1 코일 패턴들(515)에 의해 둘러싸일 수 있으며, 제2 비아 구조체들(526)은 제2 코일 패턴들(525)에 의해 둘러싸일 수 있다.
제1 비아 구조체들(516)과 제2 비아 구조체들(526) 중 적어도 일부는, 신호가 실제로 전송되는 신호 전송 경로를 제공할 수 있다. 신호 전송 경로를 제공하는 일부의 제1 비아 구조체들(516)과 제2 비아 구조체들(526)은, 배선 영역(512, 522)을 통해 소자 영역(511, 521)에 배치되는 반도체 소자들 중 적어도 하나와 연결될 수 있다.
일례로, 제1 코일 패턴들(515)과 제2 코일 패턴들(525)은 제1 반도체 장치(510)와 제2 반도체 장치(520)가 데이터 신호, 클럭 신호들을 주고 받기 위한 신호 전송 경로를 제공할 수 있다. 한편, 제1 비아 구조체들(516)과 제2 비아 구조체들(526) 중 적어도 하나는 제1 반도체 장치(510)와 제2 반도체 장치(520) 사이에서 전원 전압이 전송되는 전원 전송 경로를 제공할 수 있다. 예를 들어, 패키지 기판(505)이 외부에서 공급받는 전원 전압이, 제1 비아 구조체들(516)과 제2 비아 구조체들(526) 중 적어도 하나를 통해 제1 반도체 장치(510)와 제2 반도체 장치(520)로 입력될 수 있다. 또한, 실시예들에 따라, 제1 비아 구조체들(516)과 제2 비아 구조체들(526) 중 일부는, 코일 패턴들(515, 525)과 다른 신호의 전송 경로를 제공할 수도 있다.
도 14에 도시한 일 실시예에서는, 코일 패턴들(515, 525) 각각의 중심에 비아 구조체들(516, 526)이 하나씩 배치되는 것으로 도시하였으나, 이와 달리 코일 패턴들(515, 525) 각각의 중심에 둘 이상의 비아 구조체들(516, 526)이 배치될 수도 있다. 일 실시에에서, 비아 구조체들(516, 526) 각각의 단면적, 코일 패턴들(515, 525) 각각의 중심에 형성되는 공간 등에 따라, 코일 패턴들(515, 525)과 비아 구조체들(516, 526)의 배치 형태가 다양하게 변형될 수 있다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 반도체 장치들에 포함되는 코일 패턴들을 간단하게 나타낸 도면들이다.
먼저 도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치들에 포함되는 코일 패턴들(600)은, 제1 코일 패턴(610)과 제2 코일 패턴(620)을 포함할 수 있다. 제1 코일 패턴(610)은 제1 반도체 장치에 포함되고, 제2 코일 패턴(620)은 제1 반도체 장치와 적층되는 제2 반도체 장치에 포함될 수 있다. 제1 코일 패턴(610)과 제2 코일 패턴(620)은 서로 평행하게 배치되며, 서로 중첩될 수 있다.
제1 코일 패턴(610)과 제2 코일 패턴(620)은 같은 구조를 가질 수 있다. 일례로, 제1 코일 패턴(610)은 코일부(611)와 제1 인출선(612) 및 제2 인출선(613) 등을 포함할 수 있다. 제2 코일 패턴(620)은 코일부(621)와 제1 인출선(622) 및 제2 인출선(623)을 포함할 수 있다. 제1 코일 패턴(610)과 제2 코일 패턴(620) 각각에서, 제1 인출선(612, 622)과 제2 인출선(613, 623) 중 하나는 코일부(611)와 같은 높이에 배치되고, 다른 하나는 코일부(611)와 다른 높이에 배치될 수 있다. 도 15에 도시한 일 실시예에서는, 제1 코일 패턴(610)의 코일부(611)와 제2 코일 패턴(620)의 코일부(621)가 같은 턴 수를 가질 수 있다.
제1 코일 패턴(610)의 제1 인출선(612)과 제2 인출선(613)은 제1 반도체 장치의 입출력 회로와 연결될 수 있다. 마찬가지로, 제2 코일 패턴(620)의 제1 인출선(622)과 제2 인출선(623)은 제2 반도체 장치의 입출력 회로와 연결될 수 있다. 제1 반도체 장치에서 제2 반도체 장치로 신호가 전송되는 경우, 제1 인출선(612)과 제2 인출선(613) 각각에 인가되는 전압에 따라 제1 코일 패턴(610)에 흐르는 전류의 방향이 바뀔 수 있으며, 그로부터 제2 코일 패턴(620)에 유도되는 유도 전압의 극성이 바뀔 수 있다. 유도 전압의 극성에 따라 제2 반도체 장치는 제1 반도체 장치로부터 수신한 신호의 데이터를 판단할 수 있다.
한편, 비아 구조체(630)는 제1 코일 패턴(610)의 코일부(611)의 중심과, 제2 코일 패턴(620)의 코일부(621)의 중심을 관통할 수 있다. 앞서 설명한 바와 같이, 비아 구조체(630)는 제1 코일 패턴(610) 및 제2 코일 패턴(620)의 전자기 유도를 이용하여 송수신되는 신호와 다른 신호의 전송 경로를 제공할 수 있다. 일례로, 비아 구조체(630)는 제1 코일 패턴(610)과 제2 코일 패턴(620) 사이의 결합 계수를 높일 수 있도록, 강자성 특성을 갖는 물질로 형성될 수도 있다.
다음으로 도 16을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치들에 포함되는 코일 패턴들(600A)은, 제1 코일 패턴(610A)과 제2 코일 패턴(620A)을 포함할 수 있다. 제1 코일 패턴(610A)과 제2 코일 패턴(620A) 각각의 구조는 앞서 도 15를 참조하여 설명한 바와 유사하며, 비아 구조체(630A)는 제1 코일 패턴(610A)과 제2 코일 패턴(620A)의 중심을 관통할 수 있다.
다만 도 16에 도시한 일 실시예에서는, 제1 코일 패턴(610A)의 턴 수가 제2 코일 패턴(620A)의 턴 수와 다를 수 있다. 도 16을 참조하면, 제1 코일 패턴(610A)의 턴 수가 제2 코일 패턴(620A)의 턴 수보다 클 수 있다. 다만 이는 하나의 실시예일 뿐이며, 제2 코일 패턴(620A)의 턴 수가 제1 코일 패턴(610A)의 턴 수보다 클 수도 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치들의 동작을 설명하기 위해 제공되는 도면이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(700)는 제1 반도체 장치(710)와 제2 반도체 장치(720)를 포함할 수 있다. 제1 반도체 장치(710)는 제1 코일 패턴(711)과 제2 코일 패턴(712), 내부 회로(713), 제1 입출력 회로(714)와 제2 입출력 회로(715) 등을 포함할 수 있다. 제1 코일 패턴(711)은 제1 트랜스미터(Tx1)를 통해 내부 회로(713)와 연결되고, 제2 코일 패턴(712)은 제1 리시버(Rx1)를 통해 내부 회로(713)와 연결될 수 있다.
제2 반도체 장치(720)는 제1 반도체 장치(710)와 유사한 구조를 가질 수 있다. 제2 반도체 장치(720)는 제1 코일 패턴(721), 제2 코일 패턴(722), 내부 회로(723), 제1 입출력 회로(724), 및 제2 입출력 회로(725) 등을 포함할 수 있다. 제1 코일 패턴(721)은 제2 리시버(Rx2)를 통해 내부 회로(723)에 연결되며, 제2 코일 패턴(722)은 제2 트랜스미터(Tx2)를 통해 내부 회로(723)에 연결될 수 있다. 일 실시예에서, 제1 반도체 장치(710)와 제2 반도체 장치(720)가 같은 종류의 반도체 장치인 경우, 제1 반도체 장치(710)의 내부 회로(713)는 제2 반도체 장치(720)의 내부 회로(723)와 같을 수 있다.
도 17을 참조하면, 제1 반도체 장치(710)의 제1 코일 패턴(711)은 제2 반도체 장치(720)의 제1 코일 패턴(721)과 커플링되며, 제1 반도체 장치(710)의 제2 코일 패턴(712)은 제2 반도체 장치(720)의 제2 코일 패턴(722)과 커플링될 수 있다. 제1 반도체 장치(710)와 제2 반도체 장치(720)가 적층되면, 제1 코일 패턴들(711, 721)이 서로 중첩되며, 제2 코일 패턴들(712, 722)이 서로 중첩될 수 있다.
제1 반도체 장치(710)의 내부 회로(713)는 제1 트랜스미터(Tx1)를 통해 제1 코일 패턴(711)에 흐르는 전류의 방향을 조절할 수 있으며, 그로부터 제2 반도체 장치(720)의 제1 코일 패턴(721)에 유도되는 유도 전압의 극성이 달라질 수 있다. 제2 반도체 장치(720)의 제2 리시버(Rx2)는 제1 코일 패턴(721)의 유도 전압을 기준 전압과 비교할 수 있으며, 내부 회로(723)는 제2 리시버(Rx2)의 출력에 기초하여 제1 반도체 장치(710)가 제1 트랜스미터(Tx1)로 전송하고자 한 데이터를 수신할 수 있다.
마찬가지로, 제2 반도체 장치(720)의 내부 회로(723)는 제2 트랜스미터(Tx2)를 통해 제2 코일 패턴(722)에 흐르는 전류의 방향을 조절할 수 있으며, 그로부터 제1 반도체 장치(710)의 제2 코일 패턴(712)에 유도되는 유도 전압의 극성이 달라질 수 있다. 제1 반도체 장치(710)의 제1 리시버(Rx1)는 제2 코일 패턴(712)의 유도 전압을 기준 전압과 비교할 수 있으며, 내부 회로(713)는 제1 리시버(Rx1)의 출력에 기초하여 제2 반도체 장치(720)가 제2 트랜스미터(Tx2)로 전송하고자 한 데이터를 수신할 수 있다.
한편, 제1 코일 패턴들(711, 721)의 중심에는 제1 비아 구조체(701)가 배치되고, 제2 코일 패턴들(712, 722)의 중심에는 제2 비아 구조체(702)가 배치될 수 있다. 제1 비아 구조체(701)는 제1 반도체 장치(710)의 제1 입출력 회로(714) 및 제2 반도체 장치(720)의 제1 입출력 회로(724)에 연결될 수 있다. 제2 비아 구조체(702)는 제1 반도체 장치(710)의 제2 입출력 회로(715) 및 제2 반도체 장치(720)의 제2 입출력 회로(725)에 연결될 수 있다. 실시예에 따라, 도 17에 도시한 바와 달리 제1 코일 패턴들(711, 721)의 중심과 제2 코일 패턴들(712, 722)의 중심 각각에 복수의 비아 구조체들이 배치될 수도 있다.
제1 비아 구조체(701)와 제2 비아 구조체(702) 각각은, 제1 코일 패턴들(711, 721) 및 제2 코일 패턴들(712, 722)과 다른 신호에 대한 전송 경로를 제공할 수 있다. 일례로, 제1 반도체 장치(710)가 호스트로 동작하는 반도체 장치이고 제2 반도체 장치(720)는 DRAM 등의 메모리 장치인 경우, 제1 반도체 장치(710)는 제1 코일 패턴(711)을 통해 제2 반도체 장치(720)로 데이터 신호를 출력하고, 제2 코일 패턴(712)을 통해 제2 반도체 장치(720)로부터 데이터 신호를 수신할 수 있다. 또한, 제2 반도체 장치(720)는 제1 비아 구조체(701)와 제2 비아 구조체(702)를 통해 제1 반도체 장치(710)로부터 전원 전압을 수신하여 동작할 수 있다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 반도체 패키지를 간단하게 나타낸 도면들이다.
먼저 도 18을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(800)는 패키지 기판(805), 및 패키지 기판(805) 상에 적층되는 복수의 반도체 장치들(810-850) 등을 포함할 수 있다. 패키지 기판(805)은 하면에 형성되는 복수의 범프들(503)을 통해 시스템 기판 등에 실장될 수 있으며, 다른 반도체 패키지와 전기적으로 연결될 수 있다.
복수의 반도체 장치들(810-850) 중 적어도 하나는 다른 반도체 장치들과 다를 수 있다. 도 18에 도시한 일 실시예에서, 제1 내지 제4 반도체 장치들(810-840)은 같은 종류의 반도체 장치일 수 있으며, 제5 반도체 장치(850)는 제1 내지 제4 반도체 장치들(810-840)과 다른 종류의 반도체 장치일 수 있다. 일례로, 제1 내지 제4 반도체 장치들(810-840) 각각은 메모리 칩들일 수 있으며, 제5 반도체 장치(850)는 메모리 칩들을 제어하는 컨트롤러 칩일 수 있다.
제5 반도체 장치(850)는 복수의 마이크로 범프들(853)을 통해 패키지 기판(805) 상에 실장될 수 있다. 실시예에 따라, 제5 반도체 장치(850)와 패키지 기판(805) 사이에는 인터포저(interposer) 기판이 배치될 수도 있다.
제1 내지 제4 반도체 장치들(810-840)은 같은 용량을 갖는 메모리 장치들로 구현될 수 있으며, 같은 구조를 가질 수 있다. 제1 반도체 장치(810)를 예시로 참조하면, 제1 반도체 장치(810)는 소자 영역(811)과 배선 영역(812)을 포함하며, 배선 영역(812)에는 복수의 코일 패턴들(815)이 형성될 수 있다. 또한, 제1 반도체 장치(810)는 소자 영역(811)과 배선 영역(812)을 관통하는 복수의 비아 구조체들(816)을 포함할 수 있다. 제1 반도체 장치(810)의 복수의 비아 구조체들(816)은 하면에서, 복수의 마이크로 범프들(813)을 통해 제2 반도체 장치(820)의 복수의 비아 구조체들(826)과 연결될 수 있다. 복수의 반도체 장치들(810-850) 사이에는 마이크로 범프들(813, 823, 833, 843)을 보호하기 위한 보호층(870)이 형성될 수 있다.
제1 내지 제4 반도체 장치들(810-840) 중에서 패키지 기판(805)에 가장 가까이 배치되는 제4 반도체 장치(840)의 비아 구조체들(846)은, 제5 반도체 장치(850)의 비아 구조체들(856)과 연결될 수 있다. 제5 반도체 장치(850)의 비아 구조체들(856)은 복수의 마이크로 범프들(853) 중 일부를 통해 패키지 기판(805)과 연결될 수 있다. 또한, 제5 반도체 장치(850)의 비아 구조체들(856) 중 적어도 일부는 제5 반도체 장치(850) 내부의 반도체 소자와 연결될 수도 있다.
복수의 반도체 장치들(810-850) 각각에서, 복수의 비아 구조체들(816, 826, 836, 846, 856)은, 복수의 코일 패턴들(815, 825, 835, 845, 855)에 의해 둘러싸일 수 있다. 앞서 설명한 바와 같이, 복수의 반도체 장치들(810-850)은, 복수의 코일 패턴들(815, 825, 835, 845, 855) 및 복수의 비아 구조체들(816, 826, 836, 846, 856)을 통해 신호를 서로 주고받을 수 있다. 따라서, 복수의 반도체 장치들(810-850) 사이의 신호 전송 경로를 제한된 면적에 최대한 많이 배치할 수 있으며, 반도체 패키지(800)의 집적도를 개선할 수 있다.
다음으로 도 19를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(900)는 제1 반도체 장치(910)와 제2 반도체 장치(920)를 포함할 수 있다. 반도체 패키지(900)에 포함되는 반도체 장치들(910, 920) 각각의 구조는 앞서 도 18을 참조하여 설명한 바와 유사할 수 있다. 제1 반도체 장치(910)를 예시로 참조하면, 소자 영역(911)과 배선 영역(912)을 포함하며, 배선 영역(912)에는 복수의 코일 패턴들(915)이 배치될 수 있다. 또한 제1 반도체 장치(910)는 복수의 코일 패턴들(915)을 관통하는 복수의 비아 구조체들(916)을 포함할 수 있다.
다만, 도 19에 도시한 일 실시예에서는, 제1 반도체 장치(910)의 배선 영역(912)과 제2 반도체 장치(920)의 배선 영역(922)이 서로 인접하도록, 제1 반도체 장치(910)와 제2 반도체 장치(920)가 적층될 수 있다. 다시 말해, 소자 영역들(911, 921) 사이에 배선 영역들(912, 922)이 배치될 수 있다. 서로 인접하는 배선 영역들(912, 922) 사이에서 복수의 비아 구조체들(916, 926)은 복수의 마이크로 범프들(935)을 통해 서로 연결될 수 있다. 복수의 마이크로 범프들(935)을 외부 충격 등으로부터 보호하기 위해, 배선 영역들(912, 922) 사이에는 보호층(930)이 삽입될 수 있다.
또한 도 19를 참조하면, 복수의 코일 패턴들(915, 925)을 관통하는 복수의 비아 구조체들(916, 926)이 소자 영역들(911, 921)까지 연장되지 않을 수 있다. 반도체 기판을 포함하는 소자 영역들(911, 921) 사이에 배선 영역들(912, 922)이 배치되므로, 복수의 비아 구조체들(916, 926)이 반도체 기판을 관통하는 쓰루 실리콘 비아 형태로 형성되지 않을 수 있다. 다만, 제1 반도체 장치(910)의 위에 다른 반도체 장치가 배치되거나, 제2 반도체 장치(920)의 아래에 다른 반도체 장치가 배치되는 경우에는 복수의 비아 구조체들(916, 926) 중 적어도 일부가 소자 영역(911, 921)까지 관통하는 쓰루 실리콘 비아로 형성될 수도 있다. 또는, 제1 반도체 장치(910)의 소자 영역(911) 위에 형성되는 패드들과 복수의 비아 구조체들(916)을 연결하거나, 제2 반도체 장치(920)의 소자 영역(921) 아래에 형성되는 패드들과 복수의 비아 구조체들(926)을 연결하기 위해, 복수의 비아 구조체들(916, 926) 중 적어도 일부가 쓰루 실리콘 비아로 형성될 수도 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 적어도 하나의 메모리 패키지(1100) 및 호스트 장치(1200)를 포함할 수 있다. 메모리 패키지(1100)는 복수의 메모리 장치들(1110-1170)을 포함할 수 있다.
복수의 메모리 장치들(1110-1170) 각각은 주변 회로 영역(PERI)과 셀 영역(CELL)을 포함할 수 있다. 셀 영역(CELL)에는 복수의 메모리 셀들이 배치될 수 있다. 주변 회로 영역(PERI)에는 복수의 메모리 셀들과 워드라인들을 통해 연결되는 워드라인 디코더, 복수의 메모리 셀들과 비트라인들을 통해 연결되는 센스 앰프 회로, 및 복수의 메모리 셀들에 데이터를 기록하거나 복수의 메모리 셀들로부터 데이터를 읽어오는 로직 회로 등이 배치될 수 있다.
복수의 메모리 장치들(1110-1170)은 인쇄 회로 기판(1010)에 형성되는 배선 패턴들(1020)을 통해 호스트 장치(1200)와 연결될 수 있다. 호스트 장치(1200)는 중앙 처리 장치, 그래픽 처리 장치, 시스템-온-칩 등으로 구현될 수 있으며, 복수의 메모리 장치들(1110-1170)의 동작을 제어할 수 있다.
한편, 복수의 메모리 장치들(1110-1170) 각각은 쓰루 실리콘 비아로 형성되는 복수의 비아 구조체들(1030) 및 복수의 비아 구조체들(1030)을 둘러싸도록 그 주변에 형성되는 복수의 코일 패턴들(1040)을 포함할 수 있다. 복수의 메모리 장치들(1110-1170)과 호스트 장치(1200)는 복수의 비아 구조체들(1030) 및 복수의 코일 패턴들(1040)을 통해 서로 신호를 주고받을 수 있다.
도 20에 도시한 일 실시예에서는, 호스트 장치(1200)와 메모리 패키지(1100)가 인쇄 회로 기판(1010)의 서로 다른 위치에 배치되며, 따라서, 인쇄 회로 기판(1010)의 배선 패턴들(1020)에 의해 서로 연결될 수 있다. 다만, 실시예들에 따라, 호스트 장치(1200)는 인쇄 회로 기판(1010)에 직접 실장되고, 메모리 패키지(1100)가 호스트 장치(1200) 위에 적층될 수도 있다. 메모리 패키지(1100)가 호스트 장치(1200) 위에 적층되는 경우, 호스트 장치(1200)는 메모리 패키지(1100)와 인쇄 회로 기판(1010)을 연결하는 적어도 하나의 쓰루 실리콘 비아를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 20, 30, 40, 50, 60, 100, 100A, 100B, 100C, 100D, 200, 300, 410, 510, 520, 710, 720: 반도체 장치
13, 14, 23, 24, 32, 42, 52, 53, 62, 113, 123, 230, 335, 411, 515, 525, 610, 620, 711, 712, 721, 722: 코일 패턴
130, 140, 150, 160, 170, 240, 412, 516, 526, 630, 701, 702: 비아 구조체
301, 511, 521: 소자 영역
302, 512, 522: 배선 영역
400, 500, 700, 800, 900, 1100: 메모리 패키지
405, 505, 805: 패키지 기판

Claims (10)

  1. 반도체 기판, 및 상기 반도체 기판에 형성되는 복수의 소자들을 갖는 소자 영역; 및
    상기 소자 영역 위에 배치되며, 층간 절연층, 상기 층간 절연층 내에 배치되는 복수의 배선 패턴들, 및 상기 층간 절연층 내에서 상기 반도체 기판의 상면에 수직하는 방향으로 연장되는 비아 구조체를 갖는 배선 영역; 을 포함하며,
    상기 복수의 소자들 중 적어도 일부는, 제1 신호를 송수신하는 제1 입출력 회로 및 상기 제1 신호와 다른 제2 신호를 송수신하는 제2 입출력 회로를 제공하며,
    상기 복수의 배선 패턴들 중 적어도 일부는 인덕터 회로를 제공하는 코일 패턴이며, 상기 코일 패턴은 상기 제1 입출력 회로에 연결되고,
    상기 비아 구조체는 상기 코일 패턴의 중심을 관통하고, 상기 제2 입출력 회로에 연결되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 신호는 데이터 신호이며, 상기 제2 신호는 전원 전압 신호인, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 신호는 클럭 신호이며, 상기 제2 신호는 상기 제2 입출력 회로가 상기 제1 신호에 동기화되어 송수신하는 데이터 신호인, 반도체 장치.
  4. 제1항에 있어서,
    상기 비아 구조체는 복수의 비아 구조체들을 포함하며, 상기 제2 입출력 회로는 서로 다른 신호들을 출력하는 복수의 제2 트랜스미터들을 포함하고,
    상기 복수의 비아 구조체들은 상기 복수의 제2 트랜스미터들에 각각 연결되는, 반도체 장치.
  5. 제1항에 있어서,
    상기 비아 구조체는 복수의 비아 구조체들을 포함하며, 상기 제2 입출력 회로는 서로 다른 신호들을 출력하는 복수의 제2 트랜스미터들을 포함하고,
    상기 복수의 비아 구조체들 중 적어도 하나의 비아 구조체는 상기 복수의 제2 트랜스미터들과 분리되며, 상기 복수의 비아 구조체들 중 나머지 비아 구조체들은 상기 복수의 제2 트랜스미터들에 각각 연결되는, 반도체 장치.
  6. 제5항에 있어서,
    상기 적어도 하나의 비아 구조체는 제1 물질을 포함하고, 상기 나머지 비아 구조체들은 상기 제1 물질과 다른 제2 물질을 포함하는, 반도체 장치.
  7. 제5항에 있어서,
    상기 반도체 기판의 상면에 평행한 일 방향에서, 상기 적어도 하나의 비아 구조체는 상기 나머지 비아 구조체들 사이에 배치되는, 반도체 장치.
  8. 패키지 기판; 및
    상기 패키지 기판의 상면에 수직한 방향으로 적층되는 제1 반도체 장치와 제2 반도체 장치; 를 포함하며,
    상기 제1 반도체 장치와 상기 제2 반도체 장치 각각은 반도체 기판, 상기 반도체 기판을 관통하는 복수의 비아 구조체들, 상기 반도체 기판의 상면에 평행한 방향에서 상기 복수의 비아 구조체들 중 적어도 하나의 비아 구조체를 둘러싸는 코일 패턴, 및 상기 복수의 비아 구조체들 중 상기 적어도 하나의 비아 구조체 및 상기 코일 패턴에 연결되는 입출력 회로를 포함하고,
    상기 적어도 하나의 비아 구조체는 제1 신호의 전송 경로를 제공하고, 상기 코일 패턴은 상기 제1 신호와 다른 제2 신호의 전송 경로를 제공하는, 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 반도체 장치와 상기 제2 반도체 장치 각각은, 제1 코일 패턴, 제2 코일 패턴, 상기 제1 코일 패턴에 연결되는 출력단을 갖는 트랜스미터, 및 상기 제2 코일 패턴에 연결되는 입력단을 갖는 리시버를 포함하며,
    상기 제1 반도체 장치의 상기 제1 코일 패턴은 상기 제2 반도체 장치의 제2 코일 패턴과 커플링되고, 상기 제1 반도체 장치의 상기 제2 코일 패턴은 상기 제2 반도체 장치의 제1 코일 패턴과 커플링되는, 반도체 패키지.
  10. 인쇄 회로 기판;
    상기 인쇄 회로 기판 상에 배치되는 호스트 장치; 및
    상기 인쇄 회로 기판 상에 배치되며, 서로 적층되는 복수의 메모리 장치들을 포함하고, 상기 호스트 장치와 연결되는 메모리 패키지; 를 포함하며,
    상기 복수의 메모리 장치들 중 적어도 일부는 복수의 쓰루 실리콘 비아들, 및 상기 복수의 쓰루 실리콘 비아들 중 적어도 하나를 둘러싸는 복수의 코일 패턴들을 포함하며,
    상기 복수의 메모리 장치들은, 상기 복수의 쓰루 실리콘 비아들 및 상기 복수의 코일 패턴들을 통해 상기 호스트 장치와 신호를 주고받는, 메모리 시스템.

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