CN114649308A - 一种封装器件及封装器件的制作方法 - Google Patents
一种封装器件及封装器件的制作方法 Download PDFInfo
- Publication number
- CN114649308A CN114649308A CN202210535746.7A CN202210535746A CN114649308A CN 114649308 A CN114649308 A CN 114649308A CN 202210535746 A CN202210535746 A CN 202210535746A CN 114649308 A CN114649308 A CN 114649308A
- Authority
- CN
- China
- Prior art keywords
- substrate
- plastic package
- plastic
- shielding layer
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 123
- 230000001154 acute effect Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 27
- 150000001875 compounds Chemical class 0.000 claims description 2
- 238000000465 moulding Methods 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 31
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000005476 soldering Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003047 cage effect Effects 0.000 description 1
- 238000010888 cage effect Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本申请提出了一种封装器件及封装器件的制作方法。封装器件包括:基板;芯片,设于基板的第一侧面;塑封体,罩设于芯片外,塑封体设有多个塑封侧面和一个塑封顶面,塑封侧面的第一端与基板的第一侧面相连接,塑封侧面的第二端与塑封顶面相连接,至少一个塑封侧面与基板的第一侧面之间的夹角为锐角塑封侧面;屏蔽层,屏蔽层设于基板的第一侧面,屏蔽层罩设于塑封体外,屏蔽层贴合于塑封侧面和塑封顶面。塑封体的至少一个塑封侧面与基板的第一侧面之间的夹角是锐角,在适当的溅射角度下,对应于锐角的塑封侧面受到来自基板的反弹溅射,塑封顶面和其他塑封侧面受到直接溅射,塑封顶面和多个塑封侧面同时受到溅射,从而使得屏蔽层的厚度均匀。
Description
技术领域
本发明涉及半导体器件封装技术领域,具体涉及一种封装器件及封装器件的制作方法。
背景技术
电磁屏蔽的作用是切断电磁波的传播途径,从而消除干扰。使用栅格阵列封装技术(Land Grid Array,LGA)进行封装的产品,其电磁屏蔽层的厚度均匀性较差,影响电磁屏蔽的屏蔽效果。
发明内容
本申请提出了一种封装器件及封装器件的制作方法,至少可以解决现有封装器件的电磁屏蔽层的厚度不均匀的技术问题。
根据本申请的一方面,提供了一种封装器件,包括:
基板;
芯片,所述芯片设于所述基板的第一侧面;
塑封体,所述塑封体罩设于所述芯片外,所述塑封体设有多个塑封侧面和一个塑封顶面,所述塑封侧面的第一端与所述基板的第一侧面相连接,所述塑封侧面的第二端与所述塑封顶面相连接,至少一个所述塑封侧面与所述基板的第一侧面之间的夹角为锐角塑封侧面;
屏蔽层,所述屏蔽层设于所述基板的第一侧面,所述屏蔽层罩设于所述塑封体外,所述屏蔽层贴合于所述塑封侧面和所述塑封顶面。
在一种可能的实现方式中,至少一个所述塑封侧面对应的所述夹角的角度值大于或等于40°,并且至少一个所述塑封侧面对应的所述夹角的角度值小于或等于70°。
在一种可能的实现方式中,所述塑封体的沿目标方向的投影位于所述基板的第一侧面,所述目标方向垂直于所述基板。
在一种可能的实现方式中,所述塑封体的形状为棱台状。
在一种可能的实现方式中,所述屏蔽层包括第一屏蔽部和第二屏蔽部,所述第一屏蔽部的第一端与所述基板的第一侧面连接,所述第一屏蔽部的第二端与所述第二屏蔽部连接,所述第一屏蔽部贴合于所述塑封侧面,所述第二屏蔽部贴合于所述塑封顶面,所述第一屏蔽部的厚度与所述第二屏蔽部的厚度相匹配。
在一种可能的实现方式中,所述基板的第二侧面设有焊盘,所述基板还设有接地件,所述接地件的第一端与所述屏蔽层连接,所述接地件的第二端与所述焊盘连接。
在一种可能的实现方式中,所述接地件贯穿所述基板。
在一种可能的实现方式中,所述基板的中部设有电连接线,所述电连接线与所述焊盘连接,所述接地件设于所述基板的内部,所述接地件的第一端设于所述基板的第一侧面,所述接地件的第二端与所述电连接线连接。
在一种可能的实现方式中,还包括连接柱,所述连接柱设于所述基板的第一侧面和所述芯片之间,所述塑封体设于所述芯片、所述屏蔽层、所述基板的第一侧面和所述连接柱之间。
此外,本申请还提供一种封装器件的制作方法,用于制作如上述的封装器件,所述方法包括:
制作基板;
将芯片连接于所述基板的第一侧面;
在所述基板的第一侧面设置塑封体,所述塑封体罩设于所述芯片外,所述塑封体设有多个塑封侧面和一个塑封顶面,所述塑封侧面的第一端与所述基板的第一侧面相连接,所述塑封侧面的第二端与所述塑封顶面相连接,至少一个所述塑封侧面与所述基板的第一侧面之间的夹角为锐角塑封侧面;
在所述基板的第一侧面设置屏蔽层,所述屏蔽层罩设于所述塑封体外,所述屏蔽层贴合于所述塑封侧面和所述塑封顶面。
本申请中屏蔽层可以贴合于塑封体的塑封侧面和塑封顶面。在制作塑封体后,可以基于溅射工艺制作屏蔽层,而塑封体的至少一个塑封侧面与基板的第一侧面之间的夹角是锐角,在适当的溅射角度下,对应于锐角的塑封侧面可以受到来自基板的反弹溅射,塑封顶面和其他塑封侧面可以受到直接溅射,由此,塑封顶面和多个塑封侧面可以同时受到溅射,从而形成各部位厚度均匀的屏蔽层。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为根据一示例性实施例示出的一种封装器件的截面示意图;
图2为根据一示例性实施例示出的一种封装器件中屏蔽层制作时的溅射示意图;
图3为根据一示例性实施例示出的一种封装器件中塑封体与基板的结构示意图;
图4为根据一示例性实施例示出的一种封装器件的制作方法的流程示意图。
具体实施方式
以下将参考附图详细说明本申请的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面,但是除非特别指出,不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外,为了更好的说明本申请,在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解,没有某些具体细节,本申请同样可以实施。在一些实例中,对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述,以便于凸显本申请的主旨。
本申请提出了一种封装器件及封装器件的制作方法,至少可以解决现有封装器件的电磁屏蔽层30的厚度不均匀的技术问题,本申请具体是以如下技术方案实现的。
结合图1至图3所示,本说明书实施例提供的一种封装器件,可以包括:
基板10;
芯片20,芯片20设于基板10的第一侧面;
塑封体40,塑封体40罩设于芯片20外,塑封体40设有多个塑封侧面和一个塑封顶面,塑封侧面的第一端与基板10的第一侧面相连接,塑封侧面的第二端与塑封顶面相连接,至少一个塑封侧面与基板10的第一侧面之间的夹角为锐角;
屏蔽层30,屏蔽层30设于基板10的第一侧面,屏蔽层30罩设于塑封体40外,屏蔽层30贴合于塑封侧面和塑封顶面。
本说明书实施例中,基板10可以提高产品强度,便于与外部电路结构连接。基板10可以为电路板,基板10的第一侧面设置芯片20,基板10可以起到承载芯片20的作用。芯片20可以基于芯片20倒装工艺和回流焊工艺焊接于基板10。屏蔽层30的材质可以为金属,屏蔽层30可以罩设于芯片20外,从而避免电磁干扰芯片20,可以起到电磁屏蔽的作用。本说明书实施例中,可以基于塑封工艺制作塑封体40,塑封体40可以包裹于芯片20外,起到保护芯片20的作用,同时,塑封体40还可以为屏蔽层30提供支撑作用。塑封体40的表面还可以用于标记信息,如封装芯片20的类型、版本、生产厂家等。
本说明书实施例中,塑封体40的塑封顶面可以平行于基板10的第一侧面;夹角可以是在靠近芯片的一侧,塑封侧面与基板10之间形成的夹角。塑封侧面的数量可以为多个,塑封顶面和多个塑封侧面相连接并形成围合区域,芯片20可以设于该围合区域内。多个塑封侧面中,可以有至少一个塑封侧面对应的夹角是锐角。屏蔽层30可以贴合于塑封体40的塑封侧面和塑封顶面。
本说明书实施例中,屏蔽层30的厚度均匀。
在一个示例中,多个塑封侧面之间不平行,多个塑封侧面对应的夹角角度可以相同;结合图2所示,图2中的箭头方向为溅射工艺的溅射方向,以左右两侧的塑封侧面为例,右侧的塑封侧面可以受到直接溅射,由于左侧的塑封侧面对应的夹角为锐角,因此,左侧的塑封侧面在基板10的反弹作用下可以受到反弹溅射,左右两侧在溅射过程中可以同时受到溅射,从而可以在同样的溅射时间下得到左右两侧厚度均匀的屏蔽层30。其中,溅射角度与塑封侧面对应的夹角(锐角)的角度可以相同。
在另一个示例中,多个塑封侧面中,可以有一个塑封侧面对应的夹角为锐角,其他塑封侧面与基板的第一侧面之间可以形成直角;在此情况下,基于适当的溅射角度,对应于锐角的塑封侧面可以受到来自基板10的反弹溅射,塑封顶面和其他塑封侧面可以受到直接溅射,塑封顶面和多个塑封侧面可以同时受到溅射,从而在塑封顶面和各个塑封侧面上形成厚度均匀的屏蔽层30区域。
可见,由于至少一个塑封体40的塑封侧面与基板10之间设有锐角,因此,在基于溅射工艺制作屏蔽层30时,在适当的溅射角度下,塑封顶面和多个塑封侧面可以同时受到溅射,从而可以得到均匀性更高的屏蔽层30。本说明书实施例中,溅射角度可以根据实际需求进行调整。
在一种可能的实现方式中,至少一个塑封侧面对应的夹角的角度值大于或等于40°,并且至少一个塑封侧面对应的夹角的角度值小于或等于70°。
本说明书实施例中,当40°≤至少一个塑封侧面对应的夹角的角度值(锐角的角度值)≤70°时,在此参数上进行屏蔽层溅射工艺,可以得到更均匀的屏蔽层30。
在一种可能的实现方式中,塑封体40的沿目标方向的投影位于基板10的第一侧面,目标方向垂直于基板10。
本说明书实施例中,塑封体40对应的投影区域的长度可以小于基板10的长度,塑封体40对应的投影区域的宽度可以小于基板10的宽度,投影区域可以是塑封体40沿目标方向对应的区域,目标投影方向垂直于基板10;由此,在制作屏蔽层30时,可以利用基板10向塑封体40反弹溅射的金属,即,在溅射工艺过程中,金属可以溅射到基板10上并反弹至塑封体40的塑封侧面上,从而形成屏蔽层30。
结合图3所示,在一种可能的实现方式中,塑封体40的形状为棱台状。
本说明书实施例中,塑封体40的任意两个塑封侧面之间不平行,塑封顶面可以平行于基板10的第一侧面,塑封体40的形状为棱台状,此种形状较为美观。在一个示例中,塑封体40的形状可以是正棱台状,便于在溅射工艺中得到厚度均匀的屏蔽层30。
在一种可能的实现方式中,屏蔽层30包括第一屏蔽部和第二屏蔽部,第一屏蔽部的第一端与基板10的第一侧面连接,第一屏蔽部的第二端与第二屏蔽部连接,第一屏蔽部贴合于塑封侧面,第二屏蔽部贴合于塑封顶面,第一屏蔽部的厚度与第二屏蔽部的厚度相匹配。
本说明书实施例中,第一屏蔽部可以为第二屏蔽部提供支撑,第一屏蔽部和第二屏蔽部相连接并形成一个整体。可以基于溅射工艺制作第一屏蔽部和第二屏蔽部。第一屏蔽部的厚度与第二屏蔽部的厚度相匹配,可以提高封装器件的可靠性。其中,相匹配可以是指第一屏蔽部的厚度与第二屏蔽部的厚度相同,也可以是第一屏蔽部的厚度与第二屏蔽部的厚度之间的差值在误差范围之内。本说明书实施例中,屏蔽层30的形状与塑封体40的形状相匹配,屏蔽层30的形状可以为棱台状。
在一种可能的实现方式中,基板10的第二侧面设有焊盘12,基板10还设有接地件11,接地件11的第一端与屏蔽层30连接,接地件11的第二端与焊盘12连接。
本说明书实施例中,基板10的第二侧面可以设有焊盘12,基板10的第二侧面与第一侧面相对设置。基板10设置有接地件11,接地件11的材质可以为金属,接地件11的第一端可以与屏蔽层30连接,接地件11的第二端可以与基板10的焊盘12连接,因此屏蔽层30可以通过接地件11连接于焊盘12,从而实现接地。封装器件的实际应用中,屏蔽层30可以通过接地件11、焊盘12接地,构成完整的导电通路,形成法拉第笼效应,可以极大地提升屏蔽层30的电磁屏蔽效果。在实际应用中,焊盘12可以设置焊锡13。
在一个示例中,接地件11贯穿基板10。接地件11的第一端设于基板10的第一侧面并与屏蔽层30直接连接,接地件11的第二端设于基板10的第二侧面并与焊盘12直接连接。
在另一个示例中,基板10的中部设有电连接线,电连接线与焊盘12连接,接地件11设于基板10的内部,接地件11的第一端设于基板10的第一侧面,接地件11的第二端与电连接线连接。接地件11也可以不贯穿基板10,接地件11可以设在基板10的内部,接地件11的第一端设于基板10的第一侧面并与屏蔽层30直接连接,接地件11的第二端与基板10内部电连接线连接,接地件11的第二端通过电连接线连接于焊盘12。
在一种可能的实现方式中,接地件11可以为环状,便于接地件11和屏蔽层30对应连接。在另一个示例中,接地件11可以为柱状,接地件11的数量可以为多个,多个接地件11之间平行设置,多个接地件11均匀地设在屏蔽层30和焊盘12之间。
本说明书实施例通过特殊的产品结构解决屏蔽层30接地问题,并且能够提升屏蔽层30金属厚度的均匀性。
在一种可能的实现方式中,还包括连接柱50,连接柱50设于基板10的第一侧面和芯片20之间,塑封体40设于芯片20、屏蔽层30、基板10的第一侧面和连接柱50之间。
本说明书实施例中,连接柱50可以设置于芯片20,连接柱50可以为铜柱,连接柱50可以通过回流焊的方式焊接于基板10,实现芯片20与基板10之间的连接,确保连接可靠性。芯片20通过连接柱50连接于基板10,可以避免芯片20与基板10之间的直接贴合,减小接触面积,有助于提升芯片20的散热效果。本说明书实施例中塑封体40填充于芯片20、屏蔽层30、基板10的第一侧和连接柱50之间的空间中,可以提升连接柱50与芯片20、基板10之间的连接可靠性。
结合图4所示,本说明书实施例还提供一种封装器件的制作方法,用于制作上述的封装器件,方法可以包括:
步骤S101:制作基板10。
本说明书实施例中,可以预先制作设有接地件11的基板10,接地件11的材质可以为金属,基板10的第二侧面设有焊盘12,接地件11的第二端可以与焊盘12连接。
步骤S102:将芯片20连接于基板10的第一侧面。
本说明书实施例中,可以基于栅格阵列封装技术,将芯片20的连接柱50(铜柱)通过回流焊的方式焊接于基板10的第一侧面,实现芯片20与基板10之间的连接。
步骤S103:在基板10的第一侧面设置塑封体40,塑封体40罩设于芯片20外,塑封体40设有多个塑封侧面和一个塑封顶面,塑封侧面的第一端与基板10的第一侧面相连接,塑封侧面的第二端与塑封顶面相连接,至少一个塑封侧面与基板10的第一侧面之间的夹角为锐角。在一个示例中,具体的角度范围可以在[40°, 70°]的范围内。
本说明书实施例中,可以基于塑封工艺制作塑封体40。塑封体40的塑封顶面可以平行于基板10的第一侧面,塑封体40的塑封侧面与基板10的第一侧面之间可以设有夹角,夹角可以是在靠近芯片的一侧,塑封侧面与基板10之间形成的夹角。塑封侧面的数量可以为多个,塑封顶面和多个塑封侧面相连接并形成围合区域,芯片20可以设于围合区域内。在一个示例中,多个塑封侧面之间不平行,多个塑封侧面对应的夹角角度相同,塑封体40的形状为棱台状。
步骤S104:在基板10的第一侧面设置屏蔽层30,屏蔽层30罩设于塑封体40外,屏蔽层30贴合于塑封侧面和塑封顶面。
本说明书实施例中,可以基于溅射工艺,在塑封体40的表面设置屏蔽层30,并确保屏蔽层30与基板10的接地件11连接。可以在塑封体40的塑封侧面设置第一屏蔽部,在塑封体40的塑封顶面设置第二屏蔽部。由于塑封体40的塑封侧面与基板10之间的夹角可以是锐角,因此溅射过程中金属溅射到基板10上之后可以反弹到塑封侧面上,在适当的溅射角度下,塑封顶面和多个塑封侧面可以同时受到溅射,由此可以使屏蔽层30的各个部位的厚度均匀。本说明书实施例中,溅射角度可以根据实际需求进行调整。其中,溅射角度可以与塑封侧面对应的夹角(锐角)的角度相同。
本说明书实施例中,在磁控溅射的过程中,确保屏蔽层30的设置位置与接地件11的位置相对应,使屏蔽层30与接地件11的第一端连接;由于接地件11的第二端与基板10的焊盘12连接,由此,屏蔽层30可以通过接地件11连接于焊盘12。封装器件的实际应用中,屏蔽层30可以通过接地件11、焊盘12接地,极大地提升屏蔽层30的电磁屏蔽效果。
在一个示例中,可以将基板10放置在平台上,直接基于溅射工艺在塑封体40外设置屏蔽层30。
在另一个示例中,可以将基板10放置在旋转台上,控制旋转台绕旋转台的中心轴线自转,从而带动基板10转动;进一步地,在基板10旋转的同时基于溅射工艺在塑封体40外设置屏蔽层30,可以进一步提升屏蔽层30的厚度均匀性,提升封装器件的可靠性。
在一种可能的实现方式中,在步骤S104之后,还可以采用自动切割工艺对基板10进行切割,从而将产品切割成单颗,完成加工。本说明书实施例中,可以在统一溅射后,再切割形成多个封装器件,从而提高生产效率。
需要说明的是,上述实施例提供的装置,在实现其功能时,仅以上述各功能模块的划分进行举例说明,实际应用中,可以根据需要而将上述功能分配由不同的功能模块完成,即将设备的内部结构划分成不同的功能模块,以完成以上描述的全部或者部分功能。另外,上述实施例提供的装置与方法实施例属于同一构思,其具体实现过程详见方法实施例,这里不再赘述。
以上已经描述了本申请的各实施例,上述说明是示例性的,并非穷尽性的,并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下,对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择,旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进,或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。
Claims (10)
1.一种封装器件,其特征在于,包括:
基板(10);
芯片(20),所述芯片(20)设于所述基板(10)的第一侧面;
塑封体(40),所述塑封体(40)罩设于所述芯片(20)外,所述塑封体(40)设有多个塑封侧面和一个塑封顶面,所述塑封侧面的第一端与所述基板(10)的第一侧面相连接,所述塑封侧面的第二端与所述塑封顶面相连接,至少一个所述塑封侧面与所述基板(10)的第一侧面之间的夹角为锐角;
屏蔽层(30),所述屏蔽层(30)设于所述基板(10)的第一侧面,所述屏蔽层(30)罩设于所述塑封体(40)外,所述屏蔽层(30)贴合于所述塑封侧面和所述塑封顶面。
2.根据权利要求1所述的封装器件,其特征在于,至少一个所述塑封侧面对应的所述夹角的角度值大于或等于40°,并且至少一个所述塑封侧面对应的所述夹角的角度值小于或等于70°。
3.根据权利要求1所述的封装器件,其特征在于,所述塑封体(40)的沿目标方向的投影位于所述基板(10)的第一侧面,所述目标方向垂直于所述基板(10)。
4.根据权利要求1所述的封装器件,其特征在于,所述塑封体(40)的形状为棱台状。
5.根据权利要求1所述的封装器件,其特征在于,所述屏蔽层(30)包括第一屏蔽部和第二屏蔽部,所述第一屏蔽部的第一端与所述基板(10)的第一侧面连接,所述第一屏蔽部的第二端与所述第二屏蔽部连接,所述第一屏蔽部贴合于所述塑封侧面,所述第二屏蔽部贴合于所述塑封顶面,所述第一屏蔽部的厚度与所述第二屏蔽部的厚度相匹配。
6.根据权利要求1所述的封装器件,其特征在于,所述基板(10)的第二侧面设有焊盘(12),所述基板(10)还设有接地件(11),所述接地件(11)的第一端与所述屏蔽层(30)连接,所述接地件(11)的第二端与所述焊盘(12)连接。
7.根据权利要求6所述的封装器件,其特征在于,所述接地件(11)贯穿所述基板(10)。
8.根据权利要求6所述的封装器件,其特征在于,所述基板(10)的中部设有电连接线,所述电连接线与所述焊盘(12)连接,所述接地件(11)设于所述基板(10)的内部,所述接地件(11)的第一端设于所述基板(10)的第一侧面,所述接地件(11)的第二端与所述电连接线连接。
9.根据权利要求1所述的封装器件,其特征在于,还包括连接柱,所述连接柱设于所述基板(10)的第一侧面和所述芯片(20)之间,所述塑封体(40)设于所述芯片(20)、所述屏蔽层(30)、所述基板(10)的第一侧面和所述连接柱之间。
10.一种封装器件的制作方法,其特征在于,用于制作如权利要求1至9中任一项所述的封装器件,所述方法包括:
制作基板(10);
将芯片(20)连接于所述基板(10)的第一侧面;
在所述基板(10)的第一侧面设置塑封体(40),所述塑封体(40)罩设于所述芯片(20)外,所述塑封体(40)设有多个塑封侧面和一个塑封顶面,所述塑封侧面的第一端与所述基板(10)的第一侧面相连接,所述塑封侧面的第二端与所述塑封顶面相连接,至少一个所述塑封侧面与所述基板(10)的第一侧面之间的夹角为锐角;
在所述基板(10)的第一侧面设置屏蔽层(30),所述屏蔽层(30)罩设于所述塑封体(40)外,所述屏蔽层(30)贴合于所述塑封侧面和所述塑封顶面。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210535746.7A CN114649308B (zh) | 2022-05-17 | 2022-05-17 | 一种封装器件及封装器件的制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210535746.7A CN114649308B (zh) | 2022-05-17 | 2022-05-17 | 一种封装器件及封装器件的制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN114649308A true CN114649308A (zh) | 2022-06-21 |
CN114649308B CN114649308B (zh) | 2023-04-11 |
Family
ID=81996820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210535746.7A Active CN114649308B (zh) | 2022-05-17 | 2022-05-17 | 一种封装器件及封装器件的制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN114649308B (zh) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030218257A1 (en) * | 2002-05-22 | 2003-11-27 | Toshiya Ishio | Semiconductor element, semiconductor device, and method for manufacturing semiconductor element |
JP2010114291A (ja) * | 2008-11-07 | 2010-05-20 | Renesas Technology Corp | シールド付き電子部品およびその製造方法 |
KR20150120794A (ko) * | 2014-04-18 | 2015-10-28 | 삼성전자주식회사 | 반도체 칩을 구비하는 반도체 패키지 |
JP2016115722A (ja) * | 2014-12-11 | 2016-06-23 | アピックヤマダ株式会社 | 半導体製造装置、半導体装置、及び、半導体装置の製造方法 |
CN108257879A (zh) * | 2016-12-28 | 2018-07-06 | 株式会社迪思科 | 半导体封装的制造方法 |
CN114121908A (zh) * | 2020-08-26 | 2022-03-01 | 华为技术有限公司 | 一种电子电路封装及电子设备 |
-
2022
- 2022-05-17 CN CN202210535746.7A patent/CN114649308B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030218257A1 (en) * | 2002-05-22 | 2003-11-27 | Toshiya Ishio | Semiconductor element, semiconductor device, and method for manufacturing semiconductor element |
JP2010114291A (ja) * | 2008-11-07 | 2010-05-20 | Renesas Technology Corp | シールド付き電子部品およびその製造方法 |
KR20150120794A (ko) * | 2014-04-18 | 2015-10-28 | 삼성전자주식회사 | 반도체 칩을 구비하는 반도체 패키지 |
JP2016115722A (ja) * | 2014-12-11 | 2016-06-23 | アピックヤマダ株式会社 | 半導体製造装置、半導体装置、及び、半導体装置の製造方法 |
CN108257879A (zh) * | 2016-12-28 | 2018-07-06 | 株式会社迪思科 | 半导体封装的制造方法 |
CN114121908A (zh) * | 2020-08-26 | 2022-03-01 | 华为技术有限公司 | 一种电子电路封装及电子设备 |
Also Published As
Publication number | Publication date |
---|---|
CN114649308B (zh) | 2023-04-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8012868B1 (en) | Semiconductor device having EMI shielding and method therefor | |
US8212340B2 (en) | Chip package and manufacturing method thereof | |
US7851894B1 (en) | System and method for shielding of package on package (PoP) assemblies | |
US7125744B2 (en) | High-frequency module and method for manufacturing the same | |
TWI358117B (en) | Packaging structure and packaging method thereof | |
US8102032B1 (en) | System and method for compartmental shielding of stacked packages | |
US20150325530A1 (en) | Semiconductor device | |
US10825782B2 (en) | Semiconductor packages and associated methods with solder mask opening(s) for in-package ground and conformal coating contact | |
US11239179B2 (en) | Semiconductor package and fabrication method thereof | |
CN111244067B (zh) | 半导体封装、具有封装内隔室屏蔽的半导体封装及其制作方法 | |
JP7507960B2 (ja) | パッケージングモジュールおよびそのためのパッケージング方法、ならびに電子デバイス | |
CN104716052A (zh) | 半导体装置的制造方法 | |
WO2024208206A1 (zh) | 半导体封装结构及电子设备 | |
CN114649308B (zh) | 一种封装器件及封装器件的制作方法 | |
JP6802314B2 (ja) | 半導体パッケージ及びその製造方法 | |
US10256181B2 (en) | Package substrates | |
KR101741648B1 (ko) | 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법 | |
CN116525592A (zh) | 封装结构、电子设备及封装方法 | |
CN114725069A (zh) | 一种封装器件及封装器件的制作方法 | |
CN112490218A (zh) | 具有电磁屏蔽的封装结构和封装结构制作方法 | |
CN112420526A (zh) | 双基板叠层结构及其封装方法 | |
CN111642122B (zh) | 电磁屏蔽结构及其制造方法 | |
CN118800665A (zh) | 一种半导体封装结构及其形成方法 | |
CN116864492A (zh) | 共形屏蔽结构及其制备方法 | |
KR20220016623A (ko) | 통신 모듈 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |