KR20150120794A - 반도체 칩을 구비하는 반도체 패키지 - Google Patents

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KR20150120794A
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Abstract

본 발명의 기술적 사상은 반도체 소자를 덮는 몰딩 부재 상에 정전 방지막을 형성하고, 상기 정전 방지막을 접지용 패턴과 연결시킴으로써, 정전 방지 및 전자파 차폐를 동시에 구현하고, 공정을 간소화하기 위해 기판; 상기 기판의 상면에 실장되는 반도체 칩; 상기 기판의 상면, 반도체 칩의 상면 및 측면을 덮도록 형성되는 몰딩 부재; 및 상기 몰딩 부재의 상면 및 측면 상에 형성되는 정전 방지막을 포함하고, 상기 몰딩 부재는 하부 평면의 넓이가 상부 평면보다 넓고, 측면이 경사진 형태로 형성되는 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 칩을 구비하는 반도체 패키지 {Semiconductor package comprising the semiconductor chip}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로서, 특히 반도체 칩을 구비하는 반도체 패키지에 관한 것이다.
반도체 제품은 그 부피의 소형화, 고용량의 데이터 처리 및 다기능(Multi-Function)을 요하고 있다. 이에 따라 반도체 제품에 사용되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속시키고, 반도체 칩의 실장의 기계적 및 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. 특히, 반도체 패키징 기술에서 외부로부터의 정전기를 완전히 차폐할 수 있는 기술이 요구된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 칩과 상기 반도체 칩을 덮도록 형성되는 몰딩 부재를 포함하는 반도체 패키지에서 상기 몰딩 부재의 하부 평면의 넓이가 상부 평면의 넓이보다 크고, 측면이 경사진 형태로 형성 함으로써, 정전 방지막을 형성하는 공정을 간소화하고, 정전기 방지 및 전자파 방지를 동시에 가능하게 하는 반도체 패키지를 제공하려는데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 기판; 상기 기판의 상면에 실장되는 반도체 칩; 상기 기판의 상면, 반도체 칩의 상면 및 측면을 덮도록 형성되는 몰딩 부재; 및 상기 몰딩 부재의 상면 및 측면 상에 형성되는 정전 방지막을 포함하고, 상기 몰딩 부재는 하부 평면의 넓이가 상부 평면보다 넓고, 측면이 경사진 형태로 형성되는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 정전 방지막은 정전기 및 전자파 차폐가 가능한 금속 물질을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 기판의 상부면의 평면적은 상기 기판의 하부면의 평면적보다 작고, 측면이 경사진 형태로 형성되고, 상기 정전 방지막이 상기 기판의 측면을 덮도록 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 몰딩 부재의 측면은 상기 몰딩 부재의 내부를 향하는 방향으로 오목한 형태로 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 기판의 상면에 형성되는 상부 패드를 더 포함하고, 상기 반도체 칩은 복수개로 이루어지고, 상기 복수의 반도체 칩은 반도체 칩 각각의 상면에서 하면 사이를 관통하여 연장되는 관통 전극이 형성되고, 상기 복수의 반도체 칩은 상기 관통 전극으로 서로 연결되며, 상기 상부 패드와 상기 관통 전극이 연결되어 상기 복수의 반도체 칩과 상기 기판이 전기적으로 연결되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 기판의 가장자리 상면에 형성되는 적어도 하나의 접지용 패턴을 더 포함하고, 상기 적어도 하나의 접지용 패턴은 상기 정전 방지막과 연결되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 정전 방지막의 하부 내측면이 상기 적어도 하나의 접지용 패턴의 제1 측면과 연결되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 몰딩 부재가 상기 적어도 하나의 접지용 패턴의 상면과 상기 제1 측면의 반대 측면인 제2 측면을 덮도록 형성되는 것을 특징으로 한다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 상면 가장자리에 적어도 하나의 접지용 패턴을 갖는 기판; 상기 기판의 상면 중앙부에 형성되는 접속 단자; 상기 기판 상에 실장되고, 상기 접속 단자와 연결되는 제1 반도체 칩; 상기 제1 반도체 칩 상에 실장되는 적어도 하나의 제2 반도체 칩; 상기 기판의 상면, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮도록 형성되는 몰딩 부재; 상기 몰딩 부재의 상면 및 측면에 일정한 두께로 형성되는 정전 방지막을 포함하고, 상기 정전 방지막은 상기 적어도 하나의 접지용 패턴과 연결되는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 몰딩 부재의 단면은 하면의 넓이가 상면의 넓이보다 넓은 사다리꼴 형태로 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 몰딩 부재의 측면이 상기 몰딩 부재의 내부 또는 외부를 향하는 방향으로 굴곡된 곡선 형태로 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체 칩과 상기 적어도 하나의 제2 반도체 칩은 서로 다른 종류의 칩인 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체 칩은 상기 제1 반도체 칩의 상면에서 하면 사이를 관통하는 제1 관통 전극을 포함하고, 상기 제1 관통 전극을 통해 상기 접속 단자 및 상기 적어도 하나의 제2 반도체 칩과 전기적으로 연결되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 제2 반도체 칩은 다층 구조로 적층되어 형성되고, 상기 적어도 하나의 제2 반도체 칩 각각은 상기 제2 반도체 칩의 상면에서 하면 사이를 관통하는 제2 관통 전극을 구비하며, 상기 적어도 하나의 제2 반도체 칩 각각은 상기 제2 관통 전극을 통해 상호 전기적으로 연결되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 제2 반도체 칩의 최상면에 형성되는 상면 패드; 상기 기판의 상면에 형성되는 제2 접속 단자; 및 상기 상면 패드와 상기 제2 접속 단자를 전기적으로 연결하는 와이어;를 더 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 반도체 패키지는 반도체 칩을 덮도록 형성되는 몰딩 부재의 하부 평면의 넓이가 상부 평면의 넓이보다 크고, 측면이 경사진 형태로 형성함으로써, 정전 방지막을 형성하는 공정을 간소화할 수 있다. 또한, 반도체 칩이 실장되는 기판 상에 접지용 패턴을 형성하고, 상기 접지용 패턴을 상기 정전 방지막에 연결함으로써, 정전기 방지 및 전자파 방지 기능을 동시에 수행할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 사시도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 도 2의 일부분에 대한 확대 단면도이다.
도 4 내지 도 8은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지의 단면도들이다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 개념도이다.
도 11 내지 도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 제조 방법 중 일부를 순서대로 도시하는 단면도이다.
도 14는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 15는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 16은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지가 응용된 SSD 장치를 개략적으로 보여주는 단면도이다.
도 17은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에" 또는 "연결되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에" 또는 "연결되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", 또는 "직접 연결되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(1000)의 사시도이다.
도 1을 참조하면, 상기 반도체 패키지(1000)는 사각형 형태를 갖는 상면(T) 및 하면(B), 사다리꼴 형태를 갖는 측면(S)을 포함하는 3차원 구조물 형상으로 형성될 수 있다. 상기 반도체 패키지(1000)의 상면(T) 및 하면(B)은 각각 직사각형 또는 정사각형을 포함하는 사각형 형태로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 반도체 패키지(1000)의 상면(T)의 평면적의 넓이는 하면(B)의 평면적의 넓이보다 작도록 형성될 수 있다. 상기 반도체 패키지(1000)의 측면은 상면(T)의 일변과 만나는 변에서 하면(B)의 일변과 만나는 변으로 향하는 방향으로 경사진 형태로 형성될 수 있다.
상기 반도체 패키지(1000)의 상면(T) 및 측면(S) 상에는 정전 방지막(500, 도 2 참조)이 형성될 수 있다. 상기 반도체 패키지(1000)는 제1 반도체 칩(100, 도 2 참조), 제2 반도체 칩(200, 도 4 참조) 또는 상기 제1 반도체 칩(110) 및 제2 반도체 칩(210)을 동시에 포함할 수 있다. 이에 대해서는 도 2 및 도 4를 참조하여 상세히 설명하도록 한다.
도 2는 도 1에 도시된 반도체 패키지(1000)의 A - A’선 단면도이다.
도 2를 참조하면, 상기 반도체 패키지(1000)는 기판(10), 상기 기판(10)의 하면에 접하여 형성되는 외부 접속 단자(20), 상기 기판(10) 상에 실장된 제1 반도체 소자(100), 상기 기판(10)의 상면 가장자리에 형성되는 접지용 패턴(300), 상기 기판(10)의 상면 및 측면, 상기 제1 반도체 소자(100)를 덮도록 형성된 몰딩 부재(400) 및 상기 몰딩 부재(400)의 상면 및 측면을 덮고, 상기 기판(10)의 측면에 접하는 정전 방지막(500)을 포함할 수 있다.
기판(10)은 제1 반도체 소자(100)가 실장되는 지지 기판으로서, 몸체층(12), 하부 보호층(14), 하부 패드(15), 상부 보호층(16) 및 상부 패드(17)를 포함할 수 있다. 상기 기판(10)은 세라믹 기판, PCB, 유기 기판, 인터포저 기판 및 패키지 기판 중에서 선택되는 적어도 하나를 기반으로 형성될 수 있다. 경우에 따라, 상기 기판(10)은 액티브 웨이퍼로 형성될 수도 있다.
상기 몸체층(12) 내에는 다층 또는 단층의 배선 패턴이 형성될 수 있고, 그러한 배선 패턴을 통해 하부 패드(15)와 상부 패드(17)가 전기적 및/또는 물리적으로 연결될 수 있다. 하부 보호층(14) 및 상부 보호층(16)은 몸체층(12)을 보호하는 기능을 하고, 절연 물질로 이루어질 수 있다. 예컨대, 상기 하부 보호층(14) 및 상부 보호층(16)은 솔더 레지스트로 형성될 수 있다.
하부 패드(15)는 몸체층(12)의 하면 상에 형성되고, 상기 하부 보호층(14)을 관통하여 몸체층(12) 내의 배선 패턴에 전기적 및/또는 물리적으로 연결될 수 있다. 상기 하부 패드(15)는 몸체층(12)의 하면 상에 도전성 물질로 형성될 수 있다. 한편, 상기 하부 패드(15) 상에는 UBM(Under Bump Metal)이 형성될 수 있다. 상기 하부 패드(15)는 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 다만, 상기 하부 패드(15)가 상기 재질이나 방법에 한정되는 것은 아니다.
상부 패드(17)는 몸체층(12)의 상면에 형성되고, 상부 보호층(16)을 관통하여 몸체층(12) 내의 배선 패턴에 전기적 및/또는 물리적으로 연결될 수 있다. 상기 상부 패드(17) 역시 재질이나 형성방법은 상기 하부 패드(15)의 설명 부분에서 상술한 바와 같다.
상기 기판(10)의 상면의 크기는 하면의 크기보다 작게 형성되고, 측면은 상부에서 하부로 향하는 방향으로 경사진 형태로 형성될 수 있다. 구체적으로, 상부 보호층(16)의 크기는 몸체층(12)보다 작고, 상기 몸체층(12)의 크기는 하부 보호층(14)의 크기보다 작도록 형성될 수 있다. 상기 몸체층(12), 하부 보호층(14) 및 상부 보호층(16)의 측면은 각각 경사진 형태로 형성될 수 있다. 상기 기판(10)의 경사진 측면은 정전 방지막(500)의 내측면에 접하도록 형성될 수 있다.
외부 접속 단자(20)는 하부 패드(15)와 접하고, 상기 하부 패드(15)와 전기적 및/또는 물리적으로 연결될 수 있다. 상기 외부 접속 단자(20)는 상기 기판(10)의 하면에 형성될 수 있고, 전체 반도체 패키지(1000)를 외부의 시스템 기판이나 메인 보드에 실장시키는 기능을 할 수 있다. 상기 외부 접속 단자(20)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au) 또는 솔더(solder) 중에서 선택되는 적어도 하나로 형성될 수 있다. 다만, 상기 외부 접속 단자(20)의 재질이 그에 한정되는 것은 아니다. 한편, 상기 외부 접속 단자(20)는 다중층 또는 단일층으로 형성될 수 있다.
제1 반도체 소자(100)는 제1 반도체 칩(110), 패시베이션층(120), 하부 배선 패턴(130) 및 접속 부재(140)를 포함할 수 있다. 상기 제1 반도체 소자(100)는 액티브 웨이퍼(active wafer) 또는 인터포저(interposer) 기판을 기반으로 형성될 수 있다. 여기서, 액티브 웨이퍼는 실리콘 웨이퍼와 같이 반도체 칩이 형성될 수 있는 웨이퍼를 의미한다.
상기 제1 반도체 칩(110)은 실리콘 웨이퍼와 같은 IV족 물질 웨이퍼, 또는 III-V족 화합물 웨이퍼를 포함할 수 있다. 또한, 상기 제1 반도체 칩(110)은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 상기 제1 반도체 칩(110)은 단결정 웨이퍼에 한정되지 않고, 에피택셜(epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 반도체 기판으로서 이용될 수 있다. 상기 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체 칩(110)은 로직 반도체 칩일 수 있다. 상기 제1 반도체 칩(110)은 마이크로 프로세서(Micro processor)일 수 있고, 예컨대 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등일 수 있다. 일부 실시예에서 상기 제1 반도체 칩(110)은 모바일 폰, 또는 스마트 폰에 사용되는 AP(Application Processor)일 수 있다.
상기 제1 반도체 칩(110)의 하면에 형성된 하부 배선 패턴(130)은 상기 제1 반도체 칩(110)과 접속 부재(140)를 전기적 및/또는 물리적으로 연결하도록 형성될 수 있다. 상기 제1 반도체 칩(110)은 상기 하부 배선 패턴(130) 및 상기 접속 부재(140)를 통해 상기 기판(10)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 하부 배선 패턴(130)은 복수의 접속 부재(140)들과 연결될 수 있도록 패시베이션층(120)에 형성되어 있으며, 상기 하부 배선 패턴(130)의 재질이나 형성 방법은 전술한 하부 패드(15)에서 설명한 것과 동일하므로 생략한다.
기판(10) 상면의 양쪽 가장자리에는 접지용 패턴(300)이 형성될 수 있다. 도 2에서 상기 접지용 패턴(300)은 상기 기판(10)의 상면에 두 개로 형성되어 있으나 이에 한정되는 것은 아니고, 어느 한쪽의 가장자리에 한 개 형성되거나 세 개 이상의 복수개로 형성될 수도 있다. 상기 접지용 패턴(300)은 구리(Cu), 알루미늄(Al), 아연(Zn) 등의 도전성 금속 물질로 이루어질 수 있다. 상기 접지용 패턴(300)의 상면 및 일측면은 몰딩 부재(400)로 둘러싸이고, 적어도 하나의 다른 일측면은 정전 방지막(500)과 접하여 연결될 수 있다. 이에 대한 상세한 설명은 도 3에서 추가로 하기로 한다.
몰딩 부재(400)는 기판(10)의 상면, 제1 반도체 칩(110)의 상면 및 측면, 기판(10)의 상면 및 접지용 패턴(300)의 상면 및 일측면을 덮도록 형성될 수 있다. 상기 몰딩 부재(400)는 제1 반도체 소자(100)를 밀봉하도록 형성되고, 이에 따라 상기 제1 반도체 소자(100)는 외부로부터 보호될 수 있다. 상기 몰딩 부재(400)는 절연물을 포함할 수 있다. 예컨대, 상기 몰딩 부재(400)는 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 열경화성 물질의 경우, 페놀형, 산무수물형, 아민형의 경화제와 아크릴폴리머의 첨가제를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 몰딩 부재(400)는 에폭시 수지(Epoxy Molding Compound, EMC)로 이루어질 수 있다. 상기 몰딩 부재(400)는 MUF(molded underfill) 방식으로 형성될 수 있다.
상기 몰딩 부재(400)는 하면의 크기, 즉 기판(10)과 접하는 면의 크기가 상면의 크기보다 크게 형성되고, 측면은 비스듬하게 경사진 형태로 형성될 수 있다. 상기의 형태는 웨이퍼 레벨의 반도체 패키지를 V-형태의 블레이드(610, 도 10 및 도 11 참조)를 사용하여 컷팅하여 개별 반도체 패키지(1000)를 형성하였기 때문일 수 있으며, 이에 대한 상세한 설명은 도 10 내지 도 12에서 하기로 한다.
정전 방지막(500)은 몰딩 부재(400)의 상면 및 측면과 기판(10)의 측면을 둘러싸도록 형성될 수 있다. 상기 정전 방지막(500)은 정전기 차폐(Electrostatic Discharge, ESD)가 가능한 금속성 물질과 에폭시 수지를 포함하는 금속성 에폭시로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 정전 방지막(500)은 구리(Cu) 또는 구리와 니켈(Ni)의 합금과 에폭시 수지의 혼합물로 이루어질 수 있다. 상기 정전 방지막(500)은 외부로부터의 정전기로 인한 반도체 소자(100)의 파손 및 오작동을 방지할 수 있다.
상기 정전 방지막(500)의 하부 내측면은 기판(10)의 측면 및 접지용 패턴(300)의 일측면과 접하도록 형성될 수 있다. 상기 정전 방지막(500)은 도전성을 갖는 금속 물질로 이루어진 접지용 패턴(300)의 일측면과 접하게 하여 반도체 패키지(1000)의 외부로부터의 전자파를 접지 제거함으로써, 전자파로 인한 장해(Electro Magnetic Interference, EMI)를 차단하여 반도체 소자(100) 및 전체 반도체 패키지(1000)의 파손 및 오작동을 방지하고, 반도체 패키지(1000)의 동작 신뢰성을 확보할 수 있다. 또한, 상기 정전 방지막(500)은 상기 반도체 패키지(1000)의 내부에서 외부로 방출되는 전자파도 전술한 원리와 동일하게 차단하여 인접하는 반도체 소자 또는 반도체 패키지의 오작동을 방지할 수 있다.
일부 실시예에서, 상기 정전 방지막(500)은 열 전도율이 높은 물질, 예컨대, 은(Ag), 알루미늄(Al), 구리(Cu), 백금(Au), 아연(Zn), 니켈(Ni), 철(Fe) 중에서 선택되는 적어도 하나의 금속 물질 또는 상기 금속 물질들의 합금을 포함하여 방열 부재의 역할을 수행할 수도 있다.
본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지(1000)는 하면의 평면적의 크기가 상면의 평면적의 크기보다 크고, 경사진 측면을 갖는 몰딩 부재(400) 및 상기 몰딩 부재(400) 상에 형성된 정전 방지막(500)을 포함하여 정전기 차폐를 위한 상기 정전 방지막(500) 형성하는 공정을 간소화(도 13의 설명 부분 참조)할 수 있다. 또한, 상기 정전 방지막(500)이 접지용 패턴(300)과 접하여 접지됨으로써, 외부로부터의 전자파를 차단하고, 반도체 패키지(1000)의 내부에서 발생하는 전자파의 방출도 차폐할 수 있다.
도 3은 도 2에 도시된 A" 부분의 확대 단면도이다.
도 3을 참조하면, 상부 보호층(16)의 상면 가장자리에 접지용 패턴(300)이 형성될 수 있다. 정전 방지막(500)은 몸체층(12), 하부 보호층(14) 및 상기 상부 보호층(16)의 측면과 상기 접지용 패턴(300)의 제1 측면(300A) 및 몰딩 부재(400)의 측면을 덮도록 형성될 수 있다. 상기 몰딩 부재(400)는 상기 접지용 패턴(300)의 상면 및 제2 측면(300B)을 덮도록 형성될 수 있다.
도 2의 설명 부분에서 설명한 바와 같이 상기 정전 방지막(500)의 하부 내측면이 상기 접지용 패턴(300)의 제1 측면(300A)과 접하여 접지됨으로써, 반도체 패키지(1000)의 외부로부터의 전자파를 차폐할 수 있다. 본 발명의 일 실시예에 있어서, 상기 접지용 패턴(300)은 도전성 금속 물질을 포함하는데, 상부 보호층(16)은 절연 물질로 이루어지므로 몸체층(12)을 포함한 전체 기판(10)이 전자파의 영향을 받지 않을 수 있다. 또한 몸체층(12)의 하부에 형성되는 하부 보호층(14) 역시 절연 물질로 이루어지는바, 전술한 바와 마찬가지로 전자파의 영향을 받지 않을 수 있다.
도 4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(1100)의 단면도이다.
도 4를 참조하면, 상기 반도체 패키지(1100)는 기판(10), 상기 기판(10)의 하면에 접하여 형성되는 외부 접속 단자(20), 상기 기판(10) 상에 실장된 제1 반도체 소자(100), 상기 제1 반도체 소자(100) 상에 실장된 제2 반도체 소자(200), 상기 기판(10)의 상면 가장자리에 형성되는 접지용 패턴(300), 상기 기판(10)의 상면 및 측면, 상기 제1 반도체 소자(100) 및 상기 제2 반도체 소자(200)를 덮도록 형성된 몰딩 부재(400) 및 상기 몰딩 부재(400)의 상면 및 측면을 덮고, 상기 기판(10)의 측면에 접하는 정전 방지막(500)을 포함할 수 있다. 상기 반도체 패키지(1100)를 도 2에 도시된 반도체 패키지(1000)와 비교할 때 차이점은 상기 반도체 패키지(1100)에는 제2 반도체 소자(200)가 더 포함된다는 점과 상기 제1 반도체 소자(100)에 제1 관통 전극(150)을 더 포함된다는 점이다. 상기 기판(10), 외부 접속 단자(20), 접지용 패턴(300), 몰딩 부재(400) 및 정전 방지막(500)은 도 2에서 설명한 바와 동일하므로, 중복되는 설명은 생략한다.
제1 관통 전극(150)은 제1 반도체 칩(110)의 상면에서 하면 사이를 관통하도록 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 관통 전극(150)은 TSV(Through Silicon Via)일 수 있다. 상기 TSV는 예를 들어 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn) 및 지르코늄(Zr) 중에서 선택되는 적어도 하나의 도전 물질을 포함할 수 있다. 상기 제1 관통 전극(150)은 하부 배선 패턴(130)과 전기적 및/또는 물리적으로 연결되고, 상기 하부 배선 패턴(130)은 접속 부재(140)을 통해 기판(10)의 상부 패드(17)와 연결됨으로써, 상기 제1 반도체 칩(110)은 상기 기판(10)과 전기적 및/또는 물리적으로 연결될 수 있다.
상기 제1 반도체 칩(110)의 상면에는 상기 제1 관통 전극(150)과 연결되는 상부 패드(160)가 형성될 수 있다. 상기 상부 패드(160)는 접속 부재(240)를 통해 제2 반도체 소자(200)와 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 상기 상부 패드(160)는 제1 관통 전극(150)과 연결됨으로써, 상기 제1 반도체 소자(100)와 상기 제2 반도체 소자(200)를 전기적으로 연결할 수 있다.
제2 반도체 소자(200)는 제2 반도체 칩(210), 패시베이션층(220), 하부 패드(230), 접속 부재(240) 및 제2 관통 전극(250)를 포함할 수 있다.
제2 반도체 칩(210)은 액티브 웨이퍼(active wafer) 또는 인터포저(interposer) 기판을 기반으로 형성될 수 있다. 상기 제2 반도체 칩(210)의 재질, 형상 및 형성 방법 등은 전술한 제1 반도체 칩(110)의 경우와 동일하므로 중복되는 설명은 생략한다. 상기 제2 반도체 칩(210)은 제1 반도체 칩(110)과 서로 다른 크기를 가질 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 반도체 칩(210)의 평면적의 크기는 상기 제1 반도체 칩(110)의 평면적의 크기보다 작게 형성될 수 있다.
상기 제2 반도체 칩(210)과 상기 제1 반도체 칩(110)은 서로 다른 기능을 하는 서로 다른 종류의 반도체 칩일 수 있다. 전술한 바와 같이 본 발명의 일 실시예에서 상기 제1 반도체 칩(110)은 로직 반도체 칩이고, 상기 제2 반도체 칩(210)은 메모리 반도체 칩일 수 있다. 상기 제2 반도체 칩(210)은 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM) 중 선택되는 적어도 하나를 포함할 수 있다. 다만, 상기 나열된 메모리 반도체 칩들은 예시적인 것이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 일부 실시예에서, 상기 제2 반도체 칩(210)은 상기 제1 반도체 칩(110)과 동종의 반도체 칩일 수도 있다.
패시베이션층(220)은 제2 반도체 칩(210)의 하면에 형성되며, 상기 제2 반도체 칩(210)을 외부로부터 보호하는 기능을 한다. 상기 패시베이션층(220)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 상기 패시베이션층(220)은 고밀도 플라즈마 화학 증착(HDP-CVD) 공정을 이용하여 산화막 또는 질화막, 예컨대 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)으로 형성될 수 있다.
하부 패드(230)는 제2 반도체 칩(210)의 하면 상에 도전성 물질로 형성되며, 상기 패시베이션층(220)을 관통하여 접속 부재(240)와 전기적 및/또는 물리적으로 연결될 수 있다. 상기 하부 패드(230) 상에는 UBM(Under Bump Metal)이 형성될 수 있다. 상기 하부 패드(230)는 알루미늄(Al) 또는 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 그러나 상기 하부 패드(230)가 상기 재질이나 방법에 한정되는 것은 아니다.
접속 부재(240)는 하부 패드(230)와 접하여 형성될 수 있다. 접속 부재(240)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au) 또는 솔더(solder) 등으로 형성될 수 있다. 그러나 접속 부재(240)의 재질이 이에 한정되는 것은 아니다. 상기 접속 부재(240)는 다중층 또는 단일층으로 형성될 수 있다. 예컨대, 다중층으로 형성되는 경우에, 접속 부재(240)는 구리 필러(pillar) 및 솔더를 포함할 수 있고, 단일층으로 형성되는 경우에 상기 접속 부재(240)는 주석-은 솔더나 구리로 형성될 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지(1100)는 복수의 반도체 소자(100, 200)들이 적층되어 일체화된 멀티 칩 패키지(Multi-Chip Package, MCP)일 수 있고, 또는 로직 반도체 칩과 메모리 반도체 칩이 하나의 패키지에 집적된 SIP(System In Package)일 수 있다. 상기 반도체 패키지(1100)는 제1 관통 전극(150)을 구비하는 제1 반도체 칩(110)을 포함하는데, 상기 제1 반도체 칩(110)의 일부가 관통되어 있고, 상기 제1 관통 전극(150)은 도전성을 갖는 물질로 이루어질 수 있는바, 외부로부터의 정전기에 상대적으로 취약할 수 있다. 따라서 상기 반도체 패키지(1100)는, 도 2에 도시된 반도체 패키지(1000)와 마찬가지로 몰딩 부재(400) 상에 형성된 정전 방지막(500)을 통해 외부로부터의 정전기를 차폐할 수 있다. 또한, 상기 반도체 패키지(1100)는 기판(10)의 상면 가장자리에 접지용 패턴(300)을 구비하고, 상기 접지용 패턴(300)의 일측면이 정전 방지막(500)의 내측면과 접함으로써, 접지되어 정전기 방지와 전자파 차폐를 동시에 수행할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(1200)의 단면도이다.
도 5를 참조하면, 상기 반도체 패키지(1200)는 도 4에 도시된 반도체 패키지(1100)와 동일하게 기판(10), 상기 기판(10)의 하면에 접하여 형성되는 외부 접속 단자(20), 상기 기판(10) 상에 실장된 제1 반도체 소자(100), 상기 기판(10)의 상면 가장자리에 형성되는 접지용 패턴(300), 상기 기판(10)의 상면 및 측면, 상기 제1 반도체 소자(100)를 덮도록 형성된 몰딩 부재(400) 및 상기 몰딩 부재(400)의 상면 및 측면을 덮고, 상기 기판(10)의 측면에 접하는 정전 방지막(500)을 포함할 수 있다. 상기 반도체 패키지(1200)를 도 4에 도시된 반도체 패키지(1100)와 비교할 때 차이점은 상기 반도체 패키지(1200)는 복수의 제2 반도체 칩들(210-1 내지 210-3)을 포함하는 복수의 제2 반도체 소자(200-1 내지 200-3)을 구비한다는 점과 상기 복수의 제2 반도체 칩들(210-1 내지 210-3)에는 각각 제2 관통 전극(250-1 내지 250-2)을 형성되어 있다는 점이다. 상기 기판(10), 외부 접속 단자(20), 접지용 패턴(300), 몰딩 부재(400) 및 정전 방지막(500)은 도 4에서 설명한 바와 동일하므로, 중복되는 설명은 생략한다.
상기 반도체 패키지(1200)는 복수의 제2 반도체 칩(210-1 내지 210-3)을 포함할 수 있다. 상기 복수의 제2 반도체 칩(210-1 내지 210-3)은 동종의 반도체 칩 또는 이종의 반도체 칩으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 복수의 제2 반도체 칩(210-1 내지 210-3)은 동일 종류의 반도체 칩이 다층 구조로 적층되어 형성될 수 있다. 상기 복수의 제2 반도체 칩(210-1 내지 210-3)은 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM) 중 선택되는 적어도 하나를 포함할 수 있다.
상기 복수의 제2 반도체 칩(210-1 내지 210-3)은 3개의 칩이 다층 구조로 적층된 것으로 도시되었지만, 본 발명의 기술적 사상은 이에 한정되는 것은 아니고, 적어도 하나 이상의 반도체 칩이 적층되어 형성될 수 있다.
복수의 제2 관통 전극(250-1 내지 250-3)은 복수의 제2 반도체 칩(210-1 내지 210-3)의 각각을 관통하여, 하부 패드(230-1 내지 230-3)에 연결될 수 있다. 일부 실시예에서, 상기 복수의 제2 관통 전극(250-1 내지 250-3)은 TSV 또는 핀 그리드 어레이(Pin Grid Array), 볼 그리드 어레이(Ball Grid Array), 마이크로 필러 그리드 어레이(Micro Pillar Grid Array, MPGA) 중에서 선택되는 적어도 하나로 형성될 수 있다.
상기 복수의 제2 관통 전극(250-1 내지 250-3)은 장벽 금속층 및 배선 금속층을 포함할 수 있다. 장벽 금속층은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속층은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 예컨대, 배선 금속층은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 그러나, 상기 복수의 제2 관통 전극(250-1 내지 250-3)의 재질이 상기의 물질에 한정되는 것은 아니다.
복수의 제2 반도체 칩(210-1 내지 210-3)은 상기 복수의 제2 관통 전극(250-1 내지 250-3)을 통해서 상호 전기적 및/또는 물리적으로 연결될 수 있다. 구체적으로, 상기 복수의 제2 관통 전극(250-1 내지 250-3)은 상부 패드(260-1, 260-2) 및 접속 부재(240-1 내지 240-3)와 전기적 및/또는 물리적으로 연결되어 상기 복수의 제2 반도체 칩(210-1 내지 210-3)을 상호 연결하고, 상기 복수의 제2 반도체 칩(210-1 내지 210-3) 중 최하부에 형성된 제2 반도체 칩(210-1)은 접속 부재(240-1) 및 상부 패드(160)를 통해 제1 반도체 칩(110)과 연결될 수 있다. 상기 복수의 접속 부재(240-1 내지 240-3)는 예컨대 솔더볼일 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
도 6 및 도 7은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지(1300, 1400)의 단면도들이다.
도 6 및 도 7을 참조하면, 상기 반도체 패키지(1300, 1400)은 공통적으로 기판(10), 상기 기판(10)의 하면에 접하여 형성되는 외부 접속 단자(20), 상기 기판(10) 상에 실장된 제1 반도체 소자(100), 상기 제1 반도체 소자(100) 상에 실장되는 제2 반도체 소자(200), 상기 기판(10)의 상면 가장자리에 형성되는 접지용 패턴(300)을 포함할 수 있다. 상기 반도체 패키지(1300, 1400)는 도 2, 도 4 및 도 5에 도시된 반도체 패키지(1000, 1100, 1200)과는 달리 몰딩 부재(410, 420) 및 상기 몰딩 부재(410, 420) 상에 형성되는 정전 방지막(510, 520)의 측면이 평면 형태가 아닌 곡면 형태로 형성될 수 있다. 구체적으로, 도 6에 도시된 반도체 패키지(1300)의 몰딩 부재(410)는 상기 몰딩 부재(410)의 내부를 향하는 방향으로, 즉 상기 제1 반도체 소자(100) 및 제2 반도체 소자(200)를 향하는 방향으로 오목한 곡면 형태로 형성될 수 있다. 상기 몰딩 부재(410) 상에 형성된 정전 방지막(510) 역시 상기 몰딩 부재(410)와 정합되게 오목한 곡면 형태로 형성될 수 있다. 도 7에 도시된 반도체 패키지(1400)의 몰딩 부재(420)는 상기 몰딩 부재(420)의 외부를 향하는 방향으로 볼록한 곡면 형태로 형성될 수 있다. 상기 몰딩 부재(420) 상에 형성된 정전 방지막(520) 역시 상기 몰딩 부재(420)와 정합되게 오목한 곡면 형태로 형성될 수 있다.
도 6 및 도 7에 도시된 반도체 패키지(1300, 1400)의 몰딩 부재(410, 420)의 측면의 곡면 형태는 웨이퍼 단계의 반도체 패키지를 각각의 개별 패키지로 컷팅하는데에 쓰이는 블레이드(610, 도 10 및 도 11 참조)의 모양 또는 공정 상 산포에 따라 결정될 수 있다. 정전 방지막(510, 520)은 상기 몰딩 부재(410, 420) 상에 금속 에폭시 스프레이(도 13 참조) 등을 사용하여 형성되는 것인바, 상기 몰딩 부재(410, 420)의 형태와 실질적으로 정합되게 형성될 수 있다. 상기 반도체 패키지(1300, 1400)는 도 2에 도시된 반도체 패키지(1000)와 동일하게 정전 방지막(510, 520)이 기판(10)의 상면 가장자리에 형성된 접지용 패턴(300)과 연결되어 접지됨으로써, 정전기 방지 및 전자파 차폐를 동시에 실현할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지(1500)의 단면도이다.
도 8을 참조하면, 상기 반도체 패키지(1500)는 도 2에 도시된 반도체 패키지(1000)와 동일하게 기판(10), 상기 기판(10)의 하면에 접하여 형성되는 외부 접속 단자(20), 상기 기판(10) 상에 실장된 제1 반도체 소자(100), 상기 기판(10)의 상면 가장자리에 형성되는 접지용 패턴(300), 상기 기판(10)의 상면 및 측면, 상기 제1 반도체 소자(100)를 덮도록 형성된 몰딩 부재(400) 및 상기 몰딩 부재(400)의 상면 및 측면을 덮고, 상기 기판(10)의 측면에 접하는 정전 방지막(500)을 포함할 수 있다. 상기 반도체 패키지(1500)를 도 2에 도시된 반도체 패키지(1000)와 비교할 때 차이점은 상기 반도체 패키지(1500)가 제2 반도체 소자(202)를 더 포함하고, 상기 기판(10)이 상부 배선 패턴(18) 및 상부 접속 단자(19)를 더 포함하며, 상기 제2 반도체 소자(202)는 본딩 와이어(262)를 통해 상기 기판(10)과 연결된다는 점이다. 상기 외부 접속 단자(20), 접지용 패턴(300), 몰딩 부재(400) 및 정전 방지막(500)은 도 2에서 설명한 바와 동일하므로, 중복되는 설명은 생략한다.
기판(10)은 제1 반도체 소자(100)가 실장되는 지지 기판으로서, 몸체층(12), 하부 보호층(14), 하부 패드(15), 상부 보호층(16), 상부 패드(17), 상부 배선 패턴(18) 및 상부 접속 단자(19)를 포함할 수 있다. 상기 기판(10)은 세라믹 기판, PCB, 유기 기판 및 인터포저 기판 중에서 선택되는 적어도 하나를 기반으로 형성될 수 있다. 경우에 따라, 상기 기판(10)은 액티브 웨이퍼로 형성될 수도 있다. 상기 몸체층(12) 내에는 다층 또는 단층의 배선 패턴이 형성될 수 있고, 그러한 배선 패턴을 통해 하부 패드(15)와 상부 패드(17)가 전기적 및/또는 물리적으로 연결될 수 있다. 하부 보호층(14)은 몸체층(12)을 보호하는 기능을 하는데, 예컨대, 솔더 레지스트로 형성될 수 있다.
하부 패드(15)는 상기 몸체층(12)의 하면 상에 형성되고, 상기 하부 보호층(14)을 관통하여 몸체층(12) 내의 배선 패턴에 전기적 및/또는 물리적으로 연결될 수 있다. 상부 패드(17)는 상기 몸체층(12)의 상면에 형성되고, 제1 반도체 소자(100)의 접속 부재(140)를 통해 제1 반도체 칩(110)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 상부 보호층(16)의 양측 가장자리에는 상부 배선 패턴(18)이 형성될 수 있다. 상기 상부 배선 패턴(18)은 상기 상부 보호층(16)의 상면에 형성되는 상부 접속 단자(19)와 전기적 및/또는 물리적으로 연결될 수 있다.
제2 반도체 소자(202)는 제2 반도체 칩(210), 패시베이션층(220), 상부 패드(260) 및 본딩 와이어(262)를 포함할 수 있다. 상기 제2 반도체 칩(210)은 제1 반도체 칩(110)과 다른 종류의 반도체 칩일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 반도체 칩(110)은 로직 반도체 칩이고, 상기 제2 반도체 칩(210)은 메모리 반도체 칩일 수 있다. 상기 제2 반도체 칩(210)은 상면의 가장자리에 상부 패드(260)가 형성되어 있고, 상기 상부 패드(260)와 기판(10)의 상부 접속 단자(19)를 연결하는 본딩 와이어(262)가 형성되어 있다. 상기 본딩 와이어(262)는 구리, 철(Fe) 또는 스테인리스를 포함하는 도전성 물질로 이루어질 수 있다. 상기 제2 반도체 칩(210)은 상기 상부 패드(260)를 거쳐 상기 본딩 와이어(262)를 통해 상기 기판(10)과 전기적 및/또는 물리적으로 연결될 수 있다.
몰딩 부재(400)는 상기 제1 반도체 소자(100) 및 제2 반도체 소자(200)의 상면 및 측면, 접지용 패턴(300)의 상면 및 일측면, 상부 접속 단자(19), 상부 패드(260) 및 본딩 와이어(262)를 덮도록 형성되어 있다. 상기 몰딩 부재(400)의 상면 및 측면에는 정전 방지막(500)이 형성될 수 있다. 상기 몰딩 부재(400) 및 상기 정전 방지막(500)의 형태, 재질, 형성 방법 및 정전기, 전자파의 차폐 효과 등은 도 2에서 설명한 반도체 패키지(1000)와 동일한바, 중복되는 설명은 생략한다.
도 9 내지 도 13은 본 발명의 기술적 사상에 의한 반도체 패키지(1000 내지 1500)를 제조하는 방법을 단계적으로 설명하기 위한 개념도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(1000 내지 1500)는 상기 웨이퍼 단계의 기판(10) 상에 복수의 제1 반도체 소자(100), 제2 반도체 소자(200) 및 복수의 접지용 패턴(300)을 형성하여 제조할 수 있다. 상기 반도체 패키지(1000 내지 1500) 중 도 2에 도시된 반도체 패키지(1000)는 제2 반도체 소자(200)를 포함하지 않지만, 제조 방법에 대한 설명의 편의를 위해 제1 반도체 소자(100) 및 제2 반도체 소자(200)를 모두 도시하기로 한다. 상기 기판(10)은 도 2에서 설명한 바와 같이 실리콘 단결정 웨이퍼, 에피택셜 웨이퍼, 폴리시드 웨이퍼, 열처리된 웨이퍼 및 SOI(Silicon On Insulator) 중에서 선택되는 적어도 하나의 웨이퍼 기판일 수 있다.
상기 반도체 패키지(1000 내지 1500)에 상기 기판(10) 상에 복수의 제1 반도체 소자(100)가 실장되고, 상기 복수의 제1 반도체 소자(100) 상에 복수의 제2 반도체 소자(200)가 실장되며, 상기 복수의 제1 반도체 소자(100) 사이에는 복수의 접지용 패턴(300)이 형성될 수 있다. 상기 접지용 패턴(300)의 중심부를 반으로 나누고, 상기 복수의 제1 반도체 소자(100) 및 상기 복수의 제2 반도체 소자(200) 중 하나를 포함하도록 절단 예정선(PSL)가 형성될 수 있다.
도 10을 참조하면, 상기 기판(10) 상에 복수의 제1 반도체 소자(100), 복수의 제2 반도체 소자(200) 및 복수의 접지용 패턴(300)을 덮도록 몰딩 부재(400)를 형성하고, 절단 예정선(PSL)을 따라 블레이드(600)를 사용하여 상기 몰딩 부재(400) 및 상기 기판(10)을 절단하여 개별 반도체 패키지를 형성한다.
상기 몰딩 부재(400)는 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 열경화성 물질의 경우, 페놀형, 산무수물형, 아민형의 경화제와 아크릴폴리머의 첨가제를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 몰딩 부재(400)는 에폭시 계열의 물질을 일정량만큼 첨하하고, 시간 및 온도 제어를 통한 MUF(Molded UnderFill) 공정으로 상기 몰딩 부재(400)의 상면 레벨을 상기 제2 반도체 소자(200)의 상면 레벨보다 소정 높이만큼 높게 형성할 수 있다.
상기 몰딩 부재(400)를 형성한 이후에는 블레이드(600)로 절단선(Scribing Line, SL)을 따라 기판(10), 접지용 패턴(300) 및 몰딩 부재(400)를 절단할 수 있다. 도 10에는 블레이드(600)를 사용하여 절단하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니고, 절단면(CS, 도 11 참조)의 단면이 V 형태로 절단된다는 어떤 기계적 절단 장치라도 제한되지 않는다. 예컨대, 상기 기계적 절단 장치는 워터젯(water-jet) 절단장치, 에어로졸 젯(aerosol-jet) 절단장치 등 을 포함할 수 있다.
상기 블레이드(600)는 블레이드 휠(610), 회전축(620) 및 지지대(630)를 포함할 수 있다. 상기 블레이드 휠(610)은 단면이 V 형태일 수 있다. 상기 지지대(630)에 지지되는 회전축(620)이 회전하면서 상기 블레이드 휠(610)을 회전시켜 상기 기판(10), 접지용 패턴(300) 및 몰딩 부재(400)를 절단선(SL)을 따라 절단할 수 있다.
도 11을 참조하면, 절단선(SL)을 따라 절단된 몰딩 부재(400)의 절단면(CS)의 단면은 V 형태로 형성될 수 있다. 이는 전술한 바와 같이 V 형태의 단면을 갖는 블레이드 휠(610)로 상기 몰딩 부재(400)를 절단했기 때문이다. 공정 상 산포에 따라 상기 절단면(CS)은 경사진 직선의 V 형태가 아니고, 제1 반도체 소자(100) 및 제2 반도체 소자(200)의 내부 또는 외부를 향하도록 곡선의 형태로 형성될 수도 있다.
도 12를 참조하면, 상기 블레이드 휠(610, 도 11 참조)이 절단선(SL, 도 11 참조)을 따라 기판(10) 및 접지용 패턴(300)을 V 형태로 절단하여, 제1 반도체 소자(100) 및 제2 반도체 소자(200)를 각각 한 개씩 포함하는 개별 반도체 패키지를 형성할 수 있다. 상기 절단 공정으로 인해 상기 접지용 패턴(300)의 제1 측면(300A, 확대 단면도는 도 3 참조)이 노출되고, 상기 기판(10)의 측면이 경사진 V 형태로 형성된다.
도 13을 참조하면, 상기 기판(10)의 측면, 상기 접지용 패턴(300)의 제1 측면(300A) 및 몰딩 부재(400)의 상면과 측면을 덮도록 정전 방지막(500)을 형성할 수 있다. 도 2에서 설명한 바와 같이 상기 정전 방지막(500)은 정전기 차폐(Electrostatic Discharge, ESD)가 가능한 금속성 물질과 에폭시 수지를 포함하는 금속성 에폭시로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 정전 방지막(500)은 구리(Cu) 또는 구리와 니켈(Ni)의 합금과 에폭시 수지의 혼합물로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 정전 방지막(500)은 막 형성용 스프레이 장치(500B)를 사용하여 금속성 에폭시 물질(500A)을 분사하여 형성할 수 있다. 상기 몰딩 부재(400)의 상부면의 평면적이 하부면의 평면적보다 작고, 측면이 비스듬하게 경사진 형태로 형성되는바, 상기 막 형성용 스프레이 장치(500B)로 상기 금속성 에폭시 물질(500A)을 분사하는 경우 막의 두께가 실질적으로 균일하게 형성될 수 있다. 다만, 공정 상 산포에 따라 상기 금속성 에폭시 물질(500A)의 분사량이 균일하지 않을 수 있고, 상기 정전 방지막(500)의 두께가 균일하지 않을 수 있다. 일부 실시예에서, 상기 정전 방지막(500)의 측면부의 두께는 상면의 두께에 비해 두껍게 형성될 수도 있다.
본 발명의 기술적 사상에 의한 반도체 패키지의 제조 방법에 따르면, V 형의 단면을 갖는 블레이드 휠(610, 도 11 참조)를 사용하여 제1 반도체 소자(100) 및 제2 반도체 소자(200)를 포함하는 기판(10) 및 몰딩 부재(400)를 절단함으로써, 상기 기판(10) 및 몰딩 부재(400)를 상부면의 평면적보다 하부면의 평면적이 넓고, 측면이 경사진 형태로 형성하여 막 형성용 스프레이 장치(500B)로 금속성 에폭시 물질(500A)을 분사하여 정전 방지막(500)을 형성할 수 있다. 상기 기술적 특징으로 인해 평면 형태의 블레이드 휠로 몰딩 부재를 절단하여 직육면체 형태의 기판 및 몰딩 부재에 정전 방지막을 형성하는 경우 측면 부위에는 정전 방지막이 제대로 형성되지 않아 외부로부터의 정전기에 취약한 단점을 극복할 수 있다. 또한, 본 발명의 기술적 사상에 의한 반도체 패키지의 제조 방법은 상기 막 형성용 스프레이 장치(500B)를 통해 금속성 에폭시 물질(500A)을 분사하여 상기 몰딩 부재(400)의 상면 및 측면, 상기 기판(10)의 측면을 동시에 덮도록 정전 방지막(500)을 형성할 수 있다. 전술한 기술적 특징으로 인해 반도체 패키지의 측면 부위를 외부에서의 정전기로부터 보호하기 위해 디스펜서(Dispenser) 등을 사용한 드로잉(Drawing) 공정 등을 추가로 진행하지 않을 수 있어 공정을 간소화할 수도 있다.
도 2 및 도 3에서 설명한 바와 같이 본 발명의 실시예에 따른 반도체 패키지(1000 내지 1500)는 상기 정전 방지막(500)의 하부 내측면이 접지용 패턴(300)의 제1 측면(300A)과 접하여 접지됨으로써, 외부로부터의 전자파를 차폐할 수 있다. 상기 정전 방지막(500)은 정전기 차단 및 전자파 차폐를 동시에 수행할 수 있다.
도 14은 본 발명의 일부 실시예에 따른 반도체 패키지(1000 내지 1500)를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 14를 참조하면, 메모리 카드(2000) 내에서 제어기(2100)와 메모리(2200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다. 제어기(2100) 및/또는 메모리(2200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 구체적으로 상기 제어기(2100)는 본 발명의 일 실시예에 따른 반도체 패키지(1000 내지 1500)에서 제1 반도체 소자(100)를 포함할 수 있고, 상기 메모리(2200)는 본 발명의 일 실시예에 따른 반도체 패키지(1100 내지 1500)에서 제2 반도체 패키지(200, 202)를 포함할 수 있다.
이러한 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 15는 본 발명의 일부 실시예에 따른 반도체 패키지(1000 내지 1500)를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 15를 참조하면, 전자시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 전자시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 전자시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로 콘트롤러(micro-controller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(3200)는 전자시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 제어기(3100) 및 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지(1000 내지 1500)를 포함할 수 있다. 구체적으로 상기 제어기(3100)는 본 발명의 일 실시예에 따른 반도체 패키지(1000 내지 1500)에서 제1 반도체 소자(100)를 포함할 수 있고, 상기 메모리(3300)는 본 발명의 일 실시예에 따른 반도체 패키지(1100 내지 1500)에서 제2 반도체 소자(200, 202)를 포함할 수 있다. 인터페이스(3400)는 상기 전자시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(3000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000 내지 1500)가 응용된 SSD 장치를 개략적으로 보여주는 단면도로서, 도 15의 전자시스템(3000)이 SSD 장치(4000)에 적용되는 예를 보여주고 있다.
도 16를 참조하면, 본 실시예의 SSD(Solid State Drive) 장치(4000)는 메모리 패키지(4100), SSD 컨트롤러 패키지(4200), DRAM(Dynamic Random Access Memory, 4300) 및 메인 보드(4400)을 포함할 수 있다.
메모리 패키지(4100), SSD 컨트롤러 패키지(4200), DRAM(4300) 등은 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 상기 메모리 패키지(4100)는 메인 보드(4400) 상에 외부 접속 부재(도 2의 20)를 통해 실장될 수 있으며, 도시된 바와 같이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)가 구비될 수 있다. 그러나 이에 한하지 않고, SSD 컨트롤러 패키지(4200)의 채널 지원 상태에 따라, 더 많은 메모리 패키지(4100)가 실장될 수 있다. 한편, 메모리 패키지(4100)가 멀티 채널로 구성된 경우에는 메모리 패키지(4100)가 4개 미만으로 감소될 수도 있다.
메모리 패키지(4100)는 솔더 볼과 같은 외부 접속 부재를 통해 메인 보드(4400)에 BGA(ball grid array) 방식으로 실장될 수 있다. 그러나 그에 한정되지 않고 다른 실장 방식으로 실장될 수 있음은 물론이다. 예컨대, PGA (Pin Grid Array) 방식, MPGA(Micro Pillar Grid Array) 방식, TCP (Tape Carrier Package) 방식, COB (Chip-on-Board) 방식, QFN (Quad Flat Non-leaded) 방식, QFP (Quad Flat Package) 방식 등으로 실장될 수 있다.
상기 메모리 패키지(4100)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(1000 내지 1500) 중 적어도 하나를 포함할 수 있다.
SSD 컨트롤러 패키지(4200)는 8개의 채널을 구비할 수 있고, 그러한 8개의 채널들이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)의 해당 채널들과 일대일로 연결되어, 메모리 패키지(4100) 내의 반도체 칩들을 제어할 수 있다.
SSD 컨트롤러 패키지(4200)는 SATA(serial advanced technology attachment) 표준, PATA(parallel advanced technology attachment) 표준, 또는 SCSI (small computer system interface) 표준에 따른 방식으로 외부 장치와 신호를 주고받을 수 있는 프로그램을 포함할 수 있다. 여기서, 상기 SATA 표준은 소위 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA (external SATA) 등의 모든 SATA 계열 표준을 포괄할 수 있다. PATA 표준은 IDE (integrated drive electronics), E-IDE (enhanced-IDE) 등의 모든 IDE 계열 표준을 포괄할 수 있다.
또한, SSD 컨트롤러 패키지(4200)는 EEC 또는 FTL 처리 등을 담당할 수도 있다. 이러한 SSD 컨트롤러 패키지(4200)도 패키지 형태로 메인 보드(4400) 상에 실장될 수 있다. SSD 컨트롤러 패키지(4200)는 메모리 패키지(4100)와 같이 BGA 방식, PGA 방식, MPGA 방식, TCP 방식, COB 방식, QFN 방식, QFP 방식 등으로 메인 보드(4400)에 실장될 수 있다.
상기 SSD 컨트롤러 패키지(4200)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(1000 내지 1500) 중 적어도 하나를 포함할 수 있다.
DRAM(4300)은 보조 메모리 장치로서, SSD 컨트롤러 패키지(4200)와 메모리 패키지(4100) 사이의 데이터 교환에 있어서 버퍼 역할을 수행할 수 있다. 이러한 DRAM(4300) 역시 메인 보드(4400)에 BGA 방식, PGA 방식, TCP 방식, COB 방식, QFN 방식, QFP 방식 등의 다양한 방식으로 실장될 수 있다.
메인 보드(4400)는 인쇄회로기판, 플렉서블 인쇄회로기판, 유기 기판, 세라믹 기판, 테이프 기판 등일 수 있다. 메인 보드(4400)는, 예를 들면, 상면 및 하면을 갖는 코어 보드와, 상면 및 하면 상에 각각 형성된 수지층을 포함할 수 있다. 또한, 수지층들은 다층 구조로 형성될 수 있고, 다층 구조 사이에 배선 패턴을 형성하는 신호층, 접지층, 또는 전원층이 개재될 수 있다. 한편, 수지층 상에 별도의 배선 패턴이 형성될 수도 있다. 도면상, 메인 보드(4400) 상에 표시된 미세 패턴들은 배선 패턴 또는 다수의 수동 소자들을 의미할 수 있다. 한편, 메인 보드(4400)의 한쪽 편 예컨대, 왼쪽 편에는 외부 장치와 통신하기 위한 인터페이스(4500)가 형성될 수 있다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
도 17은 도 15의 전자시스템(3000)이 모바일 폰(5000)에 적용되는 예를 보여주고 있다. 그밖에, 상기 전자시스템(3000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 기판, 12: 몸체층, 14: 하부 보호층, 15: 하부 패드, 16: 상부 보호층, 17: 상부 패드, 18: 상부 배선 패턴, 19: 상부 접속 단자, 20: 외부 접속 단자, 100: 반도체 소자, 110: 제1 반도체 칩, 120: 패시베이션층, 130: 하부 배선 패턴, 140: 접속 부재, 150: 제1 관통 전극, 160: 상부 패드, 200: 제2 반도체 소자, 202: 제2 반도체 소자, 210: 제2 반도체 칩, 220: 패시베이션층, 230: 하부 패드, 240: 접속 부재, 250: 제2 관통 전극, 260: 상부 패드, 262: 본딩 와이어, 300: 접지용 패턴, 400: 몰딩 부재, 410: 몰딩 부재, 420: 몰딩 부재, 500A: 금속성 에폭시 물질, 500B: 막 형성용 스프레이 장치, 500: 정전 방지막, 510: 정전 방지막, 520: 정전 방지막, 600: 블레이드, 610: 블레이드 휠, 620: 회전축, 630: 지지대, 1000: 반도체 패키지, 1100: 반도체 패키지, 1200: 반도체 패키지, 1300: 반도체 패키지, 1400: 반도체 패키지, 1500: 반도체 패키지, 2000: 카드, 2100: 제어기, 2200: 메모리, 3000: 전자시스템, 3100: 제어기, 3200: 입/출력 장치, 3300: 메모리, 3400: 인터페이스, 3500: 버스, 4000: 장치, 4100: 메모리 패키지, 4200: SSD 컨트롤러 패키지, 4300: DRAM, 4400: 메인 보드, 4500: 인터페이스, 5000: 모바일 폰

Claims (10)

  1. 기판;
    상기 기판의 상면에 실장되는 반도체 칩;
    상기 기판의 상면, 반도체 칩의 상면 및 측면을 덮도록 형성되는 몰딩 부재; 및
    상기 몰딩 부재의 상면 및 측면 상에 형성되는 정전 방지막을 포함하고,
    상기 몰딩 부재는 하부 평면의 넓이가 상부 평면보다 넓고, 측면이 경사진 형태로 형성되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 정전 방지막은 정전기 및 전자파 차폐가 가능한 금속 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 기판의 상부면의 평면적은 상기 기판의 하부면의 평면적보다 작고, 측면이 경사진 형태로 형성되고,
    상기 정전 방지막이 상기 기판의 측면을 덮도록 형성되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 몰딩 부재의 측면은 상기 몰딩 부재의 내부를 향하는 방향으로 오목한 형태로 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 기판의 상면에 형성되는 상부 패드를 더 포함하고,
    상기 반도체 칩은 복수개로 이루어지고,
    상기 복수의 반도체 칩은 반도체 칩 각각의 상면에서 하면 사이를 관통하여 연장되는 관통 전극이 형성되고,
    상기 복수의 반도체 칩은 상기 관통 전극으로 서로 연결되며,
    상기 상부 패드와 상기 관통 전극이 연결되어 상기 복수의 반도체 칩과 상기 기판이 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 기판의 가장자리 상면에 형성되는 적어도 하나의 접지용 패턴을 더 포함하고,
    상기 적어도 하나의 접지용 패턴은 상기 정전 방지막과 연결되는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 정전 방지막의 하부 내측면이 상기 적어도 하나의 접지용 패턴의 제1 측면과 연결되는 것을 특징으로 하는 반도체 패키지.
  8. 상면 가장자리에 적어도 하나의 접지용 패턴을 갖는 기판;
    상기 기판의 상면 중앙부에 형성되는 접속 단자;
    상기 기판 상에 실장되고, 상기 접속 단자와 연결되는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 실장되는 적어도 하나의 제2 반도체 칩;
    상기 기판의 상면, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮도록 형성되는 몰딩 부재; 및
    상기 몰딩 부재의 상면 및 측면에 일정한 두께로 형성되는 정전 방지막을 포함하고,
    상기 정전 방지막은 상기 적어도 하나의 접지용 패턴과 연결되는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 반도체 칩과 상기 적어도 하나의 제2 반도체 칩은 서로 다른 종류의 칩인 것을 특징으로 하는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 상면에서 하면 사이를 관통하는 제1 관통 전극을 포함하고,
    상기 제1 관통 전극을 통해 상기 접속 단자 및 상기 적어도 하나의 제2 반도체 칩과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
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