KR20160136498A - Bga 반도체 패키지의 전자파 차폐막 형성 방법 및 이에 사용되는 베이스 테이프 - Google Patents

Bga 반도체 패키지의 전자파 차폐막 형성 방법 및 이에 사용되는 베이스 테이프 Download PDF

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Abstract

본 발명은 BGA 반도체 패키지의 전자파 차폐막 형성 방법 및 이에 사용되는 베이스 테이프에 관한 것으로서, 더욱 상세하게는 하면에 다수의 솔더볼이 형성되어 있는 BGA 반도체 패키지의 상면과 측면에 잔자파를 차단하기 위한 차폐막을 형성하는 방법과 그 방법에 사용되는 베이스 테이프에 관한 것이다.
본 발명에 따른 BGA 반도체 패키지의 전자파 차폐막 형성 방법은, 베이스 테이프를 이용하여 BGA 반도체 패키지에 전자파 차폐막을 형성하는 공정을 빠르고 단순하며 효과적으로 수행하여 공정의 생산성을 향상시킬 뿐만 아니라 원가를 대폭 낮추는 장점이 있다.

Description

BGA 반도체 패키지의 전자파 차폐막 형성 방법 및 이에 사용되는 베이스 테이프{Method of Forming EMI Shield Layer for BGA Semi-conductor Package and Base Tape for The Same}
본 발명은 BGA 반도체 패키지의 전자파 차폐막 형성 방법 및 이에 사용되는 베이스 테이프에 관한 것으로서, 더욱 상세하게는 하면에 다수의 솔더볼이 형성되어 있는 BGA 반도체 패키지의 상면과 측면에 잔자파를 차단하기 위한 차폐막을 형성하는 방법과 그 방법에 사용되는 베이스 테이프에 관한 것이다.
반도체 패키지는 전자파의 방출이나 외부 전자파에 의한 내부 회로의 파손을 방지하기 위하여 외면에 전자파 차폐막을 형성하는 것이 일반적이다.
종래에는 트레이 위에 액상의 점착제를 도포하고 스퀴지를 이용하여 균일한 두께가 되도록 한 후에 반도체 패키지를 배치하여 점착시키는 방법으로 차폐막 형성 공정을 실시하였다. 이와 같이 반도체 패키지가 트레이에 점착된 상태에서 스퍼터링을 실시하여 반도체 패키지의 하면을 제외한 상면과 측면에 전자파 차폐막을 형성하였다. 스퍼터링이 완료되면 트레이에서 반도체 패키지를 분리하여 차폐막 형성 공정을 완료하였다.
상술한 것과 같은 종래의 차폐막 형성 방법은 트레이에 액상의 점착제를 도포하는 장비와 트레이에 반도체 패키지를 점착하여 경화시키는 장비의 가격이 매우 높기 때문에 공정의 원가가 매우 높은 문제점이 있다. 또한, 점착제와 반도체 패키지의 분리를 용이하게 하기 위하여 트레이의 점착제 위에 이형제를 코팅하는 공정으로 인해 전체적으로 공정이 복잡하고 원가도 상승하는 문제점이 있다.
한국 특허등록공보 제10-1479248호 (2014.12.29.)
본 발명은 상술한 바와 같은 종래 기술의 문제점을 감안하여 안출된 것으로, BGA 반도체 패키지에 전자차 차폐막을 효과적으로 형성하면서도 공정이 단순하고 제조 원가를 절감할 수 있는 BGA 반도체 패키지의 전자파 차폐막 형성 방법과 그 방법에 사용되는 베이스 테이프를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 BGA 반도체 패키지의 전자파 차폐막 형성 방법은 전자파를 차폐할 수 있도록 BGA 반도체 패키지의 외면에 차폐막을 형성하는 BGA 반도체 피키지의 전자파 차폐막 형성방법에 있어서, (a) 하면에 복수의 솔더볼이 형성된 BGA 반도체 패키지를 마련하는 단계; (b) 상기 솔더볼의 높이보다 두껍게 형성되며 탄성의 점착성 재질로 형성된 부착부를 구비하는 베이스 테이프를 마련하는 단계; (c) 상기 BGA 반도체 패키지의 복수의 솔더볼이 상기 베이스 테이프의 부착부에 함몰되면서 상기 BGA 반도체 패키지가 상기 베이스 테이프에 점착되도록 상기 BGA 반도체 패키지를 상기 베이스 테이프에 가압하여 패키지-테이프 조립체를 형성하는 단계; (d) 상기 패키지-테이프 조립체에 도전성 막을 스퍼터링하여 상기 BGA 반도체 패키지에 상기 전자파 차폐막을 형성하는 단계; 및 (e) 상기 패키지-테이프 조립체에서 상기 베이스 테이프를 제거하는 단계;를 포함하는 점에 특징이 있다.
또한, 본 발명에 의한 베이스 테이프는 상술한 BGA 반도체 패키지의 전자파 차폐막 형성 방법에 사용되는 점에 특징이 있다.
본 발명에 따른 BGA 반도체 패키지의 전자파 차폐막 형성 방법은, 베이스 테이프를 이용하여 BGA 반도체 패키지에 전자파 차폐막을 형성하는 공정을 빠르고 단순하며 효과적으로 수행하여 공정의 생산성을 향상시킬 뿐만 아니라 원가를 대폭 낮추는 장점이 있다.
도 1은 본 발명에 의한 BGA 반도체 패키지의 전자파 차폐막 형성 방법을 실시하기 위한 BGA 반도체 패키지의 일례를 도시한 사시도이다.
도 2 내지 도 5는 도 1에 도시된 BGA 반도체 패키지 패키지를 이용하여 본 발명의 제1실시예에 따른 BGA 반도체 패키지의 전자파 차폐막 형성 방법을 실시하는 과정을 설명하기 위한 도면이다.
도 6 및 도 7은 도 1에 도시된 BGA 반도체 패키지를 이용하여 본 발명의 제2실시예에 따른 BGA 반도체 패키지의 전자파 차폐막 형성 방법을 실시하는 과정을 설명하기 위한 도면이다.
이하에서는 첨부된 도면을 참조하여, 본 발명에 의한 BGA 반도체 패키지의 전자파 차폐막 형성 방법에 대하여 상세히 설명한다.
먼저, 본 발명의 제1실시예에 따른 BGA 반도체 패키지의 전자파 차폐막 형성 방법에 대해 설명한다.
도 1은 본 발명에 의한 BGA 반도체 패키지의 전자파 차폐막 형성 방법을 실시하기 위한 BGA 반도체 패키지의 일례를 도시한 사시도이고, 도 2 내지 도 5는 도 1에 도시된 BGA 반도체 패키지 패키지를 이용하여 본 발명의 제1실시예에 따른 BGA 반도체 패키지의 전자파 차폐막 형성 방법을 실시하는 과정을 설명하기 위한 도면이다.
본 발명에 사용되는 BGA(Ball Grid Array) 반도체 패키지(10)는 도 1에 도시된 것과 같은 구조로 형성된다. 도 1은 BGA 반도체 패키지(10)의 솔더볼(11)들이 잘 보이도록 BGA 반도체 패키지(10)의 하면이 상측을 향하도록 배치한 상태에서 도시한 사시도이다. 도 1에 도시한 것과 같이 BGA 반도체 패키지(10)의 하면에는 다수의 솔더볼(11)들이 실장된다. 솔더볼(11)들이 형성된 BGA 반도체 패키지(10)의 하면을 제외한 상면과 측면에 도전성 막을 형성하여 전자파를 차폐하게 된다. 이와 같은 차폐막(31)을 형성하기 위해서 솔더볼(11)들이 형성된 BGA 반도체 패키지(10)의 하면을 가린 상태에서 나머지 면들에 대해 도전성 막을 형성하게 된다.
먼저, 도 1에 도시한 것과 같이 하면에 복수의 솔더볼(11)들이 형성된 BGA 반도체 패키지(10)를 마련한다((a) 단계). 이와 같은 BGA 반도체 패키지(10)는 먼저 제작된 상태에서 공급된다.
다음으로 도 2에 도시한 것과 같이 탄성의 점착성 재질로 형성된 부착부(21)를 구비하는 베이스 테이프(20)를 마련한다((b) 단계). 도 3을 참조하면, 베이스 테이프(20)의 부착부(21)의 두께는 BGA 반도체 패키지(10)의 솔도볼의 높이보다 두껍게 형성된다. 베이스 테이프(20)의 부착부(21)는 점착성 재질로 형성되고 비교적 무른 재질로 형성된다. 부착부(21)의 두께를 솔더볼(11)의 높이보다 두껍게 형성함으로써, 부착부(21)가 솔더볼(11)을 확실히 감싸면서 동시에 BGA 반도체 패키지(10)의 하면에 부착부(21)가 접촉하여 점착하게 된다.
이와 같이 BGA 반도체 패키지(10)와 베이스 테이프(20)가 마련된 상태에서, 도 3에 도시한 것과 같이 BGA 반도체 패키지(10)를 베이스 테이프(20)에 대해 가압함으로써 BGA 반도체 패키지(10)를 베이스 테이프(20)에 부착시킨다((c) 단계). 베이스 테이프(20)의 부착부(21)의 무른 재질로 인해, BGA 반도체 패키지(10)의 솔더볼(11)들이 부착부(21)를 탄성 변형 및/또는 소성 변형시키면서 부착부(21) 내부로 함몰된다. 즉, 솔더볼(11)들이 부착부(21) 내부로 파고들어 부착부(21)에 의해 둘러싸이게 되고, BGA 반도체 패키지(10)의 하면은 베이스 테이프(20)에 접착된다. 즉, BGA 반도체 패키지(10)의 하면과 솔더볼(11)들은 베이스 테이프(20)의 부착부(21)와 점착되면서 외부와의 접촉이 차단된다. BGA 반도체 패키지(10)를 적절한 힘으로 적절한 깊이까지 가압하면, 상술한 바와 같이 솔더볼(11)들의 외면은 모두 베이스 테이프(20)의 부착부(21)에 의해 둘러싸이고 BGA 반도체 패키지(10)의 하면은 부착부(21)와 접촉하게 된다. 부착부(21)는 기본적으로 탄성변형되지만 어느 한계를 지나면 소성변형되면서 솔더볼(11)들을 더욱 확실하게 덮고 BGA 반도체 패키지(10)의 하면도 빈틈없이 덮게 된다.
이와 같이 BGA 반도체 패키지(10)에 베이스 테이프(20)가 점착되어 마련된 패키지-테이프 조립체(100)에 대해 도 4와 같이 스퍼터링을 실시하여 도전성 막을 형성함으로써, BGA 반도체 패키지(10)에 전자파 차폐막(31)을 형성한다((d) 단계). 이때, 베이스 테이프(20)의 부착부(21)는 화학적으로 안정되고 스퍼터링 공정의 온도를 견딜 수 있는 정도의 재질로 형성되어 있기 때문에, BGA 반도체 패키지(10)의 상면과 측면에만 도전성 차폐막(31)이 형성되고, BGA 반도체 패키지(10)의 하면에는 도전성 차폐막(31)이 형성되지 않는다. 결과적으로 BGA 반도체 패키지(10)의 솔더볼(11)들이 서로 전기적으로 연결되어 불량을 유발할 가능성이 차단된다.
이와 같이 패키지-테이프 조립체(100)에 전자파 차폐막(31)을 형성하는 과정이 완료되면, 도 5에 도시한 것과 같이 패키지-테이프 조립체(100)에서 베이스 테이프(20)를 제거한다((e) 단계). 이와 같이 베이스 테이프(20)를 제거하는 방법은 부착부(21)의 재질에 따라 다양한 방법의 사용이 가능하다. 부착부(21)의 재질에 따라서는 BGA 반도체 패키지(10)를 고정한 상태에서 베이스 테이프(20)에 힘을 가하여 당기는 방법으로 베이스 테이프(20)를 BGA 반도체 패키지(10)로부터 분리할 수 있다. 베이스 테이프(20)에 열을 가하여 부착부(21)가 연한 재질이 되고 점착력이 약화된 상태에서 베이스 테이프(20)를 떼어 내는 방법도 가능하다. 경우에 따라서는 베이스 테이프(20)를 더 높은 온도로 가열하여 부착부(21)가 녹으면서 저절로 BGA 반도체 패키지(10)로부터 분리되도록 할 수도 있다.
다음으로 도 6 및 도 7을 참고하여, 본 발명의 제2실시예에 따른 BGA 반도체 패키지의 전자파 차폐막 형성 방법에 대해 설명한다.
제2실시예에 따른 BGA 반도체 패키지의 전자파 차폐막 형성 방법은 도 6 및 도 7에 도시한 것과 같이 부착부(41)에 볼 홀(42)이 형성된 베이스 테이프(40)를 사용하는 점에서 제1실시예의 BGA 반도체 패키지의 전자파 차폐막 형성 방법과 차이가 있다.
제2실시예의 (a) 단계는 제1실시예의 BGA 반도체 패키지의 전자파 차폐막 형성 방법과 동일하다.
제2실시예에 따른 BGA 반도체 패키지의 전자파 차폐막 형성 방법에서는 (b) 단계에서 도 6에 도시한 것과 같이 BGA 반도체 패키지(10)의 솔더볼(11)들과 대응하는 위치에 볼 홀(42)들이 형성된 부착부(41)를 사용한다. 부착부(41)의 볼 홀(42)들은 평평한 주위보다 오목하게 형성되고 경우에 따라서는 BGA 반도체 패키지(10) 하면의 솔더볼(11)들과 대응하는 형상으로 형성될 수도 있다.
이와 같은 베이스 테이프(40)를 이용하여 도 7에 도시한 것과 같이 (c) 단계에서 BGA 반도체 패키지(10)의 솔더볼(11)들이 각각 부착부(41)의 볼 홀(42)과 마주하도록 배치된 상태에서 BGA 반도체 패키지(10)를 상기 부착부(41)에 가압하여 상기 패키지-테이프 조립체(200)를 형성한다. 이 경우 도 7과 같이 볼 홀(42) 주위의 부착부(41)는 솔더볼(11)을 완전히 감싸지 않을 수도 있다. 이러한 경우에도 베이스 테이프(40)의 부착부(41)는 BGA 반도체 패키지(10)의 하면을 외부에 대해 완전히 기밀하므로, (d) 단계에서 차폐막(31)을 형성하더라도 BGA 반도체 패키지(10) 하면에는 차폐막(31)이 형성되지 않는다.
이와 같이 차폐막(31)을 형성하는 (d) 단계가 완료되면 베이스 테이프(40)를 제거하는 (e) 단계를 실시하여 제2실시예의 BGA 반도체 패키지의 전자파 차폐막 형성 방법을 완료한다.
10: BGA 반도체 패키지 11: 솔더볼
20, 40: 베이스 테이프 21, 41: 부착부
42: 볼 홀 100, 200: 패키지-테이프 조립체
31: 차폐막

Claims (6)

  1. 전자파를 차폐할 수 있도록 BGA(Ball Grid Array) 반도체 패키지의 외면에 차폐을 형성하는 BGA 반도체 피키지의 전자파 차폐막 형성방법에 있어서,
    (a) 하면에 복수의 솔더볼이 형성된 BGA 반도체 패키지를 마련하는 단계;
    (b) 상기 솔더볼의 높이보다 두껍게 형성되며 탄성의 점착성 재질로 형성된 부착부를 구비하는 베이스 테이프를 마련하는 단계;
    (c) 상기 BGA 반도체 패키지의 복수의 솔더볼이 상기 베이스 테이프의 부착부에 함몰되면서 상기 BGA 반도체 패키지가 상기 베이스 테이프에 점착되도록 상기 BGA 반도체 패키지를 상기 베이스 테이프에 가압하여 패키지-테이프 조립체를 형성하는 단계;
    (d) 상기 패키지-테이프 조립체에 도전성 막을 스퍼터링하여 상기 BGA 반도체 패키지에 상기 전자파 차폐막을 형성하는 단계; 및
    (e) 상기 패키지-테이프 조립체에서 상기 베이스 테이프를 제거하는 단계;를 포함하는 것을 특징으로 하는 BGA 반도체 패키지의 전자파 차폐막 형성 방법.
  2. 제1항에 있어서,
    상기 (c) 단계는, 상기 솔더볼의 외면이 모두 상기 베이스 테이프의 부착부에 의해 둘러싸이고 상기 BGA 반도체 패키지의 하면이 상기 베이스 테이프의 부착부와 접촉하도록 상기 BGA 반도체 패키지를 상기 베이스 테이프에 대해 가압하는 것을 특징으로 하는 BGA 반도체 패키지의 전자파 차폐막 형성 방법.
  3. 제1항에 있어서,
    상기 베이스 테이프의 부착부는, 상기 (c) 단계에서 탄성변형 및 소성변형되면서 상기 BGA 반도체 패키지의 솔더볼들을 모두 덮고 상기 BGA 반도체 패키지의 하면에 점착되는 것을 특징으로 하는 BGA 반도체 패키지의 전자파 차폐막 형성 방법.
  4. 제1항에 있어서,
    상기 (e) 단계는, 상기 패키지-테이프 조립체를 가열하여 상기 BGA 반도체 패키지에서 상기 베이스 테이프를 분리하는 것을 특징으로 하는 BGA 반도체 패키지의 전자파 차폐막 형성 방법.
  5. 제3항에 있어서,
    상기 (b) 단계에서, 상기 베이스 테이프의 부착부에는 상기 BGA 반도체 패키지의 솔더볼들과 대응하는 위치에 주위보다 오목하게 형성된 볼 홀(ball hole)들이 형성되고,
    상기 (c) 단계는, 상기 BGA 반도체 패키지의 솔더볼들이 각각 상기 부착부의 볼 홀과 마주하도록 배치된 상태에서 상기 BGA 반도체 패키지를 상기 부착부에 가압하여 상기 패키지-테이프 조립체를 형성하는 것을 특징으로 하는 BGA 반도체 패키지의 전자파 차폐막 형성 방법.
  6. 제1항 내지 제5항에 사용되는 것을 특징으로 하는 베이스 테이프.
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US15/155,086 US9613913B2 (en) 2015-05-19 2016-05-16 Method of forming electromagnetic interference shielding layer of ball grid array semiconductor package and base tape for the method
CN201610329719.9A CN106169463B (zh) 2015-05-19 2016-05-18 形成电磁干扰屏蔽层的方法和用于所述方法的基带

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180076615A (ko) * 2016-12-28 2018-07-06 주식회사 서광 Bga 반도체 패키지 스퍼터링용 로딩 테이프, 이로부터 제조되는 로딩 부재, 및 이를 이용한 bga 반도체 패키지 스퍼터링 방법
WO2019013589A1 (ko) * 2017-07-13 2019-01-17 두성산업 주식회사 반도체 고정용 자성 테이프
KR102298329B1 (ko) * 2020-03-24 2021-09-03 최재균 반도체 패키지 스퍼터링용 프리테이프 및 이를 이용한 반도체 패키지 스퍼터링 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008454B1 (en) 2017-04-20 2018-06-26 Nxp B.V. Wafer level package with EMI shielding
CN108242439A (zh) * 2018-01-05 2018-07-03 中芯长电半导体（江阴）有限公司 具有电磁防护的扇出型天线封装结构及其制备方法
JP6992564B2 (ja) * 2018-02-08 2022-01-13 昭和電工マテリアルズ株式会社 電子部品の製造方法、仮保護用樹脂組成物及び仮保護用樹脂フィルム
KR102160071B1 (ko) 2018-03-05 2020-09-25 성균관대학교산학협력단 퍼지 기반 마이크로그리드 보호 방법 및 장치
KR20200088741A (ko) 2019-01-15 2020-07-23 두성산업 주식회사 Bga 반도체패키지의 전자파 차폐막 형성 공정용 테이프
CN112289689B (zh) * 2020-10-29 2024-04-02 甬矽电子(宁波)股份有限公司 半导体封装结构制作方法和半导体封装结构
CN114293164B (zh) * 2021-12-29 2024-04-12 立芯科技(昆山)有限公司 一种半导体产品的电磁屏蔽层制备方法及半导体产品

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010283147A (ja) * 2009-06-04 2010-12-16 Seiko Epson Corp 半導体装置の製造方法、基板の製造方法及び基板
US20120175761A1 (en) * 2009-10-09 2012-07-12 Shinichi Zenbutsu Semiconductor device
US8597979B1 (en) * 2013-01-23 2013-12-03 Lajos Burgyan Panel-level package fabrication of 3D active semiconductor and passive circuit components
KR101479248B1 (ko) 2014-05-28 2015-01-05 (주) 씨앤아이테크놀로지 액상 점착제를 이용한 반도체 패키지의 전자파 차폐를 위한 스퍼터링 방법 및 이를 위한 스퍼터링 장치
KR20150120794A (ko) * 2014-04-18 2015-10-28 삼성전자주식회사 반도체 칩을 구비하는 반도체 패키지

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100454533C (zh) * 2003-04-15 2009-01-21 波零公司 用于电子元件封装的emi屏蔽
JP2006059839A (ja) * 2004-08-17 2006-03-02 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US7928538B2 (en) * 2006-10-04 2011-04-19 Texas Instruments Incorporated Package-level electromagnetic interference shielding
JPWO2011021328A1 (ja) * 2009-08-18 2013-01-17 日本電気株式会社 シールド層と素子側電源端子が容量結合した半導体装置
TW201140705A (en) * 2010-05-11 2011-11-16 Powertech Technology Inc Manufacturing method and structure of semiconductor package
US9484279B2 (en) * 2010-06-02 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die
TWI447888B (zh) * 2011-06-13 2014-08-01 Advanced Semiconductor Eng 具有凹部之半導體結構及其製造方法
US8420437B1 (en) * 2011-12-05 2013-04-16 Powertech Technology Inc. Method for forming an EMI shielding layer on all surfaces of a semiconductor package
US20140264784A1 (en) * 2013-03-14 2014-09-18 Nxp B. V. Metal Shielding on Die Level
TWI509767B (zh) * 2013-12-13 2015-11-21 Universal Scient Ind Shanghai 電子封裝模組及其製造方法
US20160111375A1 (en) * 2014-10-17 2016-04-21 Tango Systems, Inc. Temporary bonding of packages to carrier for depositing metal layer for shielding

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010283147A (ja) * 2009-06-04 2010-12-16 Seiko Epson Corp 半導体装置の製造方法、基板の製造方法及び基板
US20120175761A1 (en) * 2009-10-09 2012-07-12 Shinichi Zenbutsu Semiconductor device
US8597979B1 (en) * 2013-01-23 2013-12-03 Lajos Burgyan Panel-level package fabrication of 3D active semiconductor and passive circuit components
KR20150120794A (ko) * 2014-04-18 2015-10-28 삼성전자주식회사 반도체 칩을 구비하는 반도체 패키지
KR101479248B1 (ko) 2014-05-28 2015-01-05 (주) 씨앤아이테크놀로지 액상 점착제를 이용한 반도체 패키지의 전자파 차폐를 위한 스퍼터링 방법 및 이를 위한 스퍼터링 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180076615A (ko) * 2016-12-28 2018-07-06 주식회사 서광 Bga 반도체 패키지 스퍼터링용 로딩 테이프, 이로부터 제조되는 로딩 부재, 및 이를 이용한 bga 반도체 패키지 스퍼터링 방법
WO2019013589A1 (ko) * 2017-07-13 2019-01-17 두성산업 주식회사 반도체 고정용 자성 테이프
KR102298329B1 (ko) * 2020-03-24 2021-09-03 최재균 반도체 패키지 스퍼터링용 프리테이프 및 이를 이용한 반도체 패키지 스퍼터링 방법

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CN106169463B (zh) 2018-06-15
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