JPWO2011021328A1 - シールド層と素子側電源端子が容量結合した半導体装置 - Google Patents

シールド層と素子側電源端子が容量結合した半導体装置 Download PDF

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Abstract

第一の面上に基板側電源端子と基板側グランド端子とが設けられた配線基板と、前記配線基板の前記第一の面側に配置され、前記第一の面に対向する位置に配置される対向面が設けられた半導体素子と、前記半導体素子において、前記対向面以外の外表面を覆うように設けられたシールド層と、前記対向面上に設けられ前記基板側電源端子に電気的に接続された素子側電源端子と、前記対向面上に設けられ、前記基板側グランド端子及び前記シールド層にそれぞれ電気的に接続された素子側グランド端子と、前記シールド層と前記素子側電源端子とを容量結合させる第一の容量結合部と、を備える半導体装置。

Description

本発明は、半導体装置に関し、特に電磁波を遮断するシールド構造を有する半導体装置に関する。
本願は、２００９年８月１８日に出願された特願２００９−１８９１３０号に基づき優先権を主張し、その内容をここに援用する。
近年の技術の発展に伴い、６０ＧＨｚや７６ＧＨｚといったミリ波帯で動作する１チップＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体装置の開発が進んでいる。
ミリ波帯においては、微少なインダクタンスやキャパシタンスが半導体装置のマッチング特性に影響するため、ＭＭＩＣとパッケージとを接続する配線は極力小さくする必要がある。そのため例えば、特許文献１の図１に記載されている半導体装置のように、金ワイヤ接続ではなく、ワイヤよりもインダクタンスが小さい金バンプなどを利用したフリップチップ接続が提案されている。
ところで、ミリ波帯を含む高周波帯のＭＭＩＣでは、ＭＭＩＣから放射される不要電磁波を遮断するためにＭＭＩＣの周囲を電気的にシールドすることが多く、前記フリップチップ接続構造を利用したシールド構造も多く提案されている。
例えば、特許文献２に記載されている従来技術では、フリップチップ接続したＭＣＭ（Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ）基板の裏面および側面をメタライズすると同時に、側面メタライズ部を実装基板に半田壁を形成し半田接続することで、シールド構造を実現している。
また、特許文献３に記載されている従来技術では、機能回路を囲うように接地電極に接続されたバンプを配列し、そこにカバー基板を接続することでシールド構造を実現している。
そして、特許文献４に記載されている半導体装置は、半導体チップと、半導体チップ上に設けられた一対のグランドパッドと、半導体チップ上であって一対のグランドパッドの間に設けられた一対の信号線パッドとを備えている。
半導体チップの側壁には第１メタル層が設けられている。第２メタル層は、第１メタル層に接続され、グランドパッドまで延在している。一対の信号線パッドにはボンディングワイヤの一端がそれぞれ接続されていて、ボンディングワイヤの他端は信号線に接続されている。
また、半導体チップの下面には、第３メタル層が設けられている。
特開２００１−２６７４８７号公報、図１ 日本国特許第３５９０３４０号明細書、図２ 実用新案登録第３０６６８５５号公報、図１ 特開２００６−２１６６７２号公報、図１０
特許文献２に開示されたＭＣＭ基板のシールド構造は、その断面構造が半導体装置をフリップチップ接続する構造と似ているため、半導体装置のフリップチップ接続にも適用が可能である。半導体装置のフリップチップ接続では半田を利用したバンプのみならず、金や銅を利用したバンプ接続も一般的である。
しかしながら、金や銅を利用したバンプ接続の場合は、バンプ接続工程に追加してハンダ壁を形成する工程が必要であり、製造コスト増となってしまう。
また、特許文献３に開示されたシールド構造体では、機能回路の外周に接地されたバンプ群を追加で配列する必要がある。さらにシールド対象が能動素子を含む場合、その周辺には電源端子あるいは電源配線を設ける必要があるので、特許文献３に示すようにシールド対象の周辺にバンプ群を配列することは非常に困難であり、現実的でない。
そして、特許文献４に記載されている半導体装置では、半導体チップから下方に放射される電磁波を第３メタル層で遮断することができるが、半導体チップの上方のボンディングワイヤが通る部分、及び第２メタル層が設けられていない部分では、電磁波を充分に遮断することができないという問題があった。
また、ボンディングワイヤと第２メタル層との隙間を小さくすることでも電磁波を遮断することができるが、隙間の寸法精度にバラツキが生じるので効果的ではない。
本発明は、このような問題点に鑑みてなされたものであって、フリップチップ接続を行なうときに新たな工程を追加すること無く電磁波を確実に遮断するシールド構造を構成することができる半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、第一の面上に基板側電源端子と基板側グランド端子とが設けられた配線基板と、前記配線基板の前記第一の面側に配置され、前記第一の面に対向する位置に配置される対向面が設けられた半導体素子と、前記半導体素子において、前記対向面以外の外表面を覆うように設けられたシールド層と、前記対向面上に設けられ前記基板側電源端子に電気的に接続された素子側電源端子と、前記対向面上に設けられ、前記基板側グランド端子及び前記シールド層にそれぞれ電気的に接続された素子側グランド端子と、前記シールド層と前記素子側電源端子とを容量結合させる第一の容量結合部と、を備える。
本発明の半導体装置によれば、基板側電源端子と素子側電源端子とが電気的に接続され、シールド層、素子側グランド端子及び基板側グランド端子が電気的に接続されている。
ここで、シールド層と素子側電源端子が一定の距離離間していても、両部材を容量結合させることにより、この両部材は実質的に短絡した状態となる。このため、シールド層と素子側電源端子の間においても電磁波を効果的に遮断することができる。
一般的に、半導体素子が動作するときには半導体素子から電磁波が発せられるが、フリップチップ接続される配線基板と半導体素子をこのように構成することにより、新たな工程を追加することなく、発せられる電磁波を確実に遮断することができる。
本発明の第１実施形態の半導体装置の側面の断面図である。 同半導体装置の半導体素子の底面図である。 図２の要部拡大図である。 同半導体装置が電磁波を遮断する効果を解析するための解析モデルを示した図である。 同解析モデルによる解析結果を示す図である。 本発明の第２実施形態の半導体装置の半導体素子の底面図である。 図６の要部拡大図である。 本発明の第３実施形態の半導体装置の半導体素子の底面図である。 図８の要部拡大図である。 本発明の第４実施形態の半導体装置の半導体素子の底面図である。 図１０中の切断線Ａ−Ａの断面図である。 本発明の実施形態の変形例の側面の断面図である。
（第１実施形態）
以下、本発明に係る半導体装置の第１実施形態を、図１から図５を参照しながら説明する。
図１に示すように、本実施形態の半導体装置１はミリ波帯（波長が１ｍｍ〜１０ｍｍの電磁波）で動作するＭＭＩＣ等であり、多層基板（配線基板）２の後述する基材２２の天面（第一の面）２２ａ上に、平板状に形成された半導体素子３がフリップチップ接続により接続されて構成されている。
図１及び図２に示すように、半導体素子３は、平板状に形成された基材５と、基材５の底面（対向面）５ａの中央部に設けられた電子回路部６と、基材５の底面５ａ以外の外表面を覆うように設けられたシールド層７と、底面５ａ上において電子回路部６を囲うように複数設けられたＤＣ端子（素子側電源端子）８と、底面５ａ上に設けられたグランド端子（素子側グランド端子）９と、シールド層７とＤＣ端子８とを容量結合させる第一の容量結合部１０とを備えている。
半導体素子３の基材５は、ガリウムヒ素、シリコン、又はシリコンゲルマニウム等の材料から形成されている。現在の技術では基材５の材料としてガリウムヒ素が最適であるが、シリコンやシリコンゲルマニウム等、ガリウムヒ素と異なる材料を使用したミリ波半導体の研究開発が進んでいる。このため、基材５の材料は、ミリ波半導体を構成可能な上記のいずれの材料でも良く、ガリウムヒ素に限定されるものではない。
電子回路部６はセンサーや増幅器等の機能部品であり、その動作に伴って周囲にミリ波帯の電磁波を発するものである。
シールド層７は、底面５ａの外縁部に設けられた外周グランド１４と、基材５の側面に設けられた側面メタル１５と、基材５の天面に設けられた裏面メタル１６とが一体となって構成されている。
シールド層７は、ミリ波半導体製造によく使われる金メッキや金を用いたスパッタリングにて形成されることが最適である。シールド層７は全面が金属で形成されていることが望ましいが、一部に穴やスリットが空いていても良い。
一般的に、電子回路部６の動作周波数が３０ＧＨｚのときの金の表皮深さが約０．４５μｍであることを考慮すると、金の厚さは１μｍ以上が最適である。しかしながら、もちろん１μｍ未満でも本発明の効果が損なわれるものではない。
また、シールド層７に金以外の金属を使用することも問題ない。さらに、シールド層７は、金単体でなく、金合金であったり、金の上層あるいは下層に他の金属を配置することで形成したものであったりしても何ら問題ない。
ＤＣ端子８とグランド端子９は、それぞれが平面視で略正方形形状に形成され、複数のＤＣ端子８と１つのグランド端子９が、互いに離間して全体として矩形状に配置されている。
ＤＣ端子８は、外周グランド１４から底面５ａの中央部側に離間した位置に配置されている。グランド端子９は、外周グランド１４の１つの角部の近くで、底面５ａの中央部側に配置されていて、グランド端子９と外周グランド１４は、配線パターン（導体）１７により直接電気的に接続されている。
なお、図中には高周波の入出力用端子であるＲＦ端子が示されていないが、ＤＣ端子８やグランド端子９の近傍にＲＦ端子があっても良いことは言うまでもない。
また、本実施形態では、ＤＣ端子８とグランド端子９は、それぞれが平面視で略正方形形状に形成されるとしたが、ＤＣ端子とグランド端子の形状は平面視で円形や矩形等でも良く、特に限定されるものではない。
さらに、本実施形態では、複数のＤＣ端子８と１つのグランド端子９が、電子回路部６を囲うように全体として矩形状に配置されているとした。しかし、これらＤＣ端子とグランド端子の配置はこの配置に限定されるものではなく、全体として電子回路部６を囲うように配置されていれば良い。
図３に示すように、第一の容量結合部１０は、外周グランド１４、ＤＣ端子８にそれぞれ設けられたインターデジタル電極１８、インターデジタル電極１９を有し、それらインターデジタル電極１８、１９は、各々櫛形形状に形成され、互いに離間した状態でわずかな隙間を有して組み合わされるように配置されている。
本実施形態において、インターデジタル電極１８、１９は、平面視において、基材５の隣接する側面に直交する方向に延びている。
ミリ波帯において、インターデジタル電極１８、１９同士が互いにショートしていると見なすためには、第一の容量結合部１０での容量が大きい方が良く、そのためにはインターデジタル電極１８、１９間の隙間は狭い方が良い。よって、半導体装置１の製造プロセスの最小ルールに基づきインターデジタル電極１８、１９を製造することが最適である。
また、ＤＣ端子８、グランド端子９、及びインターデジタル電極１８、１９は、外周グランド１４と同様、金メッキや金を用いたスパッタリングにて形成される事が最適である。インターデジタル電極１８、１９の厚さが厚いほど第一の容量結合部１０の容量が増加するが、コストや接続性、外周グランド１４との一体成形の容易性等を考慮すると、インターデジタル電極１８、１９の厚さは外周グランド１４の厚さと同様に１μｍ以上とするのが最適である。
もちろん、外周グランド１４と同様に、インターデジタル電極１８、１９に金以外の材料を使用したり、インターデジタル電極１８、１９の厚さを１μｍ未満に変えたりした場合でも、本発明における効果を損なうことはない。
図１に示すように、多層基板２は、平板状に形成された基材２２と、基材２２の天面２２ａ上に設けられたグランド端子（基板側グランド端子）２３及び複数のＤＣ端子（基板側電源端子）２４（図１では１つのみ表示）と、基材２２の底面２２ｂ上に設けられたグランド層２５と、グランド端子２３とグランド層２５を接続するグランドビア２６と、ＤＣ端子２４と接続され基材２２の底面２２ｂまで延びるＤＣビア２７とを備えている。
基材２２は、複数の層を積層するとともに外表面が絶縁性を有するように形成されたものである。ミリ波帯で用いられる半導体素子を実装する多層基板の基材としてセラミック基板が一般的であり、本発明においても基材２２としてセラミック基板が最適であるが、ガラスエポキシ基板など他の基板材料でも、本発明の効果を損なうものではない。
グランド端子２３及び複数のＤＣ端子２４は、基材２２の天面２２ａ上に半導体素子３の底面５ａを重ねて平面視したときに、それぞれがグランド端子９及び複数のＤＣ端子８に重畳する位置に配置されている。すなわち、グランド端子９とＤＣ端子８は、基材２２の天面２２ａ上で互いに離間して全体として矩形状に配置されている。
グランド層２５は金属により形成され、図２に示すＤＣ端子８とグランド端子９が形成する矩形状の形状と同じかそれ以上の面積となる必要がある。
また図１において、グランド層２５は基材２２の底面２２ｂ上に設けられているが、基材２２の内部の層に形成されても何ら問題ない。
ＤＣビア２７は、グランド層２５には直接接続されず、グランド層２５との間に数十μｍ程度の隙間を設けて近接して配置されている。遮断する電磁波の波長に対して十分小さな隙間は電磁波の遮断の効果に影響を与えないため、ＤＣビア２７とグランド層２５の間に隙間があっても問題がないからである。
この隙間はクリアランスと呼ばれ、半導体装置１の製造プロセス精度に依存して設計ルールとして規定されていることが一般的であり、隙間の大きさは設計ルールに従って設定されれば良い。
また、グランド端子２３、ＤＣ端子２４、グランド層２５、グランドビア２６、及びＤＣビア２７は、銀や銅に金メッキすることにて形成されることが最適であるが、他の金属材料で形成されても何ら問題ない。
更に、多層基板２に、図１で図示していない他の導体層や他のビア等が存在しても何ら問題ない。
そして、半導体素子３の底面５ａが多層基板２の天面２２ａに対向するように配置された状態で、ＤＣ端子８はＤＣ端子２４にバンプ２８により電気的に接続され、グランド端子９はグランド端子２３にバンプ２９により電気的に接続されている。
本発明の効果を実現するためには、バンプの種類は特に限定されないが、ＤＣ端子８、２４やグランド端子９、２３と同材料の金を用いたスタッドバンプが最適である。
以上説明したように、本実施形態の半導体装置１によれば、ＤＣビア２７、ＤＣ端子２４、バンプ２８、及びＤＣ端子８は互いに電気的に接続された導体であり、シールド層７、配線パターン１７、グランド端子９、バンプ２９、グランド端子２３、グランドビア２６、及びグランド層２５は、互いに電気的に接続された導体である。
さらに、外周グランド１４に設けられたインターデジタル電極１８とＤＣ端子８に設けられたインターデジタル電極１９が互いに容量結合しているために高周波的に同電位であり、かつ、多層基板２のＤＣビア２７とグランド層２５とが互いの間に数十μｍ程度の隙間を設けて近接して配置されている。
１ｍｍ〜１０ｍｍのミリ波帯の波長に対し、数十μｍ程度の隙間は１／１０波長以下と十分小さな隙間であり、電磁波を遮断するシールド効果を損なわない隙間である。
したがって、ＤＣビア２７、ＤＣ端子２４、バンプ２８、ＤＣ端子８、第一の容量結合部１０、シールド層７、配線パターン１７、グランド端子９、バンプ２９、グランド端子２３、グランドビア２６、及びグランド層２５により、電子回路部６から発せられる電磁波を確実に遮断することができる。
また、本実施形態の半導体装置１の各構成は、フリップチップ接続されるミリ波ＭＭＩＣに通常使用されているものなので、既存の工程を適宜調整・変更するだけで追加工程や追加材料を必要とせずに電磁波を遮断することができる。
そして、半導体素子３は多層基板２に、フリップチップ接続により接続されているので、多層基板２に半導体素子３をコンパクトに接続することができる。
また、電子回路部６の周囲には複数のＤＣ端子８が設けられ、それぞれのＤＣ端子８と外周グランド１４とが第一の容量結合部１０で容量結合しているので、外周グランド１４とＤＣ端子８との間を通る電磁波をより確実に遮断することができる。
さらに、グランド端子９と外周グランド１４は、配線パターン１７により直接電気的に接続されているので、グランド端子９と外周グランド１４との間を電磁波が通過するのを防止することができる。
次に、本実実施形態の半導体装置１が電磁波を遮断する効果を解析により求めた結果について説明する。
図４に示すように、半導体装置１の底面５ａ上に電磁波放射源３２があることを想定し、半導体装置１の表面と、半導体装置１の外部にある電磁波受信アンテナ３３との信号伝送特性を３次元電磁界解析により求めた。
この３次元電磁界解析による結果を図５に示す。図の横軸は電磁波放射源３２が発する電磁波の周波数（ＧＨｚ）であり、縦軸は本実施形態の半導体装置１の伝送利得と、比較例である第一の容量結合部１０が無い場合の半導体装置の伝送利得との差（ｄＢ）を示している。
なお、図の縦軸の伝送利得の差が負の値であって、その値が小さくなるほど半導体装置１の第一の容量結合部１０の効果が大きいことを示している。
図５の解析結果から、本実施形態の半導体装置１が１００ＧＨｚを超えるミリ波帯において格段の効果を有していることが分かる。
ここで、第一の容量結合部１０の容量結合を、単純な平行平板コンデンサのモデルで考えた場合、電極間距離が半分になれば、コンデンサの電気容量は倍となる。このため、例えば更に微細な製造ルールをもつプロセスによりインターデジタル電極を形成することで、更に低い周波数から本実施形態の効果を奏することが出来るようになることは明らかである。
なお、インターデジタル電極１８、１９は本実施形態に示した形状に限ることなく、外周グランド１４とＤＣ端子８が高容量にて結合出来る構造であれば良い。
（第２実施形態）
次に、本発明に係る第２実施形態について説明するが、前記実施形態と同一の部位には同一の符号を付してその説明は省略し、異なる点についてのみ説明する。
図６に示すように、本実施形態の半導体装置における半導体素子４２は、上記実施形態の半導体装置１における半導体素子３の第一の容量結合部１０に代えて第一の容量結合部４３を、そしてＤＣ端子８とグランド端子９とを容量結合させる第二の容量結合部４４を備えている。
図７に示すように、第一の容量結合部４３は、外周グランド１４、ＤＣ端子８にそれぞれ設けられたインターデジタル電極４６、インターデジタル電極４７を有し、それらインターデジタル電極４６、４７は、各々櫛形形状に形成され、互いに離間した状態でわずかな隙間を有して組み合わされるように配置されている。
平面視において、インターデジタル電極４６は基材５の隣接する側面に平行な方向に延びていて、外周グランド１４から基材５の隣接する側面に直交する方向に延びる配線パターン４８に電気的に接続されている。インターデジタル電極４７は、インターデジタル電極４６に挟まれるようにインターデジタル電極４６に対して略平行に配置されている。
また、本実施形態において、図６に示すように、外周グランド１４におけるグランド端子９が配置されていない３つの角部には配線パターン４９が設けられ、それぞれが外周グランド１４と電気的に接続されている。
前述の第一の容量結合部４３は、配線パターン４９を通して外周グランド１４とＤＣ端子８とを容量結合させるためにも備えられている。
さらに、図７に示すように、第一の容量結合部４３は、配線パターン１７を通して外周グランド１４とＤＣ端子８とを容量結合させるためにも備えられている。

図７に示すように、第二の容量結合部４４は、ＤＣ端子８、グランド端子９にそれぞれ設けられたインターデジタル電極５０、インターデジタル電極５１を有し、それらインターデジタル電極５０、５１は、各々櫛形形状に形成されている。本実施形態において、インターデジタル電極５０、５１は、平面視において、基材５の隣接する側面に平行な方向に延びている。

このように構成された本実施形態の半導体装置によれば、新たな工程を追加すること無く、電子回路部６から発せられる電磁波を確実に遮断するシールド構造を構成することができる。

さらに、ＤＣ端子８とグランド端子９との間の第二の容量結合部４４でインターデジタル電極５０、５１による容量結合を行うことで、電子回路部６が発する電磁波をより確実に遮断することができる。

なお、本実施形態では、全てのＤＣ端子８に第一の容量結合部４３を備えたが、一部のＤＣ端子８のみに第一の容量結合部４３を備えるように構成しても良い。

（第３実施形態）

次に、本発明に係る第３実施形態について説明するが、前記実施形態と同一の部位には同一の符号を付してその説明は省略し、異なる点についてのみ説明する。

図８に示すように、本実施形態の半導体装置における半導体素子６２は、上記第２実施形態の半導体装置における半導体素子４２の配線パターン４８に接続された第一の容量結合部４３に代えて、隣接するＤＣ端子８同士を容量結合させる第三の容量結合部６３を備えている。

図９に示すように、第三の容量結合部６３は、一方のＤＣ端子８、及びこれに隣接する他方のＤＣ端子８にそれぞれ設けられたインターデジタル電極６４、インターデジタル電極６５を有し、インターデジタル電極６４、６５は、各々櫛形形状に形成されている。インターデジタル電極６４、６５は、互いに離間した状態でわずかな隙間を有して組み合わされるように配置されている。

インターデジタル電極６４、６５は、平面視において、基材５の隣接する側面に平行な方向に延びている。

このように構成された本実施形態の半導体装置によれば、新たな工程を追加すること無く、電子回路部６から発せられる電磁波を確実に遮断するシールド構造を構成することができる。

さらに、隣接するＤＣ端子８同士の第三の容量結合部６３で、インターデジタル電極６４、６５による容量結合を行うことで、電子回路部６が発する電磁波をより確実に遮断するとともに、隣接するＤＣ端子８同士を直接的に同電位にすることができる。

（第４実施形態）

次に、本発明に係る第４実施形態について説明するが、前記実施形態と同一の部位には同一の符号を付してその説明は省略し、異なる点についてのみ説明する。

図１０に示すように、本実施形態の半導体装置における半導体素子７２は、上記第１実施形態の半導体装置１における半導体素子３の第一の容量結合部１０に代えて、ＭＩＭＣ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ−Ｃａｐａｃｉｔｏｒ）構造の容量素子とされた第一の容量結合部７３を備えている。

図１１に示すように、第一の容量結合部７３は、ＤＣ端子８と電気的に接続された下層導体層７４と、前述の外周グランド１４と、下層導体層７４と外周グランド１４に挟まれた誘電体７５とにより構成されている。

ＤＣ端子８と下層導体層７４とは、スルーホール７６に金属部材７７を埋め込むことにより互いに電気的に接続されている。また、外周グランド１４と下層導体層７４との半導体素子３の厚さ方向の間隔を数百ｎｍとし、この間隔に誘電体７５を配置することで、ＭＩＭＣ構造の容量素子を構成している。

下層導体層７４は金やアルミニウム、白金などが最適であるが、他の導体でも本実施形態の効果を妨げるものではない。

また、下層導体層７４とＤＣ端子８との間隔は、１００ｎｍ程度が最適であるが、この値に限定されるものではない。さらに、誘電体７５の材料としては窒化シリコンが最適であるが、この材料に限定されるものではない。

このように構成された本実施形態の半導体装置によれば、新たな工程を追加すること無く、電子回路部６から発せられる電磁波を確実に遮断するシールド構造を構成することができる。

さらに、第一の容量結合部７３の容量結合の容量を高め、外周グランド１４とＤＣ端子８との間を通る電磁波をより確実に遮断することができる。

以上、本発明の第１実施形態から第４実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の構成の変更等も含まれる。

例えば、上記第１実施形態から第４実施形態では、半導体素子３、４２、６２、７２（以下、「半導体素子３等」と称する）がフリップチップ接続される配線基板を多層基板２としたが、図１２に示すように、半導体素子３等は単層基板（配線基板）８２にフリップチップ接続されてもよい。

単層基板８２の天面８２ａ上には、グランド端子（基板側グランド端子）８３とＤＣ端子（基板側電源端子）８４が配設されている。そして、ＤＣ端子８はＤＣ端子８４にバンプ２８により電気的に接続され、グランド端子９はグランド端子８３にバンプ２９により電気的に接続されている。

配線基板を単層基板８２とすることで、半導体装置を製造するのに要するコストを低減させることができる。

なお、半導体素子３等を接続する対象は、多層基板２や単層基板８２に限ることなく、例えば半導体素子３等を他の半導体素子に接続することができる等、その他多くの実施形態にて本発明の効果を実現することが出来ることは明らかである。

また、上記第１実施形態から第４実施形態では、第一の容量結合部、第二の容量結合部、及び第三の容量結合部として、一組のインターデジタル電極によるものと、ＭＩＭＣ構造の容量素子によるものとを適宜組み合わせて用いることができる。

さらに、上記第１実施形態から第４実施形態では、グランド端子９と外周グランド１４とを配線パターン１７で直接電気的に接続したが、グランド端子９と外周グランド１４とを容量結合させることにより電気的に接続しても良い。
本発明の半導体装置によれば、シールド層と素子側電源端子が一定の距離離間していても容量結合しているため、実質的に短絡した状態となり、シールド層と素子側電源端子の間においても電磁波を効果的に遮断することができる。

フリップチップ接続される配線基板と半導体素子を本発明のように構成することにより、新たな工程を追加することなく、発せられる電磁波を確実に遮断することができる。
１ 半導体装置
２ 多層基板（配線基板）
３、４２、６２、７２ 半導体素子
５ａ 底面（対向面）
６ 電子回路部
７ シールド層
８ ＤＣ端子（素子側電源端子）
９ グランド端子（素子側グランド端子）
１０、４３、７３ 第一の容量結合部
１８、１９、４６、４７、５０、５１、６４、６５ インターデジタル電極
２２ａ 天面（第一の面）
２３、８３ グランド端子（基板側グランド端子）
２４、８４ ＤＣ端子（基板側電源端子）
４４ 第二の容量結合部
６３ 第三の容量結合部
７５ 誘電体
８２ 単層基板（配線基板）

Claims (10)

  1. 第一の面上に基板側電源端子と基板側グランド端子とが設けられた配線基板と、
    前記配線基板の前記第一の面側に配置され、前記第一の面に対向する位置に配置される対向面が設けられた半導体素子と、
    前記半導体素子において、前記対向面以外の外表面を覆うように設けられたシールド層と、
    前記対向面上に設けられ前記基板側電源端子に電気的に接続された素子側電源端子と、
    前記対向面上に設けられ、前記基板側グランド端子及び前記シールド層にそれぞれ電気的に接続された素子側グランド端子と、
    前記シールド層と前記素子側電源端子とを容量結合させる第一の容量結合部と、
    を備えることを特徴とする半導体装置。
  2. 前記半導体素子は前記配線基板に、フリップチップ接続により接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記対向面上に配置された電子回路部をさらに備え、
    前記電子回路部の周囲には前記素子側電源端子が複数設けられていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第一の容量結合部は、前記シールド層と前記素子側電源端子とにそれぞれ形成され、櫛形形状で互いに離間した状態で組み合わされるインターデジタル電極を有することを特徴とする請求項１に記載の半導体装置。
  5. 少なくとも一つの前記素子側電源端子と前記素子側グランド端子とを容量結合させる第二の容量結合部をさらに備えることを特徴とする請求項１に記載の半導体装置。
  6. 前記第二の容量結合部は、前記素子側電源端子と前記素子側グランド端子とにそれぞれ形成され、櫛形形状で互いに離間した状態で組み合わされるインターデジタル電極を有することを特徴とする請求項５に記載の半導体装置。
  7. 少なくとも一組の隣接する前記素子側電源端子同士を容量結合させる第三の容量結合部をさらに備えることを特徴とする請求項１に記載の半導体装置。
  8. 前記第三の容量結合部は、隣接する前記素子側電源端子同士にそれぞれ形成され、櫛形形状で互いに離間した状態で組み合わされるインターデジタル電極を有することを特徴とする請求項７に記載の半導体装置。
  9. 前記第一の容量結合部は、前記シールド層と前記素子側電源端子とを、間に誘電体を挟んで接続することにより構成され、ＭＩＭＣ構造の容量素子とされていることを特徴とする請求項１に記載の半導体装置。
  10. 前記シールド層と前記素子側グランド端子とは、導体により直接電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
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