JP2006216672A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract


【課題】 接地インダクタンスを容易に低減することができ、半導体チップの収率を向上可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】 半導体チップ２１の第１主面に配置された半導体能動素子及び半導体能動素子のグランドパッド１１と、第１主面に対して垂直な半導体チップの側壁面上に配置された第１メタル層２４ａと、第１メタル層２４ａに接続され、グランドパッド１１上まで延在する第２メタル層２５ａとを備える。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に高周波回路の接地インダクタンスを低減可能な半導体装置及び半導体装置の製造方法に関する。
ガリウム砒素（ＧａＡｓ）等の化合物半導体は、シリコン（Ｓｉ）と比べて高速動作が可能で、電力の変換効率がよいなどの優れた特徴を有している。このような化合物半導体の特徴を生かして、高周波回路を集積回路構造にしたモノリシックマイクロ波集積回路（ＭＭＩＣ）が開発され、実用化されている。ＧａＡｓ系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）等を用いたパワーアンプモジュールも、そのようなＭＭＩＣの一つであり、携帯電話等の機器で広く用いられている。これらの機器の小型化要求に伴い、半導体装置の小型化も進んでいる。
半導体装置の小型化が更に進むと、グランド配線等の寄生インピーダンス成分が問題となる。高周波回路においては、半導体装置を接続する配線、特にグランド配線の寄生インピーダンスが高周波特性に影響を与える。現在一般的に利用可能な半導体装置においては、半導体チップの信号線パッド及びグランドパッドと実装基板の信号線及びグランドとの接続がボンディングワイヤを用いて行われている。このため、接地インダクタンスが大きくなり、パワーアンプモジュールのパワーゲインが劣化する。
こうした接地インダクタンスの問題を解決するために、半導体基板表面側のダイシングライン上にＶ字形状の刃を用いてＶ溝を形成し、このＶ溝に導電性材料を形成することで、半導体チップの端面に金属層を形成する方法が提案されている（例えば、特許文献１参照。）しかし、Ｖ溝を形成する方法では、Ｖ溝が深くなるにつれてダイシングライン幅も増加するため、１ウエハからの半導体チップの収率が低下し、生産性が低下する。
特開２００４−１５３０１５号公報
本発明は、接地インダクタンスを容易に低減することができ、半導体チップの収率を向上可能な半導体装置及び半導体装置の製造方法を提供する。
本発明の第１の特徴は、（イ）半導体チップの第１主面に配置された半導体能動素子及び半導体能動素子のグランドパッドと、（ロ）第１主面に対して垂直な半導体チップの側壁面上に配置された第１メタル層と、（ハ）第１メタル層に接続され、グランドパッド上まで延在する第２メタル層とを備える半導体装置であることを要旨とする。
第２の特徴は、（イ）半導体基板の第１主面上に選択されたチップ領域に、半導体能動素子と半導体能動素子のグランドパッドを形成する工程と、（ロ）チップ領域を囲む分離領域に、第１主面に対して垂直に物理的に分離溝を形成する工程と、（ハ）分離溝表面に第１メタル層を形成する工程と、（ニ）第１メタル層に接続されて、グランドパッド上まで延在する第２メタル層を形成する工程と、（ホ）第１主面に対向する半導体基板の第２主面を分離溝の底部が露出するまで研磨し、分離溝においてチップ領域を半導体チップとして分離する工程と、（ヘ）実装基板のグランド上に導電性材料を形成する工程と、（ト）導電性材料を介してグランドと第１メタル層とを電気的に接続する工程とを含む半導体装置の製造方法であることを要旨とする。
本発明によれば、接地インダクタンスを容易に低減することができ、半導体チップの収率を向上可能な半導体装置及び半導体装置の製造方法を提供できる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
本発明の実施の形態に係る半導体装置は、図１に示すように、半導体チップ２１と、半導体チップ２１の側壁面上に配置された第１メタル層２４ａと、第１メタル層２４ａに接続され、半導体能動素子のグランドパッド１１上まで延在する第２メタル層２５ａとを備える。
半導体チップ２１の半導体基板１ａの第１主面（表面）には、半導体能動素子（図示省略）、受動素子（図示省略）、金（Ａｕ）あるいはアルミニウム（Ａｌ）製等のグランドパッド１１及び信号線パッド１２がそれぞれ配置され、ＭＭＩＣを構成している。半導体能動素子には、ＨＢＴ、高電子移動度トランジスタ（ＨＥＭＴ）、ショットキーゲート型電解効果トランジスタ（ＭＥＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）等の種々の能動素子などが含まれる。受動素子には、コンデンサ、抵抗、インダクタ、スタブ等の種々のインピーダンスマッチング用素子が含まれる。
半導体基板１ａ、グランドパッド１１及び信号線パッド１２上には、ポリイミド等の有機膜又はシリコン酸化膜（ＳｉＯ2）あるいはシリコン窒化膜（Ｓｉ3Ｎ4）等の無機膜を含む絶縁膜１３が配置されている。グランドパッド１１及び信号線パッド１２は、絶縁膜１３に設けられた開口部により電気的接続がなされる。
半導体チップ２１の側壁面は、ダイシングブレード等の切削装置等により半導体チップ２１の第１主面に対して垂直に物理的に切削された面であり、表面に微細な凹凸を有する。第１メタル層２４ａは、半導体チップ２１の側壁面上及び第１主面上の周辺部の一部を覆うように形成されている。第１メタル層２４ａとしては、金／ニッケル（Ａｕ／Ｎｉ）製等の金属薄膜が好適である。
第２メタル層２５ａは、グランドパッド１１及び絶縁膜１３上に配置されている。半導体基板１ａ第１主面の周辺部において第１メタル層２４ａに接続されている。第２メタル層２５ａとしては、金／チタン（Ａｕ／Ｔｉ）等の金属薄膜が好適である。第１メタル層２４ａ及び第２メタル層２５ａ上には、第１及び第２メタル層２４ａ，２５ａより厚く形成されたグランドメタル層２６が配置されている。グランドメタル層２６としては、Ａｕ製等の金属薄膜が好適である。
図２は、図１に示す半導体チップ２１を第１主面側の上面からみた場合の一例を示す。グランドメタル層２６は、信号線パッド１２のある半導体素子領域４０の周囲から半導体チップ２１の側壁まで延在するように形成されている。半導体素子領域４０上には絶縁膜１３が配置されている。絶縁膜１３の一部からは、信号線パッド１２が露出している。
図２に例示する半導体チップ２１は、図１に示すように、アルミナ基板等の実装基板３上のグランド５上に、導電性材料１７を介して搭載される。導電性材料１７としては、例えば銀（Ａｇ）ペースト等が利用可能である。半導体チップ２１の信号線パッド１２は、Ａｕ線等のボンディングワイヤ１８により実装基板３の信号線７に接続されている。
本発明の実施の形態に係る半導体装置によれば、半導体チップ２１のグランドパッド１１が、導電性材料１７を介して実装基板３のグランド５に接続される。このため、半導体チップ２１と実装基板３とを繋ぐグランド接続用のボンディングワイヤが不要となり、接地インダクタンスを容易に低減でき、半導体チップ２１及び実装基板３も微細化できる。また、後述する半導体装置の製造方法により明らかとなるが、図１に示す半導体チップ２１の側壁は、ストレート形状の刃を有する切削装置等により、半導体基板１ａの第１主面に対して垂直方向に形成される。このため、側面をＶ字形状の刃を用いて側壁が斜めに形成された半導体チップに比べて半導体チップ２１の第２主面（裏面）の面積効率が向上する。すなわち、同一の第２主面の面積で比較すれば、半導体チップ２１の第１主面の利用効率が増大する。この結果、１ウエハから得られる半導体チップ２１の収率も向上する。
さらに、図１に示す半導体チップ２１の側壁面は、半導体チップ２１の第１主面に垂直であるため、一般的に利用可能な蒸着等により十分な厚さの膜が得られにくい。図１に示す半導体装置においては、半導体チップ２１の側壁面に第２メタル層２５ａと同程度の厚さの第１メタル層２４ａを配置することにより、半導体チップ２１の側壁面へのステップカバレジを改善し、第１及び第２メタル層２４ａ，２５ａ上に配置されるグランドメタル層２６との密着性を向上できる。この結果、配線の信頼性や製造歩留まりが向上する。また、第１メタル層２４ａ及びグランドメタル層２６との２層構造により、半導体チップ２１の側壁面にも十分な厚さを確保できるので、接地インダクタンスが低減する。
次に、本発明の実施の形態に係る半導体チップ２１の製造工程を図３〜図９に示す工程断面図を用いて説明する。
（イ）半導体基板１の第１主面に、図３に示すように、Ａｕメタル膜製等のグランドパッド１１及び信号線パッド１２をそれぞれ形成する。なお、図３においては省略しているが、この際、半導体基板１の第１主面には、ＨＢＴ等の半導体能動素子とコンデンサ、抵抗などの受動素子も同時に形成され、ＭＭＩＣが構成される。その後、半導体基板１の第１主面上に、グランドパッド１１及び信号線パッド１２の表面の一部及びダイシングライン領域３１に開口部を有する絶縁膜１３を形成する。ダイシングライン領域３１とは、ＭＭＩＣを半導体チップ２１毎に分離する分離領域を指す。
（ロ）図４に示すように、ダイシング装置のブレード１００により、半導体基板１の第１主面側からダイシングライン領域３１に、例えば深さ１００μｍ程度の分離溝３２を形成する。この時、ストレート形状のブレード１００を用いることにより、溝幅が１００μｍ以下、好ましくは８０μｍ以下、更に好ましくは２０μｍ以下の分離溝３２を、半導体基板１の第１主面に対して側壁面がほぼ垂直になるように切削する。なお、ストレート形状のブレード１００とは、一般的なダイシング装置等に利用可能なブレードを指す。
（ハ）図５に示すように、分離溝３２の表面とダイシングライン領域３１上の一部の半導体層上に、Ａｕ／Ｎｉ製等の第１メタル層２４ａを、例えば無電解めっき法により２０〜３０ｎｍ程度の厚さで選択的に形成する。この際、グランドパッド１１、信号線パッド１２及び絶縁膜１３上をフォトレジスト等でカバーすることにより、グランドパッド１１，信号線パッド１２及び絶縁膜１３上には第１メタル層２４ａは形成されないようにする。図６に示すように、スパッタリング装置、蒸着装置等により、半導体基板１の第１主面全面に電解めっき法によりＡｕ／Ｔｉ等を２０〜３０ｎｍ程度の厚さで蒸着させ、第２メタル層２５を形成する。
（ニ）図７に示すように、半導体基板１の第１主面上のグランドパッド１１と分離溝３２を含む領域に露出開口部を有するフォトレジスト１５を形成する。その後、電解めっき液中で第２メタル層２５より電流を供給してＡｕ選択電解めっきを行い、略２μｍ程度の厚さのグランドメタル層２６を形成する。
（ホ）フォトレジスト１５を除去した後、イオンミリング法等によりグランドメタル層２６の開口部に露出している第２メタル層２５のＡｕ／Ｔｉを選択的に除去する。図８に示すように、分離溝３２に埋め込まれた第１メタル層２４ａ、第１メタル層２４ａに接続され、グランドパッド１１に延在する第２メタル層２５ａ、及び第１メタル層２４ａ及び第２メタル層２５ａ上のグランドメタル層２６がそれぞれ形成される。
（ヘ）次に、図９に示す半導体基板１の第２主面の研磨を行う。第２主面の研磨を行うことにより、分離溝３２の底部の第１メタル層２４あるいはグランドメタル層２６が露出してくる。更に半導体基板１を研磨すると、図９に示すように、半導体チップ２１が個片に分離される。その際、分離溝３２内にレジストやワックス等の後工程で除去可能な材料を充填した後に第２主面を研磨することで、分離溝３２の側壁上の第１メタル層２４ａ及びグランドメタル層２６の表面加工を容易にすることも可能である。加工された半導体チップ２１を、信号線７及びグランド５が形成された実装基板３のグランド５上に導電性材料１７を介して搭載すれば、図１に示す半導体装置が製造可能となる。
本発明の実施の形態に係る半導体装置の製造方法においては、半導体素子領域４０間に設けられたダイシングライン領域３１に、ブレード１００により物理的に分離溝３２が形成される。このため、エッチング等により分離溝３２を形成する場合に比べて、製造工程を簡略化できる。また、分離溝３２を形成する場合には、刃先がストレート形状のブレード１００が用いられるため、Ｖ字型のブレードを用いた場合に比べて分離溝３２の溝幅を大幅に低減できる。これにより、Ｖ字型のブレードを用いた場合に比べてダイシングライン領域３１を狭くできるため、半導体チップ２１の面積利用効率が増大する。この結果、１ウエハからの半導体チップ２１の収率が向上し、半導体装置の生産性が向上する。
分離溝３２の溝幅を、例えば２０μｍ程度に微細化した場合は、電解めっき法等を用いて半導体基板１ａの側壁に均一な金属薄膜を形成することが困難となる。実施の形態に係る半導体装置の製造方法においては、例えば無電解めっき法等を用いて分離溝３２の表面に予めＡｕ／Ｎｉ等の第１メタル層２４ａを選択的に形成しておく。これにより、分離溝３２の溝幅を微細化しても分離溝３２の側壁上に均一な厚さのメタル層を形成できる。
第１メタル層２４ａとして用いられるＮｉは、後工程で除去されるレジストやワックスあるいは第２メタル層２５、グランドメタル層２６として採用されるＡｕ、Ｔｉ等に比べて除去されにくい。実施の形態に係る半導体装置の製造方法においては、グランドパッド１１、信号線パッド１２及び絶縁膜１３上には、第１メタル層２４ａを形成しないようにすることにより、図１に示す半導体装置の加工をより容易化できる。この結果、接地インダクタンスを容易に低減でき、半導体チップ２１及び実装基板３も微細化可能な半導体装置を製造できる。
（変形例）
実施の形態の変形例に係る半導体装置は、図１０に示すように、半導体チップ２１の第２主面全体に、第１メタル層２４ａに接続された第３メタル層２７を更に有する点が、図１に示す半導体装置と異なる。第３メタル層２７は、例えば厚さ１μｍ程度のＡｕ／Ｎｉの金属薄膜が好適である。他は、実施の形態に示す半導体装置の構成と実質的に同様であるので、説明を省略する。
図１に示す半導体装置においては、実装基板３のグランド５と半導体チップ２１のグランドパッド１１の電気的接続が、導電性材料１７に接触する第１メタル層２４ａ及びグランドメタル層２６によりなされる。このため、図１に示す半導体装置は、導電性材料１７中に半導体チップ２１を一部埋め込むように搭載するのが好ましい。これに対し、図１０に示す半導体装置においては、半導体チップ２１の裏面全体に第３メタル層２７が配置されるため、導電性材料１７と金属層との接触面積を大きくできる。したがって、半導体チップ２１と導電性材料１７との電気的接続をより確実に行うことができる。
図１０に示す半導体装置を製造する場合は、図９に示すように、半導体チップ２１をそれぞれ個片化した後、半導体基板１ａの第２主面に、無電解めっき法、あるいは蒸着装置やスパッタ装置等により第３メタル層２７を形成することにより、容易に製造可能である。
（その他の実施の形態）
本発明は、上述の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
本発明の実施の形態においては、ＭＭＩＣとして説明したが、半導体集積回路に限定されるものではなく、単一の半導体能動素子が搭載されたマイクロ波パワー素子などの個別素子（ディスクリートデバイス）などにも適用可能で、種々の半導体装置を対象とすることが可能である。また、ブレード１００として、ダイシング装置のブレードを用いて説明したが、半導体基板スクライバ等のブレードを用いてもよいことは、勿論である。
本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められる。
本発明の実施の形態に係る半導体装置の一例を示す概略構成図である。 図１に示す半導体チップを上面からみた場合の一例を示す平面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。 本発明の実施の形態の変形例に係る半導体装置の一例を示す概略構成図である。
符号の説明
１，１ａ…半導体基板
３…実装基板
５…グランド
１１…グランドパッド
１３…絶縁膜
１７…導電性材料
２１…半導体チップ
２４，２４ａ…第１メタル層
２５，２５ａ…第２メタル層
２６…グランドメタル層
２７…第３メタル層
３１…ダイシングライン領域
３２…分離溝

Claims (5)

  1. 半導体チップの第１主面に配置された半導体能動素子及び該半導体能動素子のグランドパッドと、
    前記第１主面に対して垂直な前記半導体チップの側壁面上に配置された第１メタル層と、
    前記第１メタル層に接続され、前記グランドパッド上まで延在する第２メタル層
    とを備えることを特徴とする半導体装置。
  2. 前記第１主面に対向する前記半導体チップの第２主面に、前記第１メタル層に接続された第３メタル層を更に有することを特徴とする請求項１に記載の半導体装置。
  3. 実装基板と、
    前記実装基板上に配置されたグランドとを更に含み、
    前記第１メタル層が、前記グランド上に配置された導電性材料を介して前記グランドに電気的に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 半導体基板の第１主面上に選択されたチップ領域に、半導体能動素子と該半導体能動素子のグランドパッドを形成する工程と、
    前記チップ領域を囲む分離領域に、前記第１主面に対して垂直に物理的に分離溝を形成する工程と、
    前記分離溝表面に第１メタル層を形成する工程と、
    前記第１メタル層に接続されて、前記グランドパッド上まで延在する第２メタル層を形成する工程と、
    前記第１主面に対向する前記半導体基板の第２主面を前記分離溝の底部が露出するまで研磨し、前記分離溝において前記チップ領域を半導体チップとして分離する工程と、
    実装基板のグランド上に導電性材料を形成する工程と、
    前記導電性材料を介して前記グランドと前記第１メタル層とを電気的に接続する工程
    とを含むことを特徴とする半導体装置の製造方法。
  5. 前記第１主面に対向する前記半導体基板の第２主面に、前記第１メタル層に接続された第３メタル層を形成する工程を更に含み、
    前記グランドは、前記導電性材料と前記第３メタル層とを介して前記第１メタル層と電気的に接続されることを特徴とする請求項４に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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