KR20190080246A - 반도체 패키지의 제조방법 - Google Patents

반도체 패키지의 제조방법 Download PDF

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Abstract

본 발명은 반도체 패키지의 제조방법에 대한 것으로, 상기 제조방법은 기판의 일면 상에 복수의 반도체 소자를 서로 이격하여 실장하는 단계; 상기 복수의 반도체 소자 및 기판 상부를 몰딩하여 몰딩부를 형성하는 단계; 상기 반도체 소자들 사이의 몰딩부를 1차 커팅하여 홈부를 형성하는 단계; 상기 홈부를 제1 전자파 차폐재로 충진하여 전자파 차폐 충진부를 형성하는 단계; 상기 기판의 타면에 표면 보호 필름을 부착하는 단계; 상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포하여 전자파 차폐층을 형성하는 단계; 상기 기판의 타면으로부터 표면 보호 필름을 분리하여 제거하는 단계; 및 상기 전자파 차폐 충진부 및 기판을 2차 커팅하여 반도체 패키지 단위로 분할하는 단계를 포함하고, 상기 표면 보호 필름의 부착 단계는 전자파 차폐층을 형성하는 단계 전에 수행된다.

Description

반도체 패키지의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 보다 상세하게는 고주파가 발생하는 환경에서 전자파 간섭에 대한 내성이 강한 차폐 수단을 갖는 반도체 패키지의 제조방법에 관한 것이다.
모바일 기기 성능 향상에 따른 데이터 전송 속도의 증가로 인해 전자파의 간섭 영향이 증가하고 있다. 이를 해결하기 위해서, 금속캔(Metal can) 등을 전자 제품에 씌워 전자파를 차폐하는 방법을 사용하고 있다. 그러나, 모바일 기기의 소형화 및 박형화에 따른 공간적인 제약으로 인해 반도체 패키지 레벨의 전자파 차폐 방법이 점차 요구되고 있는 실정이다.
전술한 반도체 패키지 레벨의 전자파 차폐 방법으로는 스프레이(spray)법, 플레이팅(plating)법, 스퍼터링(sputtering)법 등이 있다. 이 중에서, 스퍼터링법은 다른 방법에 비해 차폐효과가 우수하여, 현재 가장 보편적으로 양산되는 방법에 해당되나, 초기 투자비가 높아 실질적으로 Biz 진입에 어려움이 있다. 특히, 스퍼터링법에 의한 전자파 차폐 방법은 증착 공정을 진행하기 위한 일련의 증착 설비와 유닛(unit) 단위로 구성되는 패키지를 로딩/언로딩하기 위한 핸들링 시스템의 부가설비 투자가 필수적으로 요구된다. 또한, 유닛 스퍼터링을 위해 링 프레임(ring frame) 상에 부착하여 반도체 패키지를 안착시키는 지그(Jig) 역할로서 폴리이미드(PI) 테이프를 사용하는데, 이러한 재료비의 소모가 상대적으로 크다. 아울러, 유닛 핸들링에 의한 시간당 생산량(UPH)이 10K 수준에 불과하다.
따라서, 대량 생산이 용이하고 경제적이며, 전자파 차폐 효과가 우수한 반도체 패키지 레벨의 신규 전자파 차폐 방법의 개발이 요구되고 있는 실정이다.
본 발명의 목적은 전자파 간섭으로부터 반도체 패키지 동작의 신뢰성을 높일 수 있는 전자파 차폐 수단을 갖는 반도체 패키지의 제조방법을 제공하고자 한다.
상기한 기술적 과제를 달성하고자, 본 발명은 반도체 패키지의 제조방법을 제공한다.
일례에 따르면, 반도체 패키지의 제조방법은 기판의 일면 상에 복수의 반도체 소자를 서로 이격하여 실장하는 단계; 상기 복수의 반도체 소자 및 기판 상부를 몰딩하여 몰딩부를 형성하는 단계; 상기 반도체 소자들 사이의 몰딩부를 1차 커팅하여 홈부를 형성하는 단계; 상기 홈부를 제1 전자파 차폐재로 충진하여 전자파 차폐 충진부를 형성하는 단계; 상기 기판의 타면에 표면 보호 필름을 부착하는 단계; 상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포하여 전자파 차폐층을 형성하는 단계; 상기 기판의 타면으로부터 표면 보호 필름을 분리하여 제거하는 단계; 및 상기 전자파 차폐 충진부 및 기판을 2차 커팅하여 반도체 패키지 단위로 분할하는 단계를 포함하고, 상기 표면 보호 필름의 부착 단계는 전자파 차폐층을 형성하는 단계 전에 수행된다.
다른 일례에 따르면, 반도체 패키지의 제조방법은 기판의 일면 상에 복수의 반도체 소자를 서로 이격하여 실장하는 단계; 상기 복수의 반도체 소자 및 기판 상부를 몰딩하여 몰딩부를 형성하는 단계; 상기 기판의 타면에 표면 보호 필름을 부착하는 단계; 상기 반도체 소자들 사이의 몰딩부 및 기판을 1차 커팅하여 홈부를 형성하는 단계; 상기 홈부를 제1 전자파 차폐재로 충진하여 전자파 차폐 충진부를 형성하는 단계; 상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포하여 전자파 차폐층을 형성하는 단계; 상기 기판의 타면으로부터 표면 보호 필름을 분리하여 제거하는 단계; 및 상기 전자파 차폐 충진부를 2차 커팅하여 반도체 패키지 단위로 분할하는 단계를 포함한다.
다른 일례에 따르면, 반도체 패키지의 제조방법은 전술한 단계 이외, 상기 반도체 소자의 실장 단계 후, 몰딩부 형성 단계 전에, 상기 복수의 반도체 소자 사이의 이격 영역에 전도성 부재를 배치하는 단계를 더 포함할 수 있다.
또 다른 일례에 따르면, 반도체 패키지의 제조방법은 전술한 단계 이외, 상기 표면 보호 필름의 제거 단계 후, 2차 커팅 단계 전에, 상기 보호 필름이 제거된 기판의 표면에 복수의 외부 단자를 배치하는 단계를 더 포함할 수 있다.
본 발명에서는 반도체 패키지의 상면 및 측면 모두가 전자파 차폐능을 갖는 차폐 재료로 둘러싸여 있으므로, 반도체 소자에서 발생된 전자파가 차폐되는 효과, 반도체 패키지로 유입되는 전자파가 차폐되는 효과, 및 인쇄회로기판에서 발생하는 전자파가 차폐되는 효과가 발휘되고, 따라서 주변 반도체 패키지 및 전자소자들 간의 전자파 영향을 최소화할 수 있고, 전자파 차폐층 형성의 부피를 최소화하여 전자기기의 박형화 및 소형화에 유리하다.
또한, 본 발명은 반도체 패키지의 전자파 차폐층 형성 구조를 새롭게 개선하여 공정수 및 제조비용을 절감하여 경제성을 향상시키고, 생산성을 높일 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 공정 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 공정 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 공정 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 공정 단면도이다.
도 5는 본 발명의 제1 실시예에 따라 제조된 전자파 차폐 수단을 갖는 반도체 패키지를 나타낸 단면도이다.
도 6은 본 발명의 제2 실시예에 따라 제조된 전자파 차폐 수단을 갖는 반도체 패키지를 나타낸 단면도이다.
도 7은 본 발명의 제3 실시예에 따라 제조된 전자파 차폐 수단을 갖는 반도체 패키지를 나타낸 단면도이다.
도 8은 본 발명의 제4 실시예에 따라 제조된 전자파 차폐 수단을 갖는 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이때 본 명세서에서 "제1", "제2" 등의 용어는 임의의 순서 또는 중요도를 나타내는 것이 아니라 구성요소들을 서로 구별하고자 사용된 것이다.
종래에는 복수의 반도체 소자가 실장된 기판을 이용하여 반도체 패키지를 제조할 경우, 전자기파에 의한 장해, 즉 전자기파 간섭(electromagnetic interference, EMI)을 억제하기 위해서, 몰딩 이후 몰딩부 표면 전체를 전자파 차폐재로 차폐한 다음, 기판을 단위 패키지 단위로 분할하고, 이어서 분할된 각 단위 패키지의 측면을 다시 전자파 차폐재로 도포하였다. 이와 같이, 단위 패키지의 측면에 전자파 차폐재를 도포할 경우, 기판의 하부가 전자파 차폐재에 의한 오염에 노출되고, 이로 인해 합선(short) 위험이 증가된다.
이에, 본 발명에서는 몰딩 공정 후 반도체 소자들 사이의 몰딩부에 홈부를 형성한 다음 형성된 홈부에 전자파 차폐 충진부를 형성함으로써, 싱귤레이션 공정 이후 개별 단위로 분할된 반도체 패키지의 모든 표면이 전자파 차폐 재료로 둘러싸여 있기 때문에, 반도체 패키지의 외부 및/또는 내부에서 발생하는 전자파의 간섭을 방지할 수 있다.
구체적으로, 홈부 내에 형성된 전자파 차폐 충진부는 싱귤레이션(singulation) 공정에서 반도체 패키지 단위로 기판을 분할할 때 기판과 함께 커팅되고, 이때 전자파 차폐 충진부의 잔부가 반도체 패키지의 각 측면에 전자파 차폐층 형태로 남게 된다. 또한, 전자파 차폐 충진부의 잔부가 몰딩부 표면에 형성된 전자파 차폐층과 물리적으로 결합되어 있기 때문에, 본 발명에서는 패키지 전체에 대한 차폐막을 형성할 수 있다. 이에 따라, 전자파 차폐재가 최종 단위 패키지에 보다 안정적으로 결합하여 구조적 안정성과 우수한 전자파 차폐 효과를 지속적으로 유지할 수 있다.
게다가, 본 발명은 기판의 타면에 표면 보호 필름을 부착한 후 몰딩부 표면에 전자파 차폐층을 형성함으로써, 전자파 차폐재 때문에 기판 하부 표면이 오염되는 것을 방지할 수 있고, 따라서 기판 하부에 합선(short)이 발생하는 것을 방지할 수 있다.
아울러, 본 발명은 반도체 소자의 실장 후 전도성 부재를 배치함으로써, 전도성 부재가 홈부의 형성시 몰딩부와 함께 커팅되어 홈부 내에 형성되는 전자파 차폐 충진부와 물리적, 전기적으로 연결되어 있기 때문에, 접지부의 역할을 할 수 있다. 따라서, 본 발명은 반도체 패키지 내부에서 발생된 전자파를 그라운드(ground)로 흡수시킬 수 있다.
이와 같이, 본 발명은 전자파 간섭으로부터 반도체 패키지 동작의 신뢰성을 높일 수 있는 전자파 차폐 수단을 갖는 반도체 패키지를 제조할 수 있고, 제조된 반도체 패키지는 반도체 패키지의 내부 및 외부의 전자파를 차단 및/또는 흡수할 수 있다. 게다가, 본 발명은 반도체 패키지에 형성된 전자파 차폐층의 부피가 작기 때문에, 전자기기의 박형화 및 소형화에 유리하다. 아울러, 본 발명은 반도체 패키지의 전자파 차폐층 형성 구조를 새롭게 개선하여 공정수 및 제조비용을 절감하여 경제성을 향상시키고, 생산성을 높일 수 있다.
본 발명의 일례에 따르면, 반도체 패키지의 제조방법은 기판의 일면 상에 복수의 반도체 소자를 서로 이격하여 실장하는 단계; 상기 복수의 반도체 소자 및 기판 상부를 몰딩하여 몰딩부를 형성하는 단계; 상기 반도체 소자들 사이의 몰딩부를 1차 커팅하여 홈부를 형성하는 단계; 상기 홈부를 제1 전자파 차폐재로 충진하여 전자파 차폐 충진부를 형성하는 단계; 상기 기판의 타면에 표면 보호 필름을 부착하는 단계; 상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포하여 전자파 차폐층을 형성하는 단계; 상기 기판의 타면으로부터 표면 보호 필름을 분리하여 제거하는 단계; 및 상기 전자파 차폐 충진부 및 기판을 2차 커팅하여 반도체 패키지 단위로 분할하는 단계를 포함하고, 상기 표면 보호 필름의 부착 단계는 전자파 차폐층을 형성하는 단계 전에 수행된다.
다른 일례에 따르면, 반도체 패키지의 제조방법은 기판의 일면 상에 복수의 반도체 소자를 서로 이격하여 실장하는 단계; 상기 복수의 반도체 소자 및 기판 상부를 몰딩하여 몰딩부를 형성하는 단계; 상기 기판의 타면에 표면 보호 필름을 부착하는 단계; 상기 반도체 소자들 사이의 몰딩부 및 기판을 커팅하여 홈부를 형성하는 단계; 상기 홈부를 제1 전자파 차폐재로 충진하여 전자파 차폐 충진부를 형성하는 단계; 상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포하여 전자파 차폐층을 형성하는 단계; 상기 기판의 타면으로부터 표면 보호 필름을 분리하여 제거하는 단계; 및 상기 전자파 차폐 충진부를 2차 커팅하여 반도체 패키지 단위로 분할하는 단계를 포함한다.
또 다른 일례에 따르면, 반도체 패키지의 제조방법은 상기 반도체 소자의 실장 단계 후, 몰딩부 형성 단계 전에, 상기 복수의 반도체 소자 사이의 이격 영역에 전도성 부재를 배치하는 단계를 더 포함할 수 있다.
또 다른 일례에 따르면, 반도체 패키지의 제조방법은 상기 표면 보호 필름의 제거 단계 후, 2차 커팅 단계 전에, 상기 보호 필름이 제거된 기판의 표면에 복수의 외부 단자를 배치하는 단계를 더 포함할 수 있다.
다만, 전술한 본 발명에 따른 제조방법은 필요에 따라 각 공정의 단계가 변형되거나 또는 선택적으로 혼용되어 수행될 수 있다.
이하, 도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 공정 단면도이다.
제1 실시예에 따른 반도체 패키지의 제조방법은 도 1에 도시된 바와 같이, (a) 기판의 일면 상에 복수의 반도체 소자를 서로 이격하여 실장하는 단계; (b) 상기 복수의 반도체 소자 및 기판 상부를 몰딩하여 몰딩부를 형성하는 단계; (c) 상기 반도체 소자들 사이의 몰딩부를 1차 커팅하여 홈부를 형성하는 단계; (d) 상기 홈부를 제1 전자파 차폐재로 충진하여 전자파 차폐 충진부를 형성하는 단계; (e) 상기 기판의 타면에 표면 보호 필름을 부착하는 단계; (f) 상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포하여 전자파 차폐층을 형성하는 단계; (g) 상기 기판의 타면으로부터 표면 보호 필름을 분리하여 제거하는 단계; (h) 상기 보호 필름이 제거된 기판의 표면에 복수의 외부 단자를 배치하는 단계; 및 (i) 상기 전자파 차폐 충진부 및 기판을 2차 커팅하여 반도체 패키지 단위로 분할하는 단계를 포함한다. 다만, 상기 표면 보호 필름의 부착 단계는 전자파 차폐층을 형성하는 단계 전에 수행된다. 또, 상기 외부 단자 배치 단계는 반도체 패키지가 랜드 그리드 어레이(Land Grid Array, LGA) 형태인 경우, 생략할 수 있다.
이하, 도 1를 참고하여, 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 각 공정 단계별로 나누어 설명하면 다음과 같다.
(a) 기판 상에 복수의 반도체 소자를 실장하는 단계(이하, 'S110 단계'라 함)
도 1(a)에 도시된 바와 같이, 본 단계에서는 복수의 반도체 소자를 기판의 일면 상에 서로 이격하여 실장한다. 이에 따라, 기판(10)은 일면에 반도체 소자(11)가 실장된 다수의 패키지 단위 영역(미도시)을 갖는다.
상기 기판(10)은 일면에 반도체 소자(11)가 실장된 다수의 패키지 단위영역(미도시)을 갖는다. 이러한 기판(10)은 소정의 회로패턴(미도시)이 형성된 인쇄회로기판(PCB, printed circuit board)일 수 있다. 구체적으로, 상기 기판(10)은 반도체 소자(11) 및 본딩 와이어(12)를 포함하는 복수의 반도체 패키지 단위 영역(미도시)을 포함하는데, 이때 복수의 반도체 패키지 단위 영역은 가로 및 세로 방향을 따라 구획된 구조로 되어 있다. 각 패키지 단위 영역(미도시)을 구획하는 경계부에는 소잉 라인이 형성될 수 있다.
이러한 기판(10)은 스트립 형태(strip type)일 수 있다. 기판(10)이 스트립 형태일 경우, 공정 진행하여 로딩 및 언로딩시 기판의 핸들링(handling)이 용이하고, 공정이 간소화될 수 있다.
상기 반도체 소자(11)는 회로가 형성되며 특정 기능을 수행하는 당 분야에 알려진 통상적인 반도체 칩 등과 같은 전자소자로, 상기 기판(10)에 실장된다. 일례로 백라이트 구동회로, 카메라 구동회로, 전원 구동회로 등과 관련된 것일 수 있다. 이러한 반도체 소자(11)는 표면 전극(미도시)를 갖는데, 이러한 표면 전극은 본딩 와이어(12)을 통해 상기 표면 전극에 대응되는 기판 전극(미도시)에 전기적으로 접속되게 된다. 이때, 복수의 반도체 소자끼리는 서로 전기적으로 접속되지 않아도 된다. 상기 반도체 소자(11)와 기판(10), 및 복수의 반도체 소자(11) 사이를 전기적으로 접속하는 방법은 와이어 본딩 방식, 범프 접속 방식 등을 들 수 있으며, 이에 특별히 제한되지 않는다.
상기 반도체 패키지 단위 영역 간의 이격 거리(d1)는 특별히 한정되지 않으며, 예컨대 약 300 내지 500 ㎛일 수 있다. 여기서, 반도체 패키지 단위 영역은 반도체 소자(11) 및 본딩 와이어(12)를 포함한다.
(b) 몰딩부 형성 단계(이하, 'S120 단계'라 함)
도 1(b)에 도시된 바와 같이, 본 단계에서는 상기 복수의 반도체 소자(11) 및 기판(10)의 상부를 몰딩하여 몰딩부(20)를 형성한다.
일례에 따르면, 본 단계는 상기 S110 단계에서 기판에 실장된 복수의 반도체 소자를 에폭시 몰드 컴파운드(EMC)와 같은 몰딩 수지로 밀봉하는 몰딩 공정을 통해 수행된다.
상기 몰딩 공정의 예로는 몰딩 수지(예, EMC)를 고압으로 주입하여 몰딩하는 트랜스퍼 성형 몰딩(transfer molding)법, 몰딩 수지에 반도체 패키지를 디핑(dipping)하여 몰딩하는 압축 성형 몰딩(compression molding)법, 필름 어시스트 몰딩(film assist molding)법 등이 있다.
본 발명에서는 금형을 사용하여 몰딩 공정을 수행한다. 구체적으로, 본 단계는 (S121) 복수의 반도체 소자가 실장된 기판을 금형 내부에 안착하는 단계; (S122) 상기 금형 내에 몰딩 수지를 충전하는 단계; 및 (S123) 상기 충전된 몰딩 수지를 가압 경화시키는 단계를 포함하는데, 이에 한정되지 않는다.
본 발명에서 사용 가능한 금형으로는 컴프레션 몰드 등과 같이 당 업계에 알려진 통상적인 금형이라면 제한 없이 사용할 수 있다.
일례로, 컴프레션 몰드는 몰딩 수지를 압축 및 가열하여 경화시키는 금형이다. 이러한 컴프레션 몰드는 상부 금형과 하부 금형으로 구성된다. 상부 금형은 기판이 안착되는 부분으로, 평탄면 형태의 제1캐비티부를 갖고 있다. 또, 하부 금형은 상기 상부 금형에 대향 배되는 부분으로, 몰딩 수지가 충전되는 공간을 이루는 제2캐비티부를 갖고, 상기 제2캐비티부는 단면이 대략 사다리꼴 형상을 나타내는 오목부이다. 전술한 상부 금형 및 하부 금형에는 몰딩 수지를 가열 경화시키기 위한 히터가 내장되어 있다.
본 발명에서 사용 가능한 몰딩 수지는 당 분야에 알려진 통상적인 봉지재 재료로서, 절연성 고분자 물질이라면 제한 없이 사용할 수 있다. 예를 들어, EMC(Epoxy Molding Compound) 또는 기타 열경화성 레진(thermosetting resin) 등을 사용할 수 있다. 또한, 몰딩 수지는 상기 봉지재 재료에 통상의 필러(filler)를 더 포함할 수 있다. 이러한 필러의 성분은 특별히 제한되지 않으며, 예컨대 실리카(SiO2), 알루미나(Al2O3), 보론나이트라이드(BN) 등의 열전도성이 우수한 재료나, 금속, 탄소재, 페라이트 등과 같은 전자파 차폐성 필러 등이 있는데, 이들은 단독으로 또는 2종 이상이 혼합되어 사용될 수 있다.
이러한 몰딩 수지는 상기 컴프레션 몰드 중 하부 금형의 제2캐비티부에 충전된 다음 압축됨과 동시에 가열된다. 이에 따라, 몰딩 수지는 하부 금형의 제2캐비티부에 마련된 오목부 형상으로 경화되어 몰딩부(20)가 형성된다. 다만, 상기 몰딩 수지의 충전시 기판의 일면, 즉 반도체 소자가 실장된 기판의 표면 측이 몰딩 수지에 침지되고, 따라서 기판의 일면이 침지된 상태로 몰딩 수지가 가압 경화된다. 이로써, 반도체 소자(11) 및 기판(10)의 상부가 몰딩부(20)로 덮인다.
(c) 1차 커팅 단계(이하, 'S130 단계'라 함)
도 1(c)에 도시된 바와 같이, 본 단계에서는 상기 복수의 반도체 소자(11) 사이의 몰딩부(20)를 1차 커팅함으로써, 홈부(20a)가 형성된다. 본 단계에서 형성된 홈부(20a)는 각 반도체 패키지 단위 영역(미도시됨)을 구획하는 경계부 역할을 한다.
상기 1차 커팅은 일 반도체 소자(11)와 인접한 다른 반도체 소자(11) 사이에 존재하는 몰딩부(20)를 절단하는 것으로, 기판(10)은 절단되지 않고 그대로 남아있다.
이러한 1차 커팅은 당 분야에서 알려진 통상적인 커팅 방법, 예컨대 쏘우 블레이드(saw blade), 레이저 커팅(laser cutting) 등을 이용하여 수행될 수 있다.
1차 커팅 폭(W1)은 특별히 한정되지 않으나, 반도체 소자들 간의 이격 거리 및 와이어 본딩(12)의 접합 영역을 고려하여 조절한다. 예를 들어, 1차 커팅 폭(W1)은 약 300 내지 500 ㎛ 일 수 있다.
(d) 전자파 차폐 충진부 형성 단계(이하, 'S140 단계'라 함)
이어서, 상기 S130 단계에서 형성된 홈부(20a)의 내부를 제1 전자파 차폐재로 충진함으로써, 전자파 차폐 충진부(30)가 형성된다(도 1(d) 참조). 상기 전자파 차폐 충진부는 전자파를 차단/흡수하거나, 또는 전자파에 의한 노이즈 영향을 억제할 수 있고, 이에 따라 반도체 패키지 측면으로의 전자기파 방출이나 유입을 막을 수 있다.
본 단계에서, 제1 전자파 차폐재의 충진 방법은 당 업계에서 홈부 내부에 물질을 주입, 충진하는 것이라면 특별히 한정되지 않으며, 미세 Nozzle을 통한 디스펜싱(dispensing) 차폐재 충진 방식, 국부 스프레이(spray) 충진 방식, 스크린 프린트(screen print) 방식 등이 있다.
본 발명에서 사용 가능한 제1 전자파 차폐재는 전자파를 차단/흡수하거나 또는 전자파에 의한 노이즈 영향을 억제할 수 있는 물질이라면 특별히 한정되지 않으며, 예컨대 금속, 합금, 탄소재 등의 전기 전도성 물질, 또는 상기 전기 전도성 물질과 고분자를 함유하는 도전성 페이스트가 있다.
상기 전기 전도성 물질의 비제한적인 예로는 구리(Cu), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 코발트(Co), 티타늄(Ti), 크롬(Cr), 지르코늄(Zr), 몰리브덴(Mo), 텅스텐(W), 루테늄(Ru), 하프늄(Hf), 레늄(Re), 주철(Cast Iron), 규소철(Silicon Iron), 철(Fe), 뮤 합금(Mumetal), 퍼멀로이(Permalloy), 슈퍼멀로이(Supermalloy), 페라이트(Ferrite), 나노펌(Nanoperm), 탄소강(Carbon steel) 및 마텐자이트계 스테인리스강(Martensitic Stainless Steel) 등이 있는데, 이들은 단독으로 또는 2종 이상이 혼합되어 사용될 수 있다.
상기 고분자는 당 업계에 알려진 통상적인 열경화성 수지를 제한 없이 사용할 수 있다. 예를 들어, 에폭시 수지, 폴리우레탄 수지, 페놀 수지, 식물성유 변성 페놀수지, 크실렌 수지, 구아나민 수지, 디알릴프탈레이트 수지, 비닐에스테르 수지, 불포화 폴리에스테르 수지, 푸란 수지, 폴리이미드 수지, 시아네이트 수지, 말레이미드 수지, 벤조시클로부텐 수지 등이 있는데, 이에 한정되지 않는다. 이들은 단독으로 사용되거나 또는 2종 이상이 혼합되어 사용될 수 있다. 또한, 전술한 열경화성 수지 이외에, 당 분야에 알려진 통상적인 열경화성 수지나 열가소성 수지를 더 포함할 수 있다. 이때, 열가소성 수지는 당 업계에 알려진 통상적인 수지를 사용할 수 있으며, 예컨대 폴리에스테르계 수지, 폴리아미드계 수지, 폴리카보네이트 수지, 변성 폴리페닐렌옥사이드 수지 등이 있다.
본 발명에서, 상기 전기 전도성 물질과 고분자의 사용 비율은 50:50 ~ 90:10 중량 비율, 바람직하게 60:40 ~ 80:20 중량 비율일 수 있다.
(e) 표면 보호 필름의 부착 단계(이하, 'S150 단계'라 함)
도 1(e)에 도시된 바와 같이, 상기 기판(10)의 타면에 표면 보호 필름(40)을 부착한다. 다만, 본 단계는 S160단계의 전자파 차폐층 형성 전에 수행되면 된다. 구체적으로, 상기 S110 단계 이전에 수행되거나, 또는 상기 S110 단계 내지 상기 S140 단계 중 어느 단계 이후에 수행될 수 있다. 일례에 따르면, 본 단계는 도 1에 도시된 바와 같이, S140 단계 이후, 즉 전자파 차폐 충진부 형성 단계 이후에 수행될 수 있다. 다른 일례에 따르면, 본 단계는 S120 단계(즉, 몰딩부 형성 단계) 이후, S130 단계(즉, 1차 커팅 단계) 전에 수행될 수 있다.
상기 표면 보호 필름(40)은 S160 단계에서 제2 전자파 차폐재의 도포시 제2 전자파 차폐재에 의해 기판의 타면, 즉 하부 표면이 오염되는 것을 방지하여 기판 하부의 인쇄회로패턴 등에 합선(short)이 발생하는 것을 방지할 수 있다.
본 발명에서 사용 가능한 표면 보호 필름(40)으로는 당 분야에서 기판의 표면을 오염으로부터 방지할 수 있고 기판으로부터 분리, 제거가 용이한 플라스틱 필름이라면 특별히 한정되지 않으며, 바람직하게 내열성 플라스틱 필름일 수 있다. 내열성 플라스틱 필름은 S160 단계에서 사용되는 전자파 차폐재의 경화 온도나 또는 스퍼터링 공정 온도(예, 약 150 내지 200 ℃) 하에서 기계적 특성이 저하되지 않거나 열화가 발생하지 않는 플라스틱 필름으로, 전자파 차폐재의 경화 온도나 또는 스퍼터링 공정 온도(예, 약 150 내지 200 ℃) 이상의 유리전이온도를 가질 수 있다.
예를 들어, 폴리이미드(PI) 필름, 폴리에틸렌테레프탈레이트(PET), 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스터 필름, 폴리에틸렌 필름, 폴리프로필렌 필름, 셀로판, 다이아세틸셀룰로스 필름, 트라이아세틸셀룰로스 필름, 아세틸셀룰로스부티레이트 필름, 폴리염화비닐 필름, 폴리염화비닐리덴 필름, 폴리비닐알코올 필름, 에틸렌-아세트산비닐 공중합체 필름, 폴리스타이렌 필름, 폴리카보네이트 필름, 폴리메틸펜텐 필름, 폴리설폰 필름, 폴리에터에터케톤 필름, 폴리에터설폰 필름, 폴리에터이미드 필름, 불소수지 필름, 폴리아마이드 필름, 아크릴수지 필름, 노보넨계 수지 필름, 사이클로올레핀 수지 필름 등이 있는데, 이에 한정되지 않는다. 일례에 따르면, 표면 보호 필름은 폴리이미드 필름일 수 있다.
표면 보호 필름(40)의 두께는 특별히 한정되지 않고, 약 50 내지 200 ㎛일 수 있다.
이러한 표면 보호 필름의 부착 방법으로는 당 업계에서 통상적으로 알려진 필름 부착 방법이라면 특별히 한정되지 않으며, 예컨대 접착제나 점착제 등을 이용하여 부착될 수 있다. 이때, 점착제를 이용할 경우, 표면 보호 필름을 기판의 타면으로부터 용이하게 분리하여 제거할 수 있다. 접착제 및 점착제는 당 업계에서 통상적으로 알려진 것이라면 특별히 한정되지 않는다.
한편, 표면 보호 필름은 접착층이나 점착층을 포함할 수 있다. 즉, 표면 보호 필름은 전술한 플라스틱 필름을 포함하는 기재, 및 상기 기재 상에 배치된 접착층 또는 점착층을 포함할 수 있다. 이 경우, 별도의 접착제나 점착제가 필요하지 않을 수 있다. 접착층/점착층은 당 업계에서 알려진 통상적인 접착제/점착제로 형성된다.
또, 표면 보호 필름은 이형 필름일 수 있다. 본 발명에서 사용 가능한 이형 필름은 당 업계에서 통상적으로 알려진 것이라면 특별히 한정하지 않는다. 구체적으로, 이형 필름은 전술한 플라스틱 필름을 포함하는 기재, 및 이형층을 포함한다. 이형층은 실리콘 이형제 등과 같은 이형제로 형성된다. 만약, 표면 보호 필름이 이형 필름인 경우, 표면 보호 필름의 분리, 제거가 용이할 수 있다.
(f) 제2 전자파 차폐재 도포 단계(이하, 'S160 단계'라 함)
이어서, 도 1(f)에 도시된 바와 같이, 상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포함으로써, 상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 전자파 차폐층(50)이 형성된다. 이때, 형성된 전자파 차폐층(50)은 상기 전자파 차폐 충진부(30)의 상단부와 접촉하고, 구체적으로 물리적으로 결합된 구조일 수 있다.
상기 제2 전자파 차폐재는 전술한 제1 전자파 차폐재와 동일하거나 또는 상이하며, 이의 구체적인 예는 제1 전자파 차폐재 부분에 기재된 바와 동일하기 때문에 생략한다.
상기 제2 전자파 차폐재의 도포 방법은 특별히 한정되지 않으며, 예컨대 스프레이 코팅 등의 코팅법; 진공증착 등의 증착법; DC 스퍼터링, RF 스퍼터링 등의 스퍼터링법; 무전해 도금법 등이 있다. 만약, 증착법, 스퍼터링법, 무전해 도금법 등을 통해 제2 전자파 차폐재를 도포할 경우, 상기 제2 전자파 차폐재는 전기 전도성 물질이다.
상기 형성된 전자파 차폐층(50)의 두께는 절단의 용이성과 전자파 차폐성을 고려하여 약 3 내지 20 ㎛, 구체적으로 약 5 내지 15 ㎛일 수 있다.
(g) 표면 보호 필름의 분리, 제거 단계(이하, 'S170 단계'라 함)
이후, 상기 S160 단계에서 전자파 차폐층(50)이 형성된 기판의 타면으로부터 표면 보호 필름(40)을 분리하여 제거한다(도 1(g) 참조).
본 발명에서 표면 보호 필름의 분리, 제거는 당 업계에 알려진 다양한 필름 분리, 제거 공정을 통해 수행될 수 있다. 예를 들어, 표면 보호 필름을 물리적으로 잡아 당겨 제거할 수도 있고, 또는 가성 소다 수용액, 탈이온수, 플라즈마 가스, 유기 용제 등을 이용한 스트립핑(stripping) 공정을 통해 기판의 타면으로부터 표면 보호 필름을 분리하고 제거할 수 있다. 또한, 표면 보호 필름이 부착된 기판을 고온으로 가열하여 필름의 접착력을 약화시킨 상태에서 표면 보호 필름을 분리시켜 제거할 수 있다. 일례에 따르면, 표면 보호 필름이 폴리이미드 기재 및 (점)접착제를 포함하는 PI 필름인 경우, 가압하여 쉽게 제거할 수 있다.
(h) 외부 단자 형성 단계(이하, 'S180 단계'라 함)
선택적으로, 상기 S170 단계에서 표면 보호 필름이 제거된 기판의 타면에 다수의 외부 단자(60)를 배치할 수 있다. 본 단계는 반도체 패키지가 랜드 그리드 어레이(Land Grid Array, LGA) 형태인 경우, 생략할 수 있다.
각 외부 단자(60)는 기판의 타면, 예컨대 기판의 하면에 배치된 각 연결패드(미도시)에 부착되어 전기적으로 연결될 수 있다. 예를 들어, 외부 단자(60)는 솔더볼일 수 있다.
외부 단자를 형성하는 물질은 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb), 세륨(Ce) 등이 있는데, 이에 한정되지 않는다.
형성된 외부 단자의 형상 및 크기는 특별히 제한되지 않으며, 당 분야에 알려진 통상적인 범위 내에서 적절히 조절할 수 있다.
(i) 싱귤레이션(singulation) 단계(이하, 'S190 단계'라 함)
도 1(i)에 도시된 바와 같이, 본 단계에서는 상기 전자파 차폐 충진부(30) 및 기판(10)을 2차 커팅하여 반도체 패키지 단위로 분할한다. 이로써, 반도체 패키지를 얻을 수 있다.
상기 2차 커팅은 각 전자파 차폐 충진부(30)의 일부를 절단하는 것으로, 2차 커팅 후 전자파 차폐 충진부(30)의 일부가 반도체 패키지의 측면에 제2 전자파 차폐층(30a) 형태로 남아있다(도 5 참조). 이때, 1차 커팅과 달리, 절단되는 전자파 차폐 충진부(30)가 위치하는 기판(10) 부위도 함께 절단된다.
이러한 2차 커팅은 당 분야에서 알려진 통상적인 커팅 방법, 예컨대 쏘우 블레이드(saw blade), 레이저 커팅(laser cutting) 등을 이용하여 수행될 수 있다.
본 발명에서, 2차 커팅 폭(W2)은 1차 커팅 폭(W1)보다 좁아야 한다. 이로써, 반도체 패키지의 측면에는 전자파 차폐 충진부(30)의 일부가 제2 전자파 차폐층(30a)의 형태로 남아 반도체 패키지의 측면을 통해 전자파가 방출되는 것을 차단할 수 있다. 예컨대, 2차 커팅 폭(W2)은 상기 1차 커팅 폭(W1)과의 차이(W1-W2)가 약 100 내지 200 ㎛일 수 있다. 만약, 1차 커팅 폭과 2차 커팅 폭의 차이가 전술한 범위일 경우, 기존 상용화되어 있는 Package sawing 설비를 이용할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 공정 단면도이다.
본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법은 (a) 기판의 일면 상에 복수의 반도체 소자를 서로 이격하여 실장하는 단계(S210); (b) 상기 복수의 반도체 소자 및 기판 상부를 몰딩하여 몰딩부를 형성하는 단계(S220); (c) 상기 기판의 타면에 표면 보호 필름을 부착하는 단계(S230); (d) 상기 반도체 소자들 사이의 몰딩부 및 기판을 1차 커팅하여 홈부를 형성하는 단계(S240); (e) 상기 홈부를 제1 전자파 차폐재로 충진하여 전자파 차폐 충진부를 형성하는 단계(S250); (f) 상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포하여 전자파 차폐층을 형성하는 단계(S260); (g) 상기 기판의 타면으로부터 표면 보호 필름을 분리하여 제거하는 단계(S270); (h) 상기 보호 필름이 제거된 기판의 표면에 복수의 외부 단자를 배치하는 단계(S280); (i) 상기 전자파 차폐 충진부를 2차 커팅하여 반도체 패키지 단위로 분할하는 단계(S290)를 포함한다. 다만, 상기 외부 단자 배치 단계(S280)는 반도체 패키지가 랜드 그리드 어레이(Land Grid Array, LGA) 형태인 경우, 생략할 수 있다.
이하, 도 2를 참고하여, 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법에 대해 설명한다. 다만, S240 단계 및 S290 단계 이외, S210 단계는 제1 실시예 1의 S110 단계에 기재한 바와 동일하고, S220 단계는 제1 실시예 1의 S120 단계에 기재한 바와 동일하며, S230 단계는 제1 실시예 1의 S150 단계에 기재한 바와 동일하고, S250 단계는 제1 실시예 1의 S140 단계에 기재한 바와 동일하고, S260 단계 내지 S280 단계는 각각 제1 실시예 1의 S160 단계 내지 S180 단계에 기재한 바와 동일하기 때문에, 이들 단계에 대한 설명을 생략한다.
도 2(d)에 도시된 바와 같이, S240 단계는 홈부 형성 단계로서, 반도체 소자들 사이의 몰딩부(20) 및 기판(10)을 1차 커팅하여 홈부(20b)를 형성한다. 즉, 본 실시예에서는 기판이 절단되지 않는 제1 실시예와 달리, 반도체 소자들 사이의 몰딩부(20)와 함께 상기 몰딩부가 위치한 기판(10)도 커팅된다. 다만, 본 단계의 전 단계, 즉 S230 단계에서 기판의 타면에 표면 보호 필름(40)을 부착하였기 때문에, 몰딩부(20)와 기판(10)을 함께 커팅하더라도 기판은 스트립 형태를 유지하고, 따라서 공정의 핸들링이 용이하다.
본 단계에서 형성된 홈부(20b)는 제1 실시예의 홈부(20a)와 마찬가지로, 각 반도체 패키지 단위 영역(미도시됨)을 구획하는 경계부 역할을 한다. 이러한 홈부(20b)의 내부는, 이후 S250 단계에서 제1 전자파 차폐재로 충진되어 전자파 차폐 충진부(31)가 형성된다.
상기 S240 단계에서의 1차 커팅 방법 및 1차 커팅 폭(W1)에 대한 설명은 제1 실시예에 기재한 바와 동일하기 때문에 생략한다.
이후, 도 2(i)에 도시된 바와 같이, S290 단계는 싱귤레이션 단계로, 제1 실시예와 달리, 전자파 차폐 충진부(31)만을 2차 커팅함으로써, 개별 단위로 반도체 패키지를 분할하여 얻을 수 있다. 이때, 2차 커팅 후 전자파 차폐 충진부(31)의 일부가 몰딩부의 모든 측면뿐만 아니라, 기판의 모든 측면에도 제2 전자파 차폐층(31a) 형태로 남아있다(도 6 참조). 따라서, 제2 실시예에 따라 제조된 반도체 패키지는 제1 실시예에 따라 제조된 반도체 패키지와 달리, 기판 측면으로의 전자파 방출이나 유입을 방지할 수 있다.
본 단계에서의 2차 커팅 방법 및 2차 커팅 폭(W2)에 대한 설명은 제1 실시예에 기재한 바와 동일하기 때문에 생략한다.
도 3은 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법을 개략적으로 나타낸 공정 단면도이다.
본 발명의 제3 실시예에 따르면, 반도체 패키지의 제조방법은 전술한 제1 실시예에 기재된 S110 단계 내지 S190 단계 이외, 상기 반도체 소자의 실장 단계 후, 몰딩부 형성 단계 전에, 상기 복수의 반도체 소자 사이의 이격 영역에 전도성 부재를 배치하는 단계를 더 포함한다.
구체적으로, 제3 실시예에 따른 반도체 패키지의 제조방법은 도 3에 도시된 바와 같이, (a) 기판의 일면 상에 복수의 반도체 소자를 서로 이격하여 실장하는 단계(S1100); (b) 상기 복수의 반도체 소자 사이의 이격 영역에 복수의 전도성 부재를 배치하는 단계(S1200); (c) 상기 복수의 반도체 소자, 복수의 전도성 부재 및 기판 상부를 몰딩하여 몰딩부를 형성하는 단계(S1300); (d) 상기 반도체 소자들 사이의 몰딩부를 1차 커팅하여 홈부를 형성하는 단계(S1400); (e) 상기 홈부를 제1 전자파 차폐재로 충진하여 전자파 차폐 충진부를 형성하는 단계(S1500); (f) 상기 기판의 타면에 표면 보호 필름을 부착하는 단계(S1600); (g) 상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포하여 전자파 차폐층을 형성하는 단계(S1700); (h) 상기 기판의 타면으로부터 표면 보호 필름을 제거하는 단계(S1800); (i) 상기 보호 필름이 제거된 기판의 표면에 복수의 외부 단자를 배치하는 단계(S1900); 및 (j) 상기 전자파 차폐 충진부 및 기판을 2차 커팅하여 반도체 패키지 단위로 분할하는 단계(S2000)를 포함한다. 다만, 상기 표면 보호 필름의 부착 단계(S1600)는 전자파 차폐층을 형성하는 단계 전에 수행된다. 또, 상기 S1900 단계는 S180 단계에 기재된 바와 같이, 반도체 패키지가 랜드 그리드 어레이(Land Grid Array, LGA) 형태인 경우, 생략할 수 있다.
이하, 도 3을 참조하여, 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하도록 하겠다. 다만, S1200 단계 이외, S1100 단계 및 S1300 단계 내지 S2000 단계에 대한 설명은 각각 실시예 1의 S110 내지 S190 단계에 기재하 바와 동일하기 때문에, 생략한다.
도 3(b)에 도시된 바와 같이, S1200 단계는 S1100 단계에서 기판(10)의 일면에 복수의 반도체 소자가 실장된 후, 상기 복수의 반도체 소자(11) 사이의 이격 영역에 복수의 전도성 부재(13)를 배치한다.
구체적으로, 도 3에 도시된 바와 같이, 기판(10)의 일면에는 복수의 반도체 소자(11)가 서로 이격되어 배치되어 있다. 따라서, 일 반도체 소자(11)와 인접한 다른 반도체 소자(11) 사이에는 소정의 영역(이하, '이격 영역')이 존재한다. 본 발명에서는 반도체 소자들(10) 사이의 이격 영역에 표면 실장 기술(SMT) 또는 와이어 본딩법을 통해 복수의 전도성 부재(13)를 배치하는데, 구체적으로 본딩 와이어(12)와 이격하여 배치한다. 이때, 각 전도성 부재(13)는 각 본딩 패드(bonding pad)(미도시)에 융착된다. 이러한 복수의 전도성 부재(13)는, 이후 몰딩부 형성 단계('S1300 단계')에서 복수의 반도체 소자 및 복수의 와이어와 함께 몰딩된다.
본 발명에서, 전도성 부재(13)는 일 단부가 일 반도체 소자 측 영역에 고정되고, 타 단부가 인접한 다른 반도체 소자 측 영역에 고정된다. 따라서, 전도성 부재(13)는 홈부 형성 단계('S1400 단계')에서 1차 커팅시, 몰딩부와 함께 부재의 일부(예컨대, 중간부)가 커팅되고, 이때 남은 전도성 부재(이하, '전도성 부재의 잔부'라 함)(13a)의 커팅면이 홈부의 내벽에 노출된다(도 3(d) 참조). 이후, 상기 전자파 차폐 충진부 형성 단계('S1500 단계')에서 제1 전자파 차폐재의 충진시, 1차 커팅으로 홈부 내벽에 노출된 전도성 부재 잔부(13a)의 커팅면이 형성되는 전자파 차폐 충진부(30)와 접촉하여, 물리적으로 연결될 뿐만 아니라, 전기적으로 연결된다. 이로써, 전도성 부재의 잔부(13a)는 개별 단위로 분할된 반도체 패키지 내에서 접지부 역할을 하고, 이에 따라 반도체 패키지의 내부에서 발생되는 전자파가 그라운드(ground)로 흡수된다.
본 발명에서 사용 가능한 전도성 부재(13)로는 소정의 길이를 갖는 전도성 부재라면 특별히 한정되지 않는다. 예를 들어, 전도성 와이어, 전도성 구조물(예, 길이 형상을 갖는 전도성 구조물) 등이 있다. 여기서, 전도성 부재(13)가 전도성 와이어인 경우, 전도성 부재(13)는 와이어 본딩(wire bonding)법을 통해 기판 상에 배치할 수 있고, 전도성 부재(13)가 전도성 구조물인 경우, 전도성 부재(13)는 접착제나 접착 테이트 등을 사용하여 실장할 수 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 패키지의 제조방법을 개략적으로 나타낸 공정 단면도이다.
본 발명의 제4 실시예에 따르면, 반도체 패키지의 제조방법은 전술한 제2 실시예에 기재된 S210 단계 내지 S290 단계 이외, 상기 반도체 소자의 실장 단계 후, 몰딩부 형성 단계 전에, 상기 복수의 반도체 소자 사이의 이격 영역에 전도성 부재를 배치하는 단계를 더 포함한다.
구체적으로, 제4 실시예에 따른 반도체 패키지의 제조방법은 도 4에 도시된 바와 같이, (a) 기판의 일면 상에 복수의 반도체 소자를 서로 이격하여 실장하는 단계(S2100); (b) 상기 복수의 반도체 소자 사이의 이격 영역에 복수의 전도성 부재를 배치하는 단계(S2200); (c) 상기 복수의 반도체 소자, 복수의 전도성 부재 및 기판 상부를 몰딩하여 몰딩부를 형성하는 단계(S2300); (d) 상기 기판의 타면에 표면 보호 필름을 부착하는 단계(S2400); (e) 상기 반도체 소자들 사이의 몰딩부 및 기판을 1차 커팅하여 홈부를 형성하는 단계(S2500); (f) 상기 홈부를 제1 전자파 차폐재로 충진하여 전자파 차폐 충진부를 형성하는 단계(S2600); (g) 상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포하여 전자파 차폐층을 형성하는 단계(S2700); (h) 상기 기판의 타면으로부터 표면 보호 필름을 제거하는 단계(S2800); (i) 상기 보호 필름이 제거된 기판의 표면에 복수의 외부 단자를 배치하는 단계(S2900); 및 (j) 상기 전자파 차폐 충진부를 2차 커팅하여 반도체 패키지 단위로 분할하는 단계(S3000)를 포함한다. 다만, 상기 S2900 단계는 S280 단계에 기재된 바와 같이, 반도체 패키지가 랜드 그리드 어레이(Land Grid Array, LGA) 형태인 경우, 생략할 수 있다.
본 실시예에서, S2100 단계 및 S2300 단계 내지 S3000 단계에 대한 설명은 각각 제2 실시예에 기재된 S210 단계 내지 S290 단계에 기재한 바와 동일하고, S2200 단계에 대한 설명은 제3 실시예에 기재된 S1200 단계에 기재된 바와 동일하기 때문에, 생략한다.
도 5 내지 도 8은 각각 본 발명에 따라 제조된 전자파 차폐 수단을 갖는 반도체 패키지를 나타낸 단면도이다.
도 5에 도시된 바와 같이, 반도체 패키지(100A)는 기판(10); 상기 기판의 중앙 상부에 실장된 반도체 소자(11); 상기 반도체 소자와 기판을 연결하는 본딩 와이어(12); 상기 기판 상부, 반도체 소자 및 본딩 와이어를 밀봉하는 몰딩부(20); 상기 몰딩부의 모든 측면에 배치된 제2 전자파 차폐층(30a); 및 상기 몰딩부의 상면 및 제2 전자파 차폐층의 상단부에 배치되어, 제2 전자파 차폐층의 상단부와 결합된 제1 전자파 차폐층(50)를 포함한다.
한편, 반도체 패키지(100B)는 도 6에 도시된 바와 같이, 기판(10); 상기 기판의 중앙 상부에 실장된 반도체 소자(11); 상기 반도체 소자와 기판을 연결하는 본딩 와이어(12); 상기 기판 상부, 반도체 소자 및 본딩 와이어를 밀봉하는 몰딩부(20); 상기 몰딩부 및 기판의 모든 측면에 배치된 제2 전자파 차폐층(31a); 및 상기 몰딩부의 상면 및 제2 전자파 차폐층의 상단부에 배치되어, 제2 전자파 차폐층의 상단부와 결합된 제1 전자파 차폐층(50)를 포함한다.
선택적으로, 전술한 반도체 패키지(100C, 100D)는 도 7 및 도 8에 도시된 바와 같이, 상기 본딩 와이어와 이격 배치된 접지부(13a)를 더 포함하고, 상기 접지부(13a)는 일 단부가 기판의 상부에 고정되고, 타 단부가 제2 전자파 차폐층(31a)에 물리적, 전기적으로 연결되어 있다.
또, 전술한 반도체 패키지(100A, 100B, 100C, 100D)는 상기 기판의 하부에 배치된 외부 단자(60)를 더 포함할 수 있다(도 5 내지 도 8 참조).
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
10: 기판, 11: 반도체 소자,
12: 본딩 와이어, 13: 전도성 부재,
13a: 전도성 부재의 잔부, 접지부, 20: 몰딩부,
20a, 20b: 홈부, 30, 31: 전자파 차폐 충진부,
30a, 31a: 제2 전자파 차폐층, 40: 표면 보호 필름,
50: 제1 전자파 차폐층, 60: 외부 단자,
100: 반도체 패키지

Claims (18)

  1. 기판의 일면 상에 복수의 반도체 소자를 서로 이격하여 실장하는 단계;
    상기 복수의 반도체 소자 및 기판 상부를 몰딩하여 몰딩부를 형성하는 단계;
    상기 반도체 소자들 사이의 몰딩부를 1차 커팅하여 홈부를 형성하는 단계;
    상기 홈부를 제1 전자파 차폐재로 충진하여 전자파 차폐 충진부를 형성하는 단계;
    상기 기판의 타면에 표면 보호 필름을 부착하는 단계;
    상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포하여 전자파 차폐층을 형성하는 단계;
    상기 기판의 타면으로부터 표면 보호 필름을 분리하여 제거하는 단계; 및
    상기 전자파 차폐 충진부 및 기판을 2차 커팅하여 반도체 패키지 단위로 분할하는 단계
    를 포함하고,
    상기 표면 보호 필름의 부착 단계는 전자파 차폐층을 형성하는 단계 전에 수행되는 반도체 패키지의 제조방법.
  2. 제1항에 있어서,
    상기 표면 보호 필름의 부착 단계는 복수의 반도체 소자를 실장하는 단계 내지 전자파 차폐 충진부를 형성하는 단계 중 어느 한 단계 이후에 수행되는 반도체 패키지의 제조방법.
  3. 제2항에 있어서,
    상기 표면 보호 필름의 부착 단계는 몰딩부를 형성하는 단계 후, 1차 커팅 단계 전에 수행되는 반도체 패키지의 제조방법.
  4. 기판의 일면 상에 복수의 반도체 소자를 서로 이격하여 실장하는 단계;
    상기 복수의 반도체 소자 및 기판 상부를 몰딩하여 몰딩부를 형성하는 단계;
    상기 기판의 타면에 표면 보호 필름을 부착하는 단계;
    상기 반도체 소자들 사이의 몰딩부 및 기판을 1차 커팅하여 홈부를 형성하는 단계;
    상기 홈부를 제1 전자파 차폐재로 충진하여 전자파 차폐 충진부를 형성하는 단계;
    상기 몰딩부의 표면 및 전자파 차폐 충진부의 표면에 제2 전자파 차폐재를 도포하여 전자파 차폐층을 형성하는 단계;
    상기 기판의 타면으로부터 표면 보호 필름을 분리하여 제거하는 단계; 및
    상기 전자파 차폐 충진부를 2차 커팅하여 반도체 패키지 단위로 분할하는 단계
    를 포함하는 반도체 패키지의 제조방법.
  5. 제1항 또는 제4항에 있어서,
    상기 반도체 소자의 실장 단계 후, 몰딩부 형성 단계 전에,
    상기 복수의 반도체 소자 사이의 이격 영역에 전도성 부재를 배치하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  6. 제5항에 있어서,
    상기 전도성 부재는 일 단부가 일 반도체 소자 측 영역에 고정되고, 타 단부가 인접한 다른 반도체 소자 측 영역에 고정된 반도체 패키지의 제조방법.
  7. 제5항에 있어서,
    상기 홈부 형성 단계에서 1차 커팅시, 상기 전도성 부재는 상기 몰딩부와 함께 커팅되어 전도성 부재 잔부의 커팅면이 홈부의 내벽에 노출되고,
    상기 전자파 차폐 충진부 형성 단계에서 제1 전자파 차폐재의 충진시, 상기 노출된 전도성 부재 잔부의 커팅면은 형성되는 전자파 차폐 충진부와 물리적, 전기적으로 연결되는 반도체 패키지의 제조방법.
  8. 제5항에 있어서,
    상기 전도성 부재는 전도성 와이어인 반도체 패키지의 제조방법.
  9. 제1항 또는 제4항에 있어서,
    상기 표면 보호 필름은 내열성 고분자 필름인 반도체 패키지의 제조방법.
  10. 제1항 또는 제4항에 있어서,
    상기 표면 보호 필름은 폴리이미드(PI) 필름인 반도체 패키지의 제조방법.
  11. 제1항 또는 제4항에 있어서,
    상기 2차 커팅 폭(W2)은 상기 1차 커팅 폭(W1)보다 좁은 반도체 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 2차 커팅 폭(W2)은 상기 1차 커팅 폭(W1)과의 차이(W1-W2)가 100 내지 200 ㎛인 반도체 패키지의 제조방법.
  13. 제1항 또는 제4항에 있어서,
    상기 표면 보호 필름의 제거 단계 후, 2차 커팅 단계 전에,
    상기 보호 필름이 제거된 기판의 표면에 복수의 외부 단자를 배치하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  14. 제1항에 있어서,
    상기 2차 커팅 후 분할된 반도체 패키지는
    기판;
    상기 기판의 중앙 상부에 실장된 반도체 소자;
    상기 반도체 소자와 기판을 연결하는 본딩 와이어;
    상기 기판 상부, 반도체 소자 및 본딩 와이어를 밀봉하는 몰딩부;
    상기 몰딩부의 모든 측면에 배치된 제2 전자파 차폐층; 및
    상기 몰딩부의 상면 및 제2 전자파 차폐층의 상단부에 배치되어, 제2 전자파 차폐층의 상단부와 결합된 제1 전자파 차폐층
    을 포함하는 반도체 패키지의 제조방법.
  15. 제4항에 있어서,
    상기 2차 커팅 후 분할된 반도체 패키지는
    기판;
    상기 기판의 중앙 상부에 실장된 반도체 소자;
    상기 반도체 소자와 기판을 연결하는 본딩 와이어;
    상기 기판의 상부, 반도체 소자 및 본딩 와이어를 밀봉하는 몰딩부;
    상기 몰딩부 및 기판의 모든 측면에 배치된 제2 전자파 차폐층; 및
    상기 몰딩부의 상면 및 제2 전자파 차폐층의 상단부에 배치되어, 제2 전자파 차폐층의 상단부와 결합된 제1 전자파 차폐층
    을 포함하는 반도체 패키지의 제조방법.
  16. 제14항 또는 제15항에 있어서,
    상기 2차 커팅 후 분할된 반도체 패키지는 상기 본딩 와이어와 이격 배치되어 상기 밀봉부에 의해 밀봉된 접지부를 더 포함하고,
    상기 접지부는 일 단부가 기판의 상부에 고정되고, 타 단부가 제2 전자파 차폐층에 물리적, 전기적으로 연결되어 있는 반도체 패키지의 제조방법.
  17. 제14항 또는 제15항에 있어서,
    상기 2차 커팅 후 분할된 반도체 패키지는 상기 기판의 하부에 배치된 외부 단자를 더 포함하는 반도체 패키지의 제조방법.
  18. 제16항에 있어서,
    상기 2차 커팅 후 분할된 반도체 패키지는 상기 기판의 하부에 배치된 외부 단자를 더 포함하는 반도체 패키지의 제조방법.
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