CN109300793A - 具有电磁屏蔽结构的Sip模组的制作方法及装置 - Google Patents
具有电磁屏蔽结构的Sip模组的制作方法及装置 Download PDFInfo
- Publication number
- CN109300793A CN109300793A CN201811179259.1A CN201811179259A CN109300793A CN 109300793 A CN109300793 A CN 109300793A CN 201811179259 A CN201811179259 A CN 201811179259A CN 109300793 A CN109300793 A CN 109300793A
- Authority
- CN
- China
- Prior art keywords
- mould group
- shielding
- layer
- sip mould
- interval
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000003292 glue Substances 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000004806 packaging method and process Methods 0.000 claims abstract description 49
- 238000000576 coating method Methods 0.000 claims abstract description 17
- 239000011248 coating agent Substances 0.000 claims abstract description 15
- 238000005520 cutting process Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims description 3
- 239000004744 fabric Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 6
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 238000004513 sizing Methods 0.000 abstract 1
- 230000008569 process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005538 encapsulation Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
本发明公开了一种具有电磁屏蔽结构的Sip模组的制作方法及装置，先制作待涂布电磁屏蔽胶的SiP模组，其包括基板、多个电子元件及塑封层，基板包括支撑层、导电层和绝缘层，在绝缘层内设有间隔导电端和边缘导电端，两种导电端的下端面与导电层连接，上端面与基板的上端面齐平；电子元件焊接在基板上表面，有抗电磁干扰要求的电子元件单独布设于间隔导电端一侧；塑封层包覆电子元件；塑封层内开设有自上而下贯通塑封层的间隔屏蔽槽和共型屏蔽槽，通过真空涂布方式向间隔屏蔽槽和共型屏蔽槽内填充屏蔽胶。本发明的SiP模组制作方法可以同时设置间隔屏蔽层和共型屏蔽层，且涂布装置简单，制作成本低，制作工艺少，可以节省胶料，降低产品造价。
Description
技术领域
本发明涉及Sip封装(System In a Package系统级封装)制程工艺改进，尤指一种具有电磁屏蔽结构的Sip模组的制作方法及装置。
背景技术
SIP封装(System In a Package系统级封装)是将多种功能芯片，包括处理器、存储器等功能芯片集成在一个封装内，从而实现一个基本完整的功能。为了防止电子产品内部信号被干扰或者互相干扰导致其通讯品质降低，一般需要在电子产品内设置隔离不同功能电子元件的中间屏蔽层，且电子产品的最外层设置共型屏蔽层，中间屏蔽层和共型屏蔽层均为电磁屏蔽层。现有的中间屏蔽层在设置时，一般是先在基板上的覆胶层上开槽，并通过喷涂的方式在槽内填入液态屏蔽胶，从而形成Sip产品内的电磁屏蔽，这种制程方法中屏蔽槽尺寸大，UPH(Unit Per Hour，每小时的产出)低，胶材浪费比较大，已无法满足Sip产品高集成，低成本的需求。而现有的共型屏蔽则是采用溅射镀膜的方式在切割后的单个Sip的外表面镀上一层屏蔽膜层，这种制程设备与治具成本高。
因此，本申请人致力于提供一种新型的具有电磁屏蔽结构的Sip模组的制作方法及装置。
发明内容
本发明的目的是提供一种具有电磁屏蔽结构的Sip模组的制作方法及装置，制作工艺简单，易操作，可以有效提高Sip模组的制作效率，且制作装置的成本低，操作便捷。
本发明提供的技术方案如下：
一种具有电磁屏蔽结构的SiP模组的制作方法，包括步骤：
S1、制作基板，所述基板包括自下而上依次层叠设置的支撑层、导电层和绝缘层，所述基板上预设有若干的单个SiP模组布设区和用于分隔单个SiP模组的切割道，所述绝缘层内、在所述单个SiP模组布设区设有至少一个间隔导电端，所述绝缘层内、在所述切割道上设置边缘导电端，所述间隔导电端和所述边缘导电端的下端面分别与所述导电层连接，所述间隔导电端和边缘导电端的上端面裸露于所述基板的上表面并与所述基板的上端面齐平；
S2、在所述基板的上表面的单个SiP模组布设区上焊接电子元件，将有抗电磁干扰要求的所述电子元件单独布设于所述间隔导电端一侧；
S3、形成塑封层于所述基板的上表面，所述塑封层包覆所有的电子元件；
S4、在所述塑封层上开设共型屏蔽槽和间隔屏蔽槽，所述共型屏蔽槽开设于所述边缘导电端的正上方，使所述边缘导电端的上端面露出；所述间隔屏蔽槽开设于所述间隔导电端的正上方，使所述间隔导电端的上端面露出，得到待涂布电磁屏蔽胶的SiP模组；
S5、将步骤S4制得的SiP模组置于电磁屏蔽胶涂布装置的真空室中，进行电磁屏蔽胶涂布工艺：在所述SiP模组的塑封层上表面上放置屏蔽胶，使用一移动刮板沿所述SiP模组的塑封层上表面往复移动，使所述屏蔽胶填满所述间隔屏蔽槽和共型屏蔽槽，并在所述SiP模组的塑封层上表面上形成一层屏蔽层；
S6、沿所述切割道裂片，形成单个具有电磁屏蔽结构的SiP模组。
优选地，所述步骤S5进一步包括步骤S51：在步骤S4制得的SiP模组上放置一挡片，所述挡片为一框型结构，所述挡片仅覆盖所述SiP模组的塑封层上表面的边缘，使单个SiP模组暴露出来，包括暴露出所述单个SiP模组中的间隔屏蔽槽、共型屏蔽槽及塑封层的上表面。
优选地，所述间隔导电端和边缘导电端均为铜块；和/或，所述基板中的导电层为铜层。
一种待涂布电磁屏蔽胶的SiP模组，包括：基板，所述基板包括自下而上依次层叠设置的支撑层、导电层和绝缘层，所述基板上预设有若干的单个SiP模组布设区和用于分隔单个SiP模组的切割道，在所述绝缘层内、单个SiP模组布设区布设有至少一个间隔导电端，在所述绝缘层内、所述切割道上设置边缘导电端，所述间隔导电端和所述边缘导电端的下端面分别与所述导电层连接，所述间隔导电端和所述边缘导电端的上端面与所述基板的上端面齐平；至少两个电子元件，所述电子元件焊接在所述基板的绝缘层上表面上，且将有抗电磁干扰要求的所述电子元件布设于所述间隔导电端两侧；塑封层，所述塑封层设置在所述基板的上表面上，且包覆所述电子元件；在所述塑封层内开设有间隔屏蔽槽和共型屏蔽槽，所述间隔屏蔽槽和所述共型屏蔽槽分别自上而下贯通所述塑封层，所述共型屏蔽槽开设于所述边缘导电端的正上方，使所述边缘导电端的上端面露出；所述间隔屏蔽槽开设于所述间隔导电端的正上方，使所述边缘导电端的上端面露出。
优选地，所述间隔导电端为一T型结构，T型结构的水平部的上端面与所述基板的上表面齐平，竖直部的下端面连接于所述导电层。
一种电磁屏蔽胶涂布装置，用于实施上述任一种具有电磁屏蔽结构的SiP模组的制作方法，包括：真空室，所述真空室为待涂布电磁屏蔽胶的SiP模组提供真空环境；点胶头，所述点胶头用于向待涂布电磁屏蔽胶的SiP模组的上表面提供屏蔽胶；移动刮板，位于所述真空室中，在工作状态下，所述移动刮板位于所述SiP模组的上表面，并沿着所述SiP模组的塑封层上表面往复移动，以完成屏蔽胶的涂布。
优选地，所述装置还包括一挡片，所述挡片为一框型结构，用于覆盖待涂布电磁屏蔽胶的所述SiP模组的塑封层上表面的边缘，并使单个Sip模组暴露出来。
本发明提供的一种具有电磁屏蔽结构的Sip模组的制作方法及装置能够带来以下至少一种有益效果：
1、本发明中Sip模组的制作方法通过在塑封层上同时设置共型屏蔽槽和间隔屏蔽槽，并将其置于置于真空室中，使Sip模组中的槽内处于真空状态，然后通过移动刮板将Sip模组表面的屏蔽胶压满Sip模组中的间隔屏蔽槽和共型屏蔽槽，并在Sip模组上表面形成一屏蔽胶层，然后切断共型屏蔽槽中的屏蔽胶就可以得到多个设有中间屏蔽胶层和共型屏蔽胶层的Sip产品，装置简单，装置的制作成本低，且制程工艺简单，容易操作，且占用空间小，且可以有效节约胶材，降低Sip产品制作成本。
2、本发明中，待涂布电磁屏蔽胶的SiP模组便于同时设置单个Sip产品的中间屏蔽层及单个Sip产品表面的共型屏蔽层，从而简化了后期制作电磁屏蔽层的工艺，节省了制作成本。
3、本发明中，待涂布电磁屏蔽胶的SiP模组中，共型屏蔽槽的底部槽宽与边缘接地端的上端面宽度相同，同时间隔屏蔽槽的底部槽宽与间隔接地端的上端面宽度相同，这样设置可以使槽内的屏蔽层与基板中的接地端有效连接，另外，在后期的裂片制程中，可以有效保证共型屏蔽槽中的屏蔽胶与基板中的边缘接地端连接，从而使共型屏蔽胶通过边缘接地端与基板中的导电层连接。
4、本发明中，在Sip模组上设置电磁屏蔽层的方法步骤少，易操作，可以有效减少屏蔽材料，缩短工艺，节省成本，且Sip产品在单位时间内的产量大幅增长。
5、本发明中，在真空填胶时，在Sip模组的上表面边缘上设置一挡板，将多余的屏蔽胶刮到挡板上，方便清理多余的屏蔽胶，还可以避免多余的屏蔽胶污染塑封体表面。
6、本发明中，电磁屏蔽胶涂布装置结构简单，造价低，且使用便捷，有效提升了SiP模组的制作效率，降低了制作成本。
附图说明
下面将以明确易懂的方式，结合附图说明优选实施方式，对本发明的上述特性、技术特征、优点及其实现方式予以进一步说明。
图1是本发明中的待涂布电磁屏蔽胶的SiP模组一种具体实施例在未开槽时的结构示意图；
图2是图1中所示的待涂布电磁屏蔽胶的SiP模组开槽后的结构示意图；
图3是本发明的电磁屏蔽胶涂布装置在图2中所示的待涂布电磁屏蔽胶的SiP模组上设置电磁屏蔽胶层的过程示意图；
图4是经过图3中的装置处理后的Sip模组的结构示意图；
图5是对图4中的Sip模组进行切割处理后的单个Sip产品的结构示意图。
附图标号说明：
1、基板，11、支撑层，12、导电层，13、绝缘层，14、间隔导电端，15、边缘导电端；21、电子元件，22、电子元件，23、电子元件；3、塑封层，31、共型屏蔽槽，32间隔屏蔽槽；4、真空室；5、移动刮板；6、挡片；7、屏蔽胶；8、屏蔽胶层。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。为使图面简洁，各图中的只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。
具体实施例一
结合图1～5所示，本具体实施例公开了一种具有电磁屏蔽结构的SiP模组的制作方法，包括步骤：
S1、制作基板1，如图1所示，基板1包括自下而上依次层叠设置的支撑层11、导电层12和绝缘层13，基板1上预设有若干的单个SiP模组布设区和用于分隔单个SiP模组的切割道，绝缘层13内、在单个SiP模组布设区设有一个间隔导电端14，绝缘层13内、在切割道上设置边缘导电端15，间隔导电端14和边缘导电端15的下端面分别与导电层12连接，间隔导电端14和边缘导电端15的上端面裸露于基板1的上表面并与基板1的上端面齐平；
S2、在基板1的上表面的单个SiP模组布设区上焊接有电子元件21、电子元件22及电子元件23，将有抗电磁干扰要求的电子元件21单独布设于间隔导电端14一侧，电子元件22、电子元件23布设于间隔导电端14另一侧；
S3、形成塑封层3于基板1的上表面，塑封层3包覆所有的电子元件，得到如图1所示的SiP模组；
S4、在图1中所示的SiP模组中的塑封层3上开设共型屏蔽槽31和间隔屏蔽槽32，共型屏蔽槽31开设于边缘导电端15的正上方，使边缘导电端15的上端面露出，间隔屏蔽槽32开设于间隔导电端14的正上方，使间隔导电端14的上端面露出，得到如图2所示的待涂布电磁屏蔽胶的SiP模组；
S5、如图3所示，将步骤S4制得的SiP模组置于电磁屏蔽胶涂布装置的真空室4中，进行电磁屏蔽胶涂布工艺：在SiP模组的塑封层3上表面上放置屏蔽胶7，使用一移动刮板5沿SiP模组的塑封层3上表面往复移动，使屏蔽胶填满共型屏蔽槽31和间隔屏蔽槽32，并在SiP模组的塑封层3的上表面上形成一层屏蔽层8，得到如图4所示的SiP模组；
S6、沿切割道裂片，形成如图5所示的单个具有电磁屏蔽结构的SiP模组。
在本实施例中，所述步骤S5进一步包括步骤S51：在步骤S4制得的SiP模组上放置一挡片6，挡片6为一框型结构，挡片6仅覆盖SiP模组的塑封层3上表面的边缘，使单个SiP模组暴露出来，包括暴露出所述单个SiP模组中的间隔屏蔽槽32、共型屏蔽槽31及塑封层3的上表面，挡片6的设置可以有效避免多余的屏蔽胶污染SiP模组的塑封层3，还便于清理多余的屏蔽胶。
在本实施例中，基板1中的导电层12为铜层，间隔导电端14和边缘导电端15均为铜块。
本发明中的设置电磁屏蔽层的方法工艺简单，容易操作，可以节省屏蔽材料，节省成本，并且可以有效提高Sip产品在设置电磁屏蔽层的单位时间产量。
当然，在本发明的具有电磁屏蔽结构的Sip模组的其他具体实施例中，单个SiP模组布设区中电子元件的数目、间隔导电端的数目及间隔导电端与电子元件之间的排布关系均可以根据实际需要进行调整；步骤S51可以选择性设置；基板中的导电层及间隔导电端和边缘导电端均可以根据需要选用其他导电材料，此处不再一一赘述。
具体实施例二
结合图1、2所示，本具体实施例公开了一种待涂布电磁屏蔽胶的SiP模组，包括基板1、多个电子元件及塑封层3，基板1包括自下而上依次层叠设置的支撑层11、导电层12和绝缘层13，基板1上预设有若干单个SiP模组布设区和用于分隔单个SiP模组的切割道，在绝缘层13内、单个SiP模组布设区布设有一个间隔导电端14，在绝缘层13内、切割道上设置边缘导电端15，间隔导电端14和边缘导电端15的下端面分别与导电层12连接，间隔导电端14和边缘导电端15的上端面与基板1的上端面齐平，多个电子元件21、22及23焊接在基板1的绝缘层13上表面上，且在单个SiP模组布设区中，有抗电磁干扰要求的电子元件21单独布设于间隔导电端14的一侧，电子元件22、电子元件23布设于间隔导电端14另一侧。塑封层3设置在基板1的上表面上，且包覆电子元件21、22和23。
在塑封层3内开设有共型屏蔽槽31和间隔屏蔽槽32，共型屏蔽槽31和间隔屏蔽槽32分别自上而下贯通塑封层3，共型屏蔽槽31与边缘导电端15一一对应，且共型屏蔽槽31开设于边缘导电端15的正上方，使边缘导电端15的上端面露出，在共型屏蔽槽31中填满屏蔽胶后，共型屏蔽槽31中的屏蔽胶与边缘接地端15连接，并且共型屏蔽槽31中的屏蔽胶通过边缘接地端15与基板1中的导电层12连接。间隔屏蔽槽32与间隔导电端14一一对应，间隔屏蔽槽32开设于间隔导电端14的正上方，使边缘导电端15的上端面露出，也就是说，在间隔屏蔽槽32中填满屏蔽胶后，间隔屏蔽槽32中的屏蔽胶与间隔接地端14连接，并且间隔屏蔽槽32中的屏蔽胶通过间隔接地端14与基板1中的导电层12连接。
在本实施例中，共型屏蔽槽31为一矩形槽，在共型屏蔽槽31中填满屏蔽胶后，沿切割道进行切割裂片时，该共型屏蔽槽31内的屏蔽胶层被切割成两部分，并分别作为两个相邻的Sip产品的共型屏蔽胶层。本实施例中，共型屏蔽槽31的槽宽从其上端口到下端口保持不变，且共型屏蔽槽31的槽宽与边缘接地端15的上端面的宽度相同，这样设置时，可以使共型屏蔽槽31中的屏蔽胶层与边缘接地端15充分接触。
在本实施例中，间隔导电端14为一T型结构，T型结构的水平部的上端面与基板1的上表面齐平，竖直部的下端面连接于导电层12。间隔屏蔽槽32的槽宽从其上端口到下端口逐渐减小，且间隔屏蔽槽32的下端口的槽宽与间隔接地端14的上端面的宽度相同，这样设置时，可以使间隔屏蔽槽32中的屏蔽胶层与边缘接地端15充分接触，从而使间隔屏蔽槽32中的屏蔽胶层可以通过边缘接地端15与基板1中的导电层12连接。
本实施例中公开的待涂布电磁屏蔽胶的SiP模组可以同时设置中间屏蔽层和共型屏蔽层，从而可以有效提后续设置电磁屏蔽层的制程的单位产出。
当然，在本发明的待涂布电磁屏蔽胶的SiP模组的其他具体实施例中，共型屏蔽槽还可以设为多边形环形槽、圆形环形槽或其他不规则形状的槽体，但槽体的形状不应影响共型屏蔽槽31内的屏蔽胶层的填充，同时不影响裂片后Sip产品的共型屏蔽胶层的形成；电子元件的布设数目及方式均可以根据需要调整；间隔接地端可以设为上下宽度不变的结构；边缘接地端也可以设为T型结构；间隔接地端和边缘接地端的具体结构均可以根据实际需要进行调整，共型屏蔽槽和间隔屏蔽槽的槽宽也可以根据实际需要调整，此处不再具体赘述。
具体实施例三
如图3所示，本具体实施例公开了一种电磁屏蔽胶涂布装置，用于实施具体实施例一中具有电磁屏蔽结构的SiP模组的制作方法，包括真空室4、点胶头(图中未示出)和移动刮板5，真空室4为待涂布电磁屏蔽胶的SiP模组提供真空环境，使待涂布电磁屏蔽胶的SiP模组中的共型屏蔽槽31和间隔屏蔽槽32中均处于真空状态，点胶头用于向待涂布电磁屏蔽胶的SiP模组的上表面提供屏蔽胶7。移动刮板5位于真空室4中，在工作状态下，移动刮板5位于SiP模组的上表面，并沿着SiP模组的塑封层3上表面往复移动，以完成屏蔽胶的涂布。具体的，电磁屏蔽胶涂布装置还包括一挡片6，挡片6为一框型结构，用于覆盖待涂布电磁屏蔽胶的SiP模组的塑封层3上表面的边缘，并使单个Sip模组暴露出来，这样设置可以避免多余的屏蔽胶污染塑封体表面，还便于处理多余的屏蔽胶。
在具体实施时，移动刮板5在移动时与Sip模组的上表面之间形成一定夹角，从而便于移动刮板5向Sip模组上的屏蔽胶施加压力，当然，移动刮板5的底部还可以设置一斜面，从而进一步便于移动刮板5向屏蔽胶施加压力。
在设置屏蔽胶层时，由于待设置电磁屏蔽胶层的Sip模组位于真空室4中，所以Sip模组中的槽内均处于真空状态，使移动刮板5在Sip模组的上方水平移动，在移动过程中使Sip模组上表面上的屏蔽胶逐渐填满共型屏蔽槽31和间隔屏蔽槽32，由于槽内处于真空状态，因此，屏蔽胶的填充更为充分，屏蔽胶在移动刮板5的作用下在Sip模组的上表面上形成一屏蔽胶层8。
本实施例中公开的设置电磁屏蔽胶层的装置结构简单，占用空间小，装置成本低，且制程工艺简单，可以有效调高Sip模组的电磁屏蔽胶层制程的效率，有利于胶材节约，降低了制作成本。
在本发明的电磁屏蔽胶涂布装置的其他具体实施例中，挡板的具体结构根据待涂布电磁屏蔽胶的SiP模组的形状和尺寸进行适应性调整，当然，还可以不设置挡板。
应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (7)
1.一种具有电磁屏蔽结构的SiP模组的制作方法，其特征在于，包括步骤：
S1、制作基板，所述基板包括自下而上依次层叠设置的支撑层、导电层和绝缘层，所述基板上预设有若干的单个SiP模组布设区和用于分隔单个SiP模组的切割道，所述绝缘层内、在所述单个SiP模组布设区设有至少一个间隔导电端，所述绝缘层内、在所述切割道上设置边缘导电端，所述间隔导电端和所述边缘导电端的下端面分别与所述导电层连接，所述间隔导电端和边缘导电端的上端面裸露于所述基板的上表面并与所述基板的上端面齐平；
S2、在所述基板的上表面的单个SiP模组布设区上焊接电子元件，将有抗电磁干扰要求的所述电子元件单独布设于所述间隔导电端一侧；
S3、形成塑封层于所述基板的上表面，所述塑封层包覆所有的电子元件；
S4、在所述塑封层上开设共型屏蔽槽和间隔屏蔽槽，所述共型屏蔽槽开设于所述边缘导电端的正上方，使所述边缘导电端的上端面露出；所述间隔屏蔽槽开设于所述间隔导电端的正上方，使所述间隔导电端的上端面露出，得到待涂布电磁屏蔽胶的SiP模组；
S5、将步骤S4制得的SiP模组置于电磁屏蔽胶涂布装置的真空室中，进行电磁屏蔽胶涂布工艺：在所述SiP模组的塑封层上表面上放置屏蔽胶，使用一移动刮板沿所述SiP模组的塑封层上表面往复移动，使所述屏蔽胶填满所述间隔屏蔽槽和共型屏蔽槽，并在所述SiP模组的塑封层上表面上形成一层屏蔽层；
S6、沿所述切割道裂片，形成单个具有电磁屏蔽结构的SiP模组。
2.如权利要求1所述的具有电磁屏蔽结构的SiP模组的制作方法，其特征在于：
所述步骤S5进一步包括步骤S51：在步骤S4制得的SiP模组上放置一挡片，所述挡片为一框型结构，所述挡片仅覆盖所述SiP模组的塑封层上表面的边缘，使单个SiP模组暴露出来，包括暴露出所述单个SiP模组中的间隔屏蔽槽、共型屏蔽槽及塑封层的上表面。
3.如权利要求1所述的具有电磁屏蔽结构的SiP模组的制作方法，其特征在于：
所述间隔导电端和边缘导电端均为铜块；
和/或，
所述基板中的导电层为铜层。
4.一种待涂布电磁屏蔽胶的SiP模组，其特征在于，包括：
基板，所述基板包括自下而上依次层叠设置的支撑层、导电层和绝缘层，所述基板上预设有若干的单个SiP模组布设区和用于分隔单个SiP模组的切割道，在所述绝缘层内、单个SiP模组布设区布设有至少一个间隔导电端，在所述绝缘层内、所述切割道上设置边缘导电端，所述间隔导电端和所述边缘导电端的下端面分别与所述导电层连接，所述间隔导电端和所述边缘导电端的上端面与所述基板的上端面齐平；
至少两个电子元件，所述电子元件焊接在所述基板的绝缘层上表面上，且将有抗电磁干扰要求的所述电子元件布设于所述间隔导电端两侧；
塑封层，所述塑封层设置在所述基板的上表面上，且包覆所述电子元件；在所述塑封层内开设有间隔屏蔽槽和共型屏蔽槽，所述间隔屏蔽槽和所述共型屏蔽槽分别自上而下贯通所述塑封层，所述共型屏蔽槽开设于所述边缘导电端的正上方，使所述边缘导电端的上端面露出；所述间隔屏蔽槽开设于所述间隔导电端的正上方，使所述边缘导电端的上端面露出。
5.根据权利要求4所述的待涂布电磁屏蔽胶的SiP模组，其特征在于：所述间隔导电端为一T型结构，T型结构的水平部的上端面与所述基板的上表面齐平，竖直部的下端面连接于所述导电层。
6.一种电磁屏蔽胶涂布装置，其特征在于：用于实施如权利要求1-3任一所述的具有电磁屏蔽结构的SiP模组的制作方法，包括：
真空室，所述真空室为待涂布电磁屏蔽胶的SiP模组提供真空环境；
点胶头，所述点胶头用于向待涂布电磁屏蔽胶的SiP模组的上表面提供屏蔽胶；
移动刮板，位于所述真空室中，在工作状态下，所述移动刮板位于所述SiP模组的上表面，并沿着所述SiP模组的塑封层上表面往复移动，以完成屏蔽胶的涂布。
7.如权利要求6所述的电磁屏蔽胶涂布装置，其特征在于：
所述装置还包括一挡片，所述挡片为一框型结构，用于覆盖待涂布电磁屏蔽胶的所述SiP模组的塑封层上表面的边缘，并使单个Sip模组暴露出来。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811179259.1A CN109300793B (zh) | 2018-10-10 | 2018-10-10 | 具有电磁屏蔽结构的Sip模组的制作方法及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811179259.1A CN109300793B (zh) | 2018-10-10 | 2018-10-10 | 具有电磁屏蔽结构的Sip模组的制作方法及装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109300793A true CN109300793A (zh) | 2019-02-01 |
| CN109300793B CN109300793B (zh) | 2024-01-19 |
Family
ID=65162147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811179259.1A Active CN109300793B (zh) | 2018-10-10 | 2018-10-10 | 具有电磁屏蔽结构的Sip模组的制作方法及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109300793B (zh) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110213952A (zh) * | 2019-05-28 | 2019-09-06 | 青岛歌尔微电子研究院有限公司 | 一种电磁屏蔽结构及其制造方法及电子设备 |
| CN110299346A (zh) * | 2019-06-24 | 2019-10-01 | 通富微电子股份有限公司 | 一种电磁屏蔽封装器件及其制造方法 |
| CN110323144A (zh) * | 2019-06-24 | 2019-10-11 | 通富微电子股份有限公司技术研发分公司 | 一种电磁屏蔽封装器件及其制备方法 |
| CN110610906A (zh) * | 2019-09-24 | 2019-12-24 | 深圳佰维存储科技股份有限公司 | 半导体电磁屏蔽结构及其制作方法 |
| CN111508911A (zh) * | 2020-04-30 | 2020-08-07 | 青岛歌尔微电子研究院有限公司 | 分腔电磁屏蔽封装方法及封装结构 |
| CN112040632A (zh) * | 2020-08-11 | 2020-12-04 | 青岛歌尔微电子研究院有限公司 | 电磁屏蔽结构的制作方法 |
| CN112151468A (zh) * | 2020-09-21 | 2020-12-29 | 青岛歌尔微电子研究院有限公司 | 天线封装模组及天线封装工艺 |
| CN113471175A (zh) * | 2021-06-29 | 2021-10-01 | 荣成歌尔微电子有限公司 | 共形屏蔽结构及其制备方法 |
| CN114188312A (zh) * | 2022-02-17 | 2022-03-15 | 甬矽电子(宁波)股份有限公司 | 封装屏蔽结构和屏蔽结构制作方法 |
| WO2022078129A1 (zh) * | 2020-10-14 | 2022-04-21 | 华为技术有限公司 | 一种封装模块、封装方法及电子设备 |
| CN115064521A (zh) * | 2022-06-02 | 2022-09-16 | 江苏卓胜微电子股份有限公司 | 射频模组封装结构、制造方法及射频设备 |
| CN115763435A (zh) * | 2022-11-08 | 2023-03-07 | 北京唯捷创芯精测科技有限责任公司 | 电磁屏蔽的封装单元及方法、基板、电路和电子设备 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101685764A (zh) * | 2008-09-23 | 2010-03-31 | 海华科技股份有限公司 | 系统级封装模块结构及其制造方法 |
| TW201115710A (en) * | 2009-10-16 | 2011-05-01 | Advanced Semiconductor Eng | Package having an inner shield and method for making the same |
| JP2015032823A (ja) * | 2013-07-31 | 2015-02-16 | 環旭電子股▲分▼有限公司 | 電子部品実装モジュール及びその製造方法 |
| CN108054105A (zh) * | 2017-12-25 | 2018-05-18 | 环维电子(上海)有限公司 | 一种电子封装模块及其制造方法和设备 |
| CN108601241A (zh) * | 2018-06-14 | 2018-09-28 | 环旭电子股份有限公司 | 一种SiP模组及其制造方法 |
| CN208706582U (zh) * | 2018-10-10 | 2019-04-05 | 环维电子(上海)有限公司 | 待涂布电磁屏蔽胶的Sip模组及其涂布装置 |
-
2018
- 2018-10-10 CN CN201811179259.1A patent/CN109300793B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101685764A (zh) * | 2008-09-23 | 2010-03-31 | 海华科技股份有限公司 | 系统级封装模块结构及其制造方法 |
| TW201115710A (en) * | 2009-10-16 | 2011-05-01 | Advanced Semiconductor Eng | Package having an inner shield and method for making the same |
| JP2015032823A (ja) * | 2013-07-31 | 2015-02-16 | 環旭電子股▲分▼有限公司 | 電子部品実装モジュール及びその製造方法 |
| CN108054105A (zh) * | 2017-12-25 | 2018-05-18 | 环维电子(上海)有限公司 | 一种电子封装模块及其制造方法和设备 |
| CN108601241A (zh) * | 2018-06-14 | 2018-09-28 | 环旭电子股份有限公司 | 一种SiP模组及其制造方法 |
| CN208706582U (zh) * | 2018-10-10 | 2019-04-05 | 环维电子(上海)有限公司 | 待涂布电磁屏蔽胶的Sip模组及其涂布装置 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11882681B2 (en) | 2019-05-28 | 2024-01-23 | Weifang Goertek Microelectronics Co. Ltd. | Electromagnetic shielding structure and manufacturing method thereof, and electronic device |
| CN110213952A (zh) * | 2019-05-28 | 2019-09-06 | 青岛歌尔微电子研究院有限公司 | 一种电磁屏蔽结构及其制造方法及电子设备 |
| CN110299346A (zh) * | 2019-06-24 | 2019-10-01 | 通富微电子股份有限公司 | 一种电磁屏蔽封装器件及其制造方法 |
| CN110323144A (zh) * | 2019-06-24 | 2019-10-11 | 通富微电子股份有限公司技术研发分公司 | 一种电磁屏蔽封装器件及其制备方法 |
| CN110323144B (zh) * | 2019-06-24 | 2021-07-13 | 通富微电子股份有限公司技术研发分公司 | 一种电磁屏蔽封装器件及其制备方法 |
| CN110610906A (zh) * | 2019-09-24 | 2019-12-24 | 深圳佰维存储科技股份有限公司 | 半导体电磁屏蔽结构及其制作方法 |
| CN111508911B (zh) * | 2020-04-30 | 2022-03-25 | 青岛歌尔微电子研究院有限公司 | 分腔电磁屏蔽封装方法及封装结构 |
| CN111508911A (zh) * | 2020-04-30 | 2020-08-07 | 青岛歌尔微电子研究院有限公司 | 分腔电磁屏蔽封装方法及封装结构 |
| CN112040632A (zh) * | 2020-08-11 | 2020-12-04 | 青岛歌尔微电子研究院有限公司 | 电磁屏蔽结构的制作方法 |
| WO2022033409A1 (zh) * | 2020-08-11 | 2022-02-17 | 青岛歌尔微电子研究院有限公司 | 电磁屏蔽结构的制作方法 |
| CN112151468A (zh) * | 2020-09-21 | 2020-12-29 | 青岛歌尔微电子研究院有限公司 | 天线封装模组及天线封装工艺 |
| WO2022078129A1 (zh) * | 2020-10-14 | 2022-04-21 | 华为技术有限公司 | 一种封装模块、封装方法及电子设备 |
| CN113471175A (zh) * | 2021-06-29 | 2021-10-01 | 荣成歌尔微电子有限公司 | 共形屏蔽结构及其制备方法 |
| CN114188312A (zh) * | 2022-02-17 | 2022-03-15 | 甬矽电子(宁波)股份有限公司 | 封装屏蔽结构和屏蔽结构制作方法 |
| CN114188312B (zh) * | 2022-02-17 | 2022-07-08 | 甬矽电子(宁波)股份有限公司 | 封装屏蔽结构和屏蔽结构制作方法 |
| CN115064521A (zh) * | 2022-06-02 | 2022-09-16 | 江苏卓胜微电子股份有限公司 | 射频模组封装结构、制造方法及射频设备 |
| CN115763435A (zh) * | 2022-11-08 | 2023-03-07 | 北京唯捷创芯精测科技有限责任公司 | 电磁屏蔽的封装单元及方法、基板、电路和电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109300793B (zh) | 2024-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109300793A (zh) | 具有电磁屏蔽结构的Sip模组的制作方法及装置 | |
| CN101515621B (zh) | 发光二极管芯片、制法及封装方法 | |
| CN208706582U (zh) | 待涂布电磁屏蔽胶的Sip模组及其涂布装置 | |
| KR102258874B1 (ko) | 레이저 어블레이션을 사용하여 부분적인 emi 차폐 제거 반도체 장치 | |
| US10497623B2 (en) | Method of manufacturing a semiconductor package including a shield layer | |
| CN104377176A (zh) | 电路模块 | |
| CN110323144B (zh) | 一种电磁屏蔽封装器件及其制备方法 | |
| CN108257879A (zh) | 半导体封装的制造方法 | |
| JP2010528482A (ja) | 干渉シールド電子機器モジュール及び同モジュールを提供する方法 | |
| CN103378068A (zh) | 电路模块及其制造方法 | |
| CN105120599B (zh) | 一种线路板的孤立线的阻抗控制方法 | |
| CN104037124B (zh) | 形成用于fo-ewlb中电源/接地平面的嵌入导电层的半导体器件和方法 | |
| US20230282599A1 (en) | Fan-out packaging structure and manufacturing method thereof | |
| CN108364933A (zh) | 半导体封装的制造方法 | |
| CN206364008U (zh) | 一种具有电磁屏蔽功能的半导体封装件 | |
| CN104716102A (zh) | 电子封装模块及其制造方法 | |
| CN206834164U (zh) | 集成电路封装体 | |
| CN110299346A (zh) | 一种电磁屏蔽封装器件及其制造方法 | |
| CN108766968A (zh) | 一种低衬底损耗的体硅cmos结构及制作方法 | |
| CN103413768B (zh) | 一种用于电子器件封装的硅基转接板的制备方法 | |
| WO2017172119A1 (en) | Integrated circuit package having integrated emi shield | |
| CN109494209A (zh) | 一种侧壁可浸润超薄封装结构及其制造方法 | |
| CN115763435A (zh) | 电磁屏蔽的封装单元及方法、基板、电路和电子设备 | |
| CN110534445A (zh) | 封装结构的形成方法 | |
| CN108133931A (zh) | 一种模组结构及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |