KR20240000959A - 반도체 패키지 - Google Patents

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Abstract

본 발명의 기술적 사상은, 기판 패드를 포함하는 패키지 기판; 상기 패키지 기판의 상면 상에 탑재된 제1 베이스 칩, 및 상기 제1 베이스 칩 상에서 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제1 적층 칩들을 포함하는 제1 칩 적층 구조체; 상기 제1 칩 적층 구조체의 상면 상에서 상기 제1 방향에 따라 오프셋 적층된 제2 베이스 칩, 및 상기 제2 베이스 칩 상에서 상기 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제2 적층 칩들을 포함하는 제2 칩 적층 구조체; 상기 기판 패드와 상기 제1 칩 적층 구조체 사이 또는 상기 기판 패드와 상기 제2 칩 적층 구조체 사이를 전기적으로 연결하도록 구성된 본딩 와이어; 상기 제1 칩 적층 구조체와 상기 제1 방향으로 이격되도록 상기 패키지 기판의 상면 상에 탑재되고 상기 제2 칩 적층 구조체를 지지하도록 구성된 제1 지지체;를 포함하되, 상기 제1 지지체는 상기 제2 베이스 칩의 하면을 지지하여 제2 칩 적층 구조체를 지지하고, 상기 제2 베이스 칩은 칩의 중심이 상기 제1 베이스 칩의 상기 제1 방향에 따른 끝단에 정렬된 제1 가상 선을 기준으로 상기 제1 가상 선보다 상기 제1 방향 측에 위치하는 칩들 중 가장 하단에 위치하는 칩인 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는, 패키지 기판 상에 실장된 칩 적층 구조체와 이를 지지하는 지지체를 구비한 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화 되고 있다. 전자 부품들의 소형화 및 경량화 추세에 따라, 이에 탑재되는 반도체 패키지 역시 그 부피의 축소 및 고용량의 데이터 처리능력이 요구되고 있다.
따라서, 고집적 반도체 패키지를 구현하기 위해 적층되는 반도체 칩의 사이즈가 감소하면서, 칩 적층 구조체의 불량 문제가 빈번히 발생하고 있다. 이에 따라, 칩 적층 구조체의 구조를 안정화하는 것이 필요하다.
본 발명의 기술적 사상이 해결하려는 과제는, 칩 적층 구조체의 구조를 안정화하여 반도체 칩의 크랙(Crack)이 방지되는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
본 발명은 기술적 과제를 이루기 위하여, 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 기판 패드를 포함하는 패키지 기판; 상기 패키지 기판의 상면 상에 탑재된 제1 베이스 칩, 및 상기 제1 베이스 칩 상에서 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제1 적층 칩들을 포함하는 제1 칩 적층 구조체; 상기 제1 칩 적층 구조체의 상면 상에서 상기 제1 방향에 따라 오프셋 적층된 제2 베이스 칩, 및 상기 제2 베이스 칩 상에서 상기 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제2 적층 칩들을 포함하는 제2 칩 적층 구조체; 상기 기판 패드와 상기 제1 칩 적층 구조체 사이 또는 상기 기판 패드와 상기 제2 칩 적층 구조체 사이를 전기적으로 연결하도록 구성된 본딩 와이어; 상기 제1 칩 적층 구조체와 상기 제1 방향으로 이격되도록 상기 패키지 기판의 상면 상에 탑재되고 상기 제2 칩 적층 구조체를 지지하도록 구성된 제1 지지체;를 포함하되, 상기 제1 지지체는 상기 제2 베이스 칩의 하면을 지지하여 제2 칩 적층 구조체를 지지하고, 상기 제2 베이스 칩은 칩의 중심이 상기 제1 베이스 칩의 상기 제1 방향에 따른 끝단에 정렬된 제1 가상 선을 기준으로 상기 제1 가상 선보다 상기 제1 방향 측에 위치하는 칩들 중 가장 하단에 위치하는 칩인 것을 특징으로 하는 반도체 패키지이다.
본 발명에 따른 반도체 패키지는, 기판 패드를 포함하는 패키지 기판; 상기 패키지 기판의 상면 상에 탑재된 제1 베이스 칩, 및 상기 제1 베이스 칩 상에서 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제1 적층 칩들을 포함하는 제1 칩 적층 구조체; 상기 제1 칩 적층 구조체의 상면 상에서 상기 제1 방향에 따라 오프셋 적층된 제2 베이스 칩, 및 상기 제2 베이스 칩 상에서 상기 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제2 적층 칩들을 포함하는 제2 칩 적층 구조체; 상기 제2 칩 적층 구조체의 상면 상에서 상기 제1 방향에 따라 오프셋 적층된 제3 베이스 칩, 및 상기 제3 베이스 칩 상에서 상기 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제3 적층 칩들을 포함하는 제3 칩 적층 구조체; 상기 기판 패드와 상기 제1 칩 적층 구조체 사이 또는 상기 기판 패드와 상기 제2 칩 적층 구조체 사이를 전기적으로 연결하도록 구성된 본딩 와이어; 상기 제1 칩 적층 구조체와 제1 방향으로 이격되도록 상기 패키지 기판의 상면 상에 탑재되고 상기 제2 칩 적층 구조체를 지지하도록 구성된 제1 지지체; 및 상기 제1 및 제2 칩 적층 구조체들과 제1 방향으로 이격되고, 상기 제3 칩 적층 구조체를 지지하도록 구성된 제2 지지체;를 포함하되, 상기 제1 지지체는 상기 제2 베이스 칩의 하면을 지지하여 제2 칩 적층 구조체를 지지하고, 상기 제2 지지체는 상기 제3 베이스 칩의 하면을 지지하여 제3 칩 적층 구조체를 지지하며, 상기 제2 베이스 칩은 칩의 중심이 상기 제1 베이스 칩의 상기 제1 방향에 따른 끝단에 정렬된 제1 가상 선을 기준으로 상기 제1 가상 선보다 상기 제1 방향 측에 위치하는 칩들 중 가장 하단에 위치하는 칩이고, 상기 제3 베이스 칩은 칩의 중심이 상기 제2 베이스 칩의 상기 제1 방향에 따른 끝단에 정렬된 제2 가상 선을 기준으로 상기 제2 가상 선보다 상기 제1 방향 측에 위치하는 칩들 중 가장 하단에 위치하는 칩인 것을 특징으로 하는 반도체 패키지이다.
본 발명에 따른 반도체 패키지는, 기판 패드를 포함하는 패키지 기판; 상기 패키지 기판의 상면 상에 탑재된 제1 베이스 칩, 및 상기 제1 베이스 칩 상에서 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제1 적층 칩들을 포함하는 제1 칩 적층 구조체; 상기 제1 칩 적층 구조체의 상면 상에서 상기 제1 방향에 따라 오프셋 적층된 제2 베이스 칩, 및 상기 제2 베이스 칩 상에서 상기 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제2 적층 칩들을 포함하는 제2 칩 적층 구조체; 상기 패키지 기판의 상면 상에서 제1 베이스 칩과 상기 제1 방향으로 이격되도록 탑재된 제4 베이스 칩, 및 상기 제4 베이스 칩 상에서 상기 제1 방향과 교차하는 제2 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제4 적층 칩들을 포함하는 제4 칩 적층 구조체; 상기 제4 칩 적층 구조체의 상면 상에서 상기 제2 방향에 따라 오프셋 적층된 제5 베이스 칩, 및 상기 제5 베이스 칩 상에서 상기 제2 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제5 적층 칩들을 포함하는 제5 칩 적층 구조체; 및 상기 제1 칩 적층 구조체와 상기 제1 방향으로 이격되고 상기 제4 칩 적층 구조체와 상기 제2 방향으로 이격되도록 상기 패키지 기판의 상면 상에 탑재되며, 상기 제2 칩 적층 구조체 및 상기 제5 칩 적층 구조체를 지지하도록 구성된 제1 지지체;를 포함하되, 상기 제1 지지체는 상기 제2 베이스 칩의 하면을 지지하여 제2 칩 적층 구조체를 지지하고 상기 제5 베이스 칩의 하면을 지지하여 제5 칩 적층 구조체를 지지하며, 상기 제2 베이스 칩은 제1 및 제2 칩 적층 구조체들 내에서 칩의 중심이 상기 제1 베이스 칩의 상기 제1 방향에 따른 끝단에 정렬된 제1 가상 선을 기준으로 상기 제1 가상 선보다 상기 제1 방향 측에 위치하는 칩들 중 가장 하단에 위치하는 칩이고, 상기 제5 베이스 칩은 제4 및 제5 칩 적층 구조체들 내에서 칩의 중심이 상기 제4 베이스 칩의 상기 제2 방향에 따른 끝단에 정렬된 제3 가상 선을 기준으로 상기 제3 가상 선보다 상기 제2 방향 측에 위치하는 칩들 중 가장 하단에 위치하는 칩인 것을 특징으로 하는 반도체 패키지이다.
본 발명의 기술적 사상에 의한 반도체 패키지는, 캐스케이드(Cascade) 형태의 칩 적층 구조체와 상기 칩 적층 구조체를 지지하는 지지체를 구비하고, 상기 지지체의 위치를 최적화할 수 있다.
이에 따라, 본 발명의 반도체 패키지는 칩 적층 구조체의 하중에 의한 힘 및 다이 어태치(Die Attach) 공정 시 가해지는 힘을 지지체에 의해 효율적으로 분산시켜, 구조를 안정화하고 칩 크랙(Chip Crack)을 방지하는 바 궁극적으로 반도체 패키지의 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 1b는 도 1a의 반도체 패키지의 평면도이며, 도 1c는 도 1a의 반도체 패키지의 제1 지지체의 위치를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 효과를 설명하기 위한 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 3b는 도 3a의 반도체 패키지의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 8a는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 8b는 도 8a의 반도체 패키지의 제1 지지체 및 제2 지지체의 위치를 설명하기 위한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10a는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 10b는 도 10a의 반도체 패키지의 제1 지지체의 위치를 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
이하 도면들에서 X축 방향 및 Y축 방향은 패키지 기판(100)의 표면에 평행한 방향을 나타내며, X축 방향 및 Y축 방향은 서로 수직한 방향일 수 있다. Z축 방향은 패키지 기판(100)의 표면에 수직한 방향을 나타내며, Z축 방향은 X-Y 평면에 수직한 방향일 수 있다.
이하 도면들에서 제1 방향 내지 제3 방향은 다음과 같이 이해될 수 있다. 제1 방향은 +X축 방향으로 이해될 수 있고, 제2 방향은 제1 방향과 180도로 교차하는 방향으로 -X축 방향으로 이해될 수 있으며, 제3 방향은 Y축 방향으로 이해될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 1b는 도 1a의 반도체 패키지의 평면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예의 반도체 패키지(10)는 패키지 기판(100), 외부 연결 범프(110), 기판 패드(130), 칩 적층 구조체(200), 본딩 패드(230), 본딩 와이어(240), 및 제1 지지체(600)를 포함할 수 있다.
패키지 기판(100)은 몸체부(미도시) 및 배선(미도시)을 포함할 수 있다. 상기 배선의 일부는 외부 연결 범프(110)가 탑재되는 범프 패드로 기능할 수 있다. 예를 들어, 패키지 기판(100)은 인쇄회로기판(printed circuit board, PCB)일 수 있다. 패키지 기판(100)이 인쇄회로기판인 경우, 패키지 기판(100)의 상기 몸체부는 열경화성수지 등의 고분자 물질, FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지, 또는 페놀 수지 등을 일정 두께로 압축하여 박형으로 형성될 수 있고, 상기 몸체부의 표면 상에 동박(copper foil)을 입힌 후 패터닝을 통해 전기적 신호의 전달 경로인 상기 배선을 형성할 수 있다.
외부 연결 범프(110)는 패키지 기판(100)의 하면 상에 배치될 수 있다. 외부 연결 범프(110)는 상기 범프 패드를 통해 패키지 기판(100)의 상기 배선에 전기적으로 연결될 수 있다. 한편, 외부 연결 범프(110)는 솔더 볼로 형성될 수 있다. 그러나 실시예에 따라, 외부 연결 범프(110)는 필라와 솔더를 포함하는 구조를 가질 수도 있다. 본 실시예의 반도체 패키지(10)는 외부 연결 범프(110)를 통해 인터포저나 베이스 기판 등의 외부 기판 상에 실장될 수 있다. 외부 연결 범프(110)는 구리(Cu), 은(Ag), 금(Au), 및 주석(Sb) 중 적어도 하나를 포함할 수 있다.
기판 패드(130)는 패키지 기판(100)의 상면 상에 배치되며, 패키지 기판(100)의 상면 일측 상에 위치할 수 있다. 예시적인 실시예들에 따르면, 기판 패드(130)는 패키지 기판(100)의 제2 방향 끝단 부분의 근방에 위치할 수 있다. 기판 패드(130)는 본딩 와이어(240)를 통해 본딩 패드(230)에 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 기판 패드(130)는 복수개가 구비될 수 있으며, 제3 방향을 따라 서로 이격되어 패키지 기판(100)의 상면 상에 배치될 수 있다. 본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
칩 적층 구조체(200)는 패키지 기판(100) 상에 배치되며, 제1 칩 적층 구조체(300) 및 제2 칩 적층 구조체(400)를 포함할 수 있다. 예시적인 실시예들에 따르면, 칩 적층 구조체(200)는 패키지 기판(100) 상에서 복수의 칩들이 제1 방향에 따라 오프셋 적층되는 구조일 수 있다. 다시 말해서, 칩 적층 구조체(200)는 복수의 칩들이 제1 방향에 따라 캐스케이드 타입, 즉 계단 타입으로 적층된 구조일 수 있다.
상기 적층되는 칩들은 반도체 칩일 수 있다. 상기 반도체 칩은 메모리 칩 또는 로직 칩일 수 있다. 일부 실시예들에 있어서, 상기 메모리 칩은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 또한 일부 실시예들에 있어서, 상기 로직 칩은 메모리 컨트롤러 칩, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
제1 칩 적층 구조체(300)는 패키지 기판(100)의 상면 상에 배치되며, 제1 베이스 칩(310) 및 제1 적층 칩들(330-1, 330-2)을 포함할 수 있다.
제1 베이스 칩(310)은 패키지 기판(100)의 상면 상에 위치하고, 제1 적층 칩들(330-1, 330-2)은 제1 베이스 칩(310) 상에 위치할 수 있다. 예시적인 실시예들에 따르면, 제1 적층 칩들(330-1, 330-2)은 제1 베이스 칩(310)의 상면 상에서 제1 방향을 따라 순차적으로 오프셋 적층될 수 있다. 다시 말해서, 제1 적층 칩들(330-1, 330-2)은 제1 방향에 따라 캐스케이드 타입, 즉 계단 타입으로 제1 베이스 칩(310) 상에 적층될 수 있다.
제1 베이스 칩(310)은 접착 층(210)을 통해 패키지 기판(100)의 상면 상에 접착 및 고정되고, 제1 적층 칩(330-1)은 접착 층(210)을 통해 제1 베이스 칩(310)의 상면 상에 접착 및 고정되며, 또 다른 제1 적층 칩(330-2)은 접착 층(210)을 통해 상기 제1 적층 칩(330-1)의 상면 상에 접착 및 고정될 수 있다.
제2 칩 적층 구조체(400)는 제1 칩 적층 구조체(300)의 상면 상에 배치되며, 제2 베이스 칩(410) 및 제2 적층 칩들(430-1, 430-2)을 포함할 수 있다. 제2 베이스 칩(410)은 제1 칩 적층 구조체(300)의 상면 상에 위치하고, 제2 적층 칩들(430-1, 430-2)은 제2 베이스 칩(410) 상에 위치할 수 있다.
예시적인 실시예들에 따르면, 제2 적층 칩들(430-1, 430-2)은 제2 베이스 칩(410)의 상면 상에서 제1 방향을 따라 순차적으로 오프셋 적층될 수 있다. 다시 말해서, 제2 적층 칩들(430-1, 430-2)은 제1 방향에 따라 캐스케이드 타입, 즉 계단 타입으로 제2 베이스 칩(410) 상에 적층될 수 있다.
제2 베이스 칩(410)은 접착 층(210)을 통해 제1 칩 적층 구조체(300)의 상면 상에 접착 및 고정되고, 제2 적층 칩(430-1)은 접착 층을 통해 제2 베이스 칩(410)의 상면 상에 접착 및 고정되며, 또 다른 제2 적층 칩(430-2)은 접착 층을 통해 상기 제2 적층 칩(430-1)의 상면 상에 접착 및 고정될 수 있다.
본 실시예의 반도체 패키지(10)에서, 제1 및 제2 칩 적층 구조체들(300, 400)이 각각 3개의 칩을 포함하고 있지만, 제1 및 제2 칩 적층 구조체들(300, 400)의 칩 개수가 3개에 한정되는 것은 아니다. 예컨대, 제1 및 제2 칩 적층 구조체들(300, 400)은 각각 2개, 또는 4개 이상의 칩을 포함할 수 있으며, 제1 및 제2 칩 적층 구조체들(300, 400)의 칩 개수가 서로 다를 수 있다.
제2 베이스 칩(410)은 제1 칩 적층 구조체(300)와 제2 칩 적층 구조체(400)를 구별하는 기준이 될 수 있다. 제2 베이스 칩(410)은 패키지 기판(100)상에 적층 되는 칩들 중에서, 제1 베이스 칩(310)과 상대적 위치에 따라 상대적으로 결정될 수 있다. 제2 베이스 칩(410)을 결정하는 기준은 도 1c를 참조하여 후술한다.
칩 적층 구조체(200)는 상기 캐스케이드 타입의 적층 방식에 따라, 제1 베이스 칩(310), 제1 적층 칩들(330-1, 330-2), 제2 베이스 칩(410), 및 제2 적층 칩들(430-1, 430-2) 각각의 상면 일부를 노출시키는 노출 영역들(220)이 마련될 수 있다. 즉 노출 영역들(220)은 제1 베이스 칩(310), 제1 적층 칩들(330-1, 330-2), 제2 베이스 칩(410) 및 제2 적층 칩들(430-1, 430-2) 각각에서 제1 방향 측 상면 일부가 상방으로 노출되는 영역일 수 있다. 다시 말해서, 칩 적층 구조체(200)에 포함된 칩들은 각각 노출 영역을 가지며, 개별 칩의 노출 영역은 해당 개별 칩의 상면 중에서 다른 개별 칩에 의해 덮이지 않는 영역으로 정의될 수 있다.
본딩 패드(230)는 노출 영역들(220) 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 본딩 패드(230)는 복수개가 구비될 수 있으며, 제3 방향을 따라 서로 이격되어 노출 영역들(220) 상에 배치될 수 있다.
본딩 와이어(240)는 칩 적층 구조체(200)의 일측에 형성될 수 있다. 예시적인 실시예들에 따르면, 본딩 와이어(240)는 노출 영역들(220)상의 본딩 패드들(230)을 전기적으로 연결할 수 있고, 기판 패드(130) 및 본딩 패드들(230) 중 어느 하나를 전기적으로 연결할 수 있다.
제1 지지체(600)는 패키지 기판(100)의 상면 상에 탑재될 수 있다. 예시적인 실시예들에 따르면, 제1 지지체(600)는 패키지 기판(100)의 상면 상에서 제1 칩 적층 구조체(300)와 제1 방향으로 이격되도록 탑재될 수 있다. 제1 지지체(600)는 제2 칩 적층 구조체(400)를 지지하도록 구성될 수 있다. 예시적인 실시예들에 따르면, 제1 지지체(600)는 제2 베이스 칩(410)의 하면을 지지하여 제2 칩 적층 구조체(400)를 지지할 수 있다.
예시적인 실시예들에 따르면, 제1 지지체(600)는 더미 실리콘으로 구성될 수 있다. 제1 지지체(600)와 접촉되는 제2 베이스 칩(410)은 실리콘으로 구성될 수 있는데, 제1 지지체(600)가 더미 실리콘으로 구성되는 경우 제1 지지체(600)는 제2 베이스 칩(410)과 동일 또는 유사한 물성을 가질 수 있다. 이에 따라, 제1 지지체(600) 및 제2 베이스 칩(410)의 열팽창 계수 등이 동일하거나 유사하므로 CTE(coefficient of Thermal Expansion) 미스 매치를 최소화할 수 있다.
예시적인 실시예들에 따르면, 제1 지지체(600)는 반도체 칩으로 구성될 수 있다. 상기 반도체 칩은 컨트롤러(Controller1) 칩, FBI(Frequency Boosting Interface) 칩, 또는 D-RAM(dynamic random access memory) 칩 중 어느 하나일 수 있다. 이에 대한 자세한 설명은 도 4 내지 도 6을 참조하여 후술한다.
도 1c는 도 1a의 반도체 패키지(10)의 제1 지지체(600)의 위치를 설명하기 위한 단면도이다.
도 1c를 참조하면, 반도체 패키지(10)는 패키지 기판(100), 제1 및 제2 칩 적층 구조체들(300, 400), 및 제1 지지체(600)를 포함할 수 있다. 제1 칩 적층 구조체(300)는 제1 베이스 칩(310) 및 제1 적층 칩들(330-1, 330-2)을 포함할 수 있고, 제2 칩 적층 구조체(400)는 제2 베이스 칩(410) 및 제2 적층 칩들(430-1, 430-2)을 포함할 수 있다.
제1 지지체(600)는 제1 칩 적층 구조체(300)와 제1 방향으로 이격되며, 제2 베이스 칩(410)의 제1 방향 끝단 측 하면을 지지하여 제2 칩 적층 구조체(400)를 지지할 수 있다.
제1 가상 선(L1)은 제1 베이스 칩(310)의 제1 방향 측면이 Z축 방향으로 연장되는 선일 수 있다. 즉 제1 가상 선(L1)은 제1 베이스 칩(310)의 우측(X축 방향) 끝에서 패키지 기판(100)의 상면과 수직하게 연장되는 선 또는 제1 베이스 칩(310)의 우측(X축 방향) 끝에 있는 제1 베이스 칩(310)의 측면에 수직인 방향(Z축 방향)으로 연장된 직선일 수 있다.
제2 베이스 칩(410)은 칩의 중심이 제1 가상 선(L1)을 기준으로 제1 가상 선(L1)보다 제1 방향 측에 위치하는 적층 칩들 중 가장 하단에 위치하는 적층 칩일 수 있다. 즉 제2 베이스 칩(410)은, 패키지 기판(100) 상에 적층되는 칩들 중, 칩의 중심이 제1 가상 선(L1)보다 우측에 위치하면서 가장 하단에 위치하는 칩일 수 있다.
제2 베이스 칩(410)은 제1 칩 적층 구조체(300)와 제2 칩 적층 구조체(400)를 구별하는 기준이 될 수 있다. 제2 베이스 칩(410)을 기준으로, 제1 칩 적층 구조체(300)는 제2 베이스 칩(410) 아래에 적층된 칩들을 포함하며, 제2 칩 적층 구조체(400)는 제2 베이스 칩(410) 및 제2 베이스 칩(410)상에 적층된 칩들을 포함할 수 있다.
제2 베이스 칩(410)의 위치를 좀 더 자세히 살펴보면 다음과 같다.
패키지 기판(100) 상에 적층되는 칩들은 제1 방향에 따라 캐스케이드 타입, 즉 계단 타입으로 오프셋 적층되는 칩들을 포함할 수 있다. 상기 오프셋 적층되는 칩들은, 상기 캐스케이드 타입 적층에 의해 바로 하단에 있는 칩보다 칩의 중심이 제1 방향, 즉 우측에 위치할 수 있다. 반대로, 상기 하단에 있는 칩은 바로 상단에 오프셋 적층된 칩보다 칩의 중심이 제2 방향 즉, 좌측에 위치할 수 있다.
본 발명의 반도체 패키지(10)에 있어서, 패키지 기판(100) 상에 상기 캐스케이드 타입으로 적층된 칩들 중, 칩의 중심이 제1 가상 선(L1)을 기준으로 우측에 위치하는 칩들 중 가장 하단에 위치한 칩이 제2 베이스 칩(410)으로 특정될 수 있다. 제2 베이스 칩(410)이 특정되면, 패키지 기판(100) 상에 적층된 칩들 중, 제2 베이스 칩(410)의 상면 상에 제1 방향에 따라 오프셋 적층되는 칩들은 제2 적층 칩들(430-1, 430-2)로 특정될 수 있으며, 상기 제2 베이스 칩(410) 및 제2 적층 칩들(430-1, 430-2)의 집합이 제2 칩 적층 구조체(400)가 될 수 있다.
또한, 제2 베이스 칩(410)이 특정됨에 따라, 제2 베이스 칩(410)의 바로 하단에 위치한 칩은 제1 칩 적층 구조체(300)의 최상단에 위치한 제1 적층 칩(330-2)이 될 수 있고, 제1 베이스 칩(310)부터 상기 제1 적층 칩(330-2)까지 적층된 칩들의 집합이 제1 칩 적층 구조체(300)가 될 수 있다.
결국, 제1 지지체(600)는 제2 베이스 칩(410), 즉 칩의 중심이 제1 베이스 칩(310)의 우측 끝단보다 우측에 위치한 칩들 중 가장 하단에 위치한 칩을 지지하여 제2 칩 적층 구조체(400)를 지지할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 효과를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 패키지(10)는 제1 칩 적층 구조체(300), 제2 칩 적층 구조체(400), 및 제1 지지체(600)를 포함할 수 있다. 제1 및 제2 칩 적층 구조체들(300, 400)의 제1 방향에 따른 캐스케이드 타입 적층에 의해, 제2 칩 적층 구조체(400)를 구성하는 제2 베이스 칩(410) 및 제2 적층 칩들(430-1, 430-2)은 적층될수록 칩의 중심이 점차 우측에 위치할 수 있다. 따라서, 제2 베이스 칩(410), 및 제2 적층 칩들(430-1, 430-2)은 칩의 중심이 제1 베이스 칩(310)의 제1 방향 끝단을 기준으로 모두 우측에 위치할 수 있다.
칩의 하중은 칩의 중심에서 패키지 기판(100)의 상면을 향하는 방향으로 작용할 수 있다. 따라서 제2 베이스 칩(410)의 하중은 제2 베이스 칩의 중심(411)에서 화살표로 표시한 바와 같이 작용하고, 제2 적층 칩들(430-1, 430-2)의 하중은 제2 적층 칩들의 중심(431-1, 431-2)에서 화살표로 표시한 바와 같이 작용한다.
제2 베이스 칩(410) 및 제2 적층 칩들(430-1, 430-2)의 중심이 제1 베이스 칩(310)의 우측 끝단을 기준으로 모두 우측에 위치하므로, 제2 베이스 칩(410) 및 제2 적층 칩들(430-1, 430-2)의 하중도 제1 베이스 칩(310)의 우측 끝단보다 우측에서 작용할 수 있다. 이에 따라, 제1 베이스 칩(310)의 우측 끝단에 하중이 집중되는 현상이 발생할 수 있다. 또한, 상기 하중들에 의해, 제1 베이스 칩(310)의 우측 끝단에 시계 방향의 모멘트가 가해질 수 있다.
결국, 상기 제1 방향에 따른 캐스케이드 타입 적층에 의해, 제1 베이스 칩(310)의 우측 끝단에 하중 및 모멘트 집중이 발생할 수 있다. 다만, 제1 지지체(600)가 제2 칩 적층 구조체(400)를 지지하면서 제1 지지체(600)의 상면에 수직 항력이 발생하게 되고, 상기 수직 항력은 제2 베이스 칩(410) 및 제2 적층 칩들(430-1, 430-2)의 하중과 반대되는 방향이므로 제1 베이스 칩(310)의 우측 끝단에 가해지는 하중을 분산시킬 수 있다. 또한 상기 수직 항력에 의해 제1 베이스 칩(310)의 우측 끝단에 반시계 방향의 모멘트가 가해지게 되므로, 상기 제1 베이스 칩(310)의 우측 끝단에 가해지는 시계 방향 모멘트를 상쇄시킬 수 있다.
일반적인 반도체 패키지의 경우, 지지체의 위치가 적절히 한정되지 않아, 칩 적층 구조체(200)의 하중이 효율적으로 분산이 되지 않았고, 제1 베이스 칩(310)의 우측 끝단에 가해지는 모멘트도 효율적으로 상쇄되지 않아, 반도체 패키지의 불량을 일으키는 경우가 빈번하였다.
그러나, 본 발명의 반도체 패키지(10)는 제1 지지체(600)가 제2 베이스 칩(410)의 하단을 지지할 수 있다. 제2 베이스 칩(410)은, 상기 캐스케이드 적층 타입에 의해 제1 베이스 칩(310)의 우측 끝단에 시계 방향의 모멘트를 가하는 적층 칩들 중 최하단에 위치한 칩일 수 있다. 따라서 제1 지지체(600)가 제2 베이스 칩(410)의 하단을 지지하면, 제1 베이스 칩(310)의 우측 끝단에 시계 방향 모멘트를 가하는 모든 칩들을 지지할 수 있으므로, 제2 베이스 칩(410) 및 제2 적층 칩들(430-1, 430-2)에 의한 하중을 제1 지지체(600) 쪽으로 분산시키면서 가장 효율적으로 제1 베이스 칩(310)의 우측 끝단에 걸리는 시계 방향 모멘트를 상쇄시킬 수 있다.
결국, 칩 적층 구조체(200)의 하중 분산 관점에서, 본 발명의 실시예들에 따른 반도체 패키지(10)는 제1 지지체(600)가 제2 베이스 칩(410)의 하단을 지지함에 따라, 제1 베이스 칩(310)의 우측 끝단에 크랙 현상이 발생하는 것을 방지할 수 있다.
뿐만 아니라, 반도체 패키지에는 다이 어태치(Die Attach) 공정이 수행될 수 있다. 상기 다이 어태치(Die Attach) 공정은 칩 적층 구조체(200)의 상면을 다이 어태치 장치(1000)로 가압할 수 있다. 따라서, 칩 적층 구조체(200)의 상면에 화살표로 표시된 바와 같이 외력이 작용하게 되는데, 이는 칩 적층 구조체(200)의 하중과 같은 방향이므로, 제2 베이스 칩(410) 및 제2 적층 칩들(430-1, 430-2)의 하중과 같은 메커니즘으로 제1 베이스 칩(310)의 우측 끝단에 하중 및 모멘트를 집중시킬 수 있다.
그러나, 본 발명의 실시예들에 따른 반도체 패키지(10)에서는 제1 지지체(600)가 제2 베이스 칩(410)의 하단을 지지함에 따라, 제1 베이스 칩(310)의 우측 끝단에 가해지는 하중 및 모멘트를 효율적으로 상쇄시키는 것과 마찬가지로, 상기 다이 어태치 공정 과정에서도 제1 지지체(600)가 같은 메커니즘으로 제1 베이스 칩(310)의 우측 끝단에 가해지는 하중 및 모멘트를 효율적으로 상쇄시킬 수 있다.
결국, 다이 어태치(Die Attach) 공정 시에도, 본 발명의 실시예들에 따른 반도체 패키지(10)는 제1 지지체(600)가 제2 베이스 칩(410)의 하단을 지지함에 따라, 제1 베이스 칩(310)의 우측 끝단에 크랙 현상이 발생하는 것을 방지할 수 있다.
또한, 제1 베이스 칩(310)의 우측 끝단에 가해지는 하중 및 모멘트가 효율적으로 상쇄되는 바, 작용-반작용의 관점에서, 제1 베이스 칩(310)과 맞닿은 제1 적층 칩(330-1)의 부근에 가해지는 하중 및 모멘트도 효율적으로 상쇄시킬 수 있다.
즉 본 발명의 반도체 패키지(10)는 제1 지지체(600)의 위치를 적절히 한정하여, 패키지 기판(100) 상에 적층된 칩들의 크랙(crack) 현상을 효율적으로 방지하고 신뢰성 있는 반도체 패키지를 제공할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 반도체 패키지(11)를 설명하기 위한 단면도이고, 도 3b는 도 3a의 반도체 패키지의 평면도이다. 이하에서는 도 1a의 반도체 패키지(10) 및 도 3a의 반도체 패키지(11)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(11)는 패키지 기판(100), 외부 연결 범프(110), 기판 패드(130), 칩 적층 구조체(200), 본딩 패드(230), 본딩 와이어(240), 및 제1 지지체(610)를 포함할 수 있고, 칩 적층 구조체(200)는 제1 칩 적층 구조체(300), 및 제2 칩 적층 구조체(400)를 포함할 수 있다.
제1 지지체(610)는 제1 지지체(610)의 제1 방향 끝단이 제2 칩 적층 구조체(400)의 최상단에 위치하는 제2 적층 칩(430-2)의 제1 방향 끝단보다 제2 방향 측, 즉 좌측에 있을 수 있다. 반대로, 제2 칩 적층 구조체(400)의 최상단에 위치하는 제2 적층 칩(430-2)의 우측 끝단은 제1 지지체(610)의 우측 끝단보다 우측에 있을 수 있다.
따라서 Z축에서 반도체 패키지(11)를 바라보면, 제1 지지체(610)는 제2 칩 적층 구조체(400)에 전체적으로 오버랩(overlap) 되어 보이지 않을 수 있다.
제1 지지체(610)의 제1 방향 끝단이 제2 칩 적층 구조체의 최상단에 위치하는 제2 적층 칩(430-2)의 제1 방향 끝단보다 좌측에 위치하게 되면, 즉 제1 지지체(610)가 제2 칩 적층 구조체(400)에 의해 X-Y 평면 상에서 오버랩 되면, 반도체 패키지(11)의 내부 공간을 축소할 수 있고, 더욱 소형화된 반도체 패키지를 제공할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(12)를 나타내는 단면도이다. 이하에서는 도 1a의 반도체 패키지(10) 및 도 4의 반도체 패키지(12)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 4를 참조하면, 반도체 패키지(12)는 패키지 기판(100), 외부 연결 범프(110), 기판 패드(130), 칩 적층 구조체(200), 본딩 패드(230), 본딩 와이어(240), 제1 지지체(620) 및 연결 범프(621)를 포함할 수 있고, 칩 적층 구조체(200)는 제1 칩 적층 구조체(300), 및 제2 칩 적층 구조체(400)를 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 지지체(620)는 반도체 칩으로, 컨트롤러 칩, FBI 칩, 또는 D-RAM 칩 중 어느 하나일 수 있다.
예시적인 실시예들에 따르면, 반도체 패키지(12)는 제1 및 제2 칩 적층 구조체들(300, 400) 내의 칩들에 대한 컨트롤러 역할을 하는 컨트롤러 칩을 제1 지지체(620)로 이용함으로써, 반도체 패키지의 사이즈를 감소시킬 수 있다.
예시적인 실시예들에 따르면, 반도체 패키지(12)는 입력 주파수를 변경시켜 각 반도체 칩에 전달하는 인터페이스 역할을 하는 FBI 칩을 제1 지지체(620)로 이용함으로써, 반도체 패키지의 사이즈를 감소시킬 수 있다.
예시적인 실시예들에 따르면, 반도체 패키지(12)는 칩 적층 구조체(200)와 함께 실장되는 이종 반도체 장치인 D-RAM 칩을 제1 지지체(620)로 이용함으로써, 반도체 패키지의 사이즈를 감소시킬 수 있다.
이때, 제1 지지체(620)는 연결 범프(621)를 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 제1 지지체(620)는 패키지 기판(100) 및 본딩 와이어들(240)을 통해 제1 및 제2 칩 적층 구조체들(300,400)에 전기적으로 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(13)를 나타내는 단면도이다. 이하에서는 도 4의 반도체 패키지(12) 및 도 5의 반도체 패키지(13)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 5를 참조하면, 반도체 패키지(13)는 패키지 기판(100), 외부 연결 범프(110), 기판 패드(130), 칩 적층 구조체(200), 본딩 패드(230), 본딩 와이어(240), 제1 지지체(630), 기판 패드(631), 본딩 와이어(632), 및 본딩 패드(633)를 포함할 수 있고, 칩 적층 구조체(200)는 제1 칩 적층 구조체(300), 및 제2 칩 적층 구조체(400)를 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 지지체(630)는 반도체 칩으로, 컨트롤러 칩, FBI 칩, 또는 D-RAM 칩 중 어느 하나일 수 있다.
이때 제1 지지체(630)는 본딩 패드(633), 본딩 와이어(632), 및 기판 패드(631)를 통해 패키지 기판(100)에 전기적으로 연결될 수 있다.
도 6는 본 발명의 일 실시예에 따른 반도체 패키지(14)를 나타내는 단면도이다. 이하에서는 도 5의 반도체 패키지(13) 및 도 6의 반도체 패키지(14)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 6를 참조하면, 반도체 패키지(14)는 패키지 기판(100), 외부 연결 범프(110), 기판 패드(130), 칩 적층 구조체(200), 본딩 패드(230), 본딩 와이어(240), 제1 지지체(640), 기판 패드(643), 본딩 와이어(644), 및 본딩 패드(645)를 포함할 수 있다. 칩 적층 구조체(200)는 제1 칩 적층 구조체(300), 및 제2 칩 적층 구조체(400)를 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 지지체(640)는 제1 반도체 칩(641) 및 제2 반도체 칩(642)을 포함할 수 있다. 제1 반도체 칩(641)의 상면 상에 제2 반도체 칩(642)이 위치할 수 있다.
예시적인 실시예들에 따르면, 제1 반도체 칩(641)은 컨트롤러 칩, FBI 칩, 또는 D-RAM 칩 중 어느 하나일 수 있다. 제2 반도체 칩(642)은 컨트롤러 칩, FBI 칩, 또는 D-RAM 칩 중 어느 하나일 수 있다.
본 실시예의 반도체 패키지(14)에서, 제1 지지체(640)가 2개의 반도체 칩을 포함하고 있지만, 제1 지지체(640)의 반도체 칩의 개수가 2개에 한정되는 것은 아니다. 예컨대, 제1 지지체(640)는 3개 이상의 칩을 포함할 수 있다.
예시적인 실시예들에 따르면, 기판 패드(643), 본딩 와이어(644), 및 본딩 패드(645)는 제1 지지체(640)의 반도체 칩의 개수에 대응하여 각각 복수개가 제공될 수 있다.
이때 제1 반도체 칩(641)은 본딩 패드(645), 본딩 와이어(644), 및 기판 패드(643)를 통해 패키지 기판(100)에 전기적으로 연결될 수 있으며, 제2 반도체 칩(642)은 제2 반도체 칩(642)에 대응하는 본딩 패드(645), 본딩 와이어(644), 및 기판 패드(643)를 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 제1 및 제2 반도체 칩들(641, 642)은 패키지 기판(100) 및 본딩 와이어들(240)을 통해 제1 및 제2 칩 적층 구조체들(300, 400)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 반도체 패키지(14)는 제1 반도체 칩(641) 및 제1 반도체 칩(641)상에 적층된 제2 반도체 칩(642)을 제1 지지체(640)로 이용함으로써, 반도체 패키지의 사이즈를 감소시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(15)를 나타내는 평면도이다. 이하에서는 도 1a의 반도체 패키지(10) 및 도 7의 반도체 패키지(15)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 7를 참조하면, 반도체 패키지(15)는 패키지 기판(100), 외부 연결 범프(110), 기판 패드(130), 제1 칩 적층 구조체(300), 제2 칩 적층 구조체(400), 본딩 패드(230), 본딩 와이어(240), 및 복수의 제1 지지체들(600-1, 600-2)을 포함할 수 있다.
복수의 제1 지지체들(600-1, 600-2)은 서로 제3 방향으로 이격되어 패키지 기판(100)의 상면 상에 위치하면서, 제2 베이스 칩(410)의 하면을 지지하여 제2 칩 적층 구조체(400)를 지지할 수 있다.
예시적인 실시예들에 따르면, 복수의 제1 지지체들(600-1, 600-2)은 반도체 칩으로, 컨트롤러 칩, FBI 칩, 또는 D-RAM 칩 중 어느 하나일 수 있으며, 복수의 제1 지지체들(600-1, 600-2)은 서로 다른 종류의 반도체 칩일 수 있다.
예시적인 실시예들에 따르면, 반도체 패키지(15)는 반도체 칩으로 구성된 복수의 제1 지지체들(600-1, 600-2)로 제2 칩 적층 구조체(400)를 지지함으로써, 적절하게 반도체 칩을 배치하면서 반도체 패키지의 사이즈를 감소시킬 수 있다.
도 8a는 본 발명의 일 실시예에 따른 반도체 패키지(20)를 설명하기 위한 단면도이고, 도 8b는 도 8a의 반도체 패키지(20)의 제1 지지체(600) 및 제2 지지체(700)의 위치를 설명하기 위한 단면도이다. 이하에서는 도 1a의 반도체 패키지(10) 및 도 8a의 반도체 패키지(20)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 8a 및 도 8b를 참조하면, 반도체 패키지(20)는 패키지 기판(100), 외부 연결 범프(110), 기판 패드(130), 칩 적층 구조체(201), 본딩 패드(230), 본딩 와이어(240), 제1 지지체(600) 및 제2 지지체(700)를 포함할 수 있다. 상기 칩 적층 구조체(201)는 제1 칩 적층 구조체(300), 제2 칩 적층 구조체(400), 및 제3 칩 적층 구조체(500)를 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 지지체(600) 및 제2 지지체(700)는 더미 실리콘으로 구성될 수 있다.
예시적인 실시예들에 따르면, 제1 지지체(600) 및 제2 지지체(700)는 반도체 칩으로, 컨트롤러 칩, FBI 칩, 또는 D-RAM 칩 중 어느 하나일 수 있으며, 복수의 제1 지지체들(600-1, 600-2)은 서로 다른 종류의 반도체 칩일 수 있다.
예시적인 실시예들에 있어서, 제2 지지체(700)는 제1 지지체(600)의 상면 상에서, 제1 및 제2 칩 적층 구조체들(300, 400)과 제1 방향으로 이격되도록 위치할 수 있다. 제2 지지체(700)는 제3 베이스 칩(510)의 하면을 지지하여 제3 칩 적층 구조체(500)를 지지할 수 있다. 예시적인 실시예들에 있어서, 제2 지지체(700)는 제3 베이스 칩(510)의 제1 방향 끝단 측 하면을 지지하여 제3 칩 적층 구조체(500)를 지지할 수 있다.
제2 가상 선(L2)은 제2 베이스 칩(410)의 제1 방향 측면이 Z축 방향으로 연장되는 선일 수 있다. 즉 제2 베이스 칩(410)의 우측(X축 방향) 끝에서 패키지 기판(100)의 상면과 수직하게 연장되는 선일 수 있다.
제3 베이스 칩(510)은 칩의 중심이 제2 가상 선(L2)을 기준으로 제2 가상 선(L2)보다 제1 방향 측에 위치하는 적층 칩들 중 가장 하단에 위치하는 적층 칩일 수 있다. 즉 제3 베이스 칩(510)은, 패키지 기판(100) 상에 적층되는 칩들 중, 칩의 중심이 제2 가상 선(L2)보다 우측에 위치하면서 가장 하단에 위치하는 칩일 수 있다.
제3 베이스 칩(510)은 제2 칩 적층 구조체(400)와 제3 칩 적층 구조체(500)를 구별하는 기준이 될 수 있다. 제3 베이스 칩(510)을 기준으로, 제2 칩 적층 구조체(400)는 제3 베이스 칩(510) 아래에 적층되면서 제1 칩 적층 구조체(300) 상에 적층된 칩들을 포함하며, 제3 칩 적층 구조체(500)는 제3 베이스 칩(510) 및 제3 베이스 칩(510)상에 적층된 칩들을 포함할 수 있다.
제3 베이스 칩(510)의 위치를 좀 더 자세히 살펴보면 다음과 같다.
패키지 기판(100) 상에 적층되는 칩들은 제1 방향에 따라 캐스케이드 타입, 즉 계단 타입으로 오프셋 적층되는 칩들을 포함할 수 있다. 상기 오프셋 적층되는 칩들은, 상기 캐스케이드 타입 적층에 의해 바로 하단에 있는 칩보다 칩의 중심이 제1 방향, 즉 우측에 위치할 수 있다. 반대로, 상기 하단에 있는 칩은 바로 상단에 오프셋 적층된 칩보다 칩의 중심이 제2 방향 즉, 좌측에 위치할 수 있다.
본 발명의 반도체 패키지(20)에 있어서, 패키지 기판(100) 상에 상기 캐스케이드 타입으로 적층된 칩들 중, 칩의 중심이 제2 가상 선(L2)을 기준으로 우측에 위치하는 칩들 중 가장 하단에 위치한 칩이 제3 베이스 칩(510)으로 특정될 수 있다. 제3 베이스 칩(510)이 특정되면, 패키지 기판(100) 상에 적층된 칩들 중, 제3 베이스 칩(510)의 상면 상에 제1 방향에 따라 오프셋 적층되는 칩들은 제3 적층 칩들(530-1, 530-2)로 특정될 수 있으며, 상기 제3 베이스 칩(510) 및 제3 적층 칩들(530-1, 530-2)의 집합이 제3 칩 적층 구조체(500)가 될 수 있다.
또한, 제3 베이스 칩(510)이 특정됨에 따라, 제3 베이스 칩(510)의 바로 하단에 위치한 칩은 제2 칩 적층 구조체(400)의 최상단에 위치한 제2 적층 칩(430-2)이 될 수 있고, 도 1c를 참조하여 특정한 제2 베이스 칩(410)부터 상기 제2 적층 칩(430-2)까지 적층된 칩들의 집합이 제2 칩 적층 구조체(400)가 될 수 있다. 제1 베이스 칩(310), 제1 적층 칩들(330-1, 330-2) 및 제1 칩 적층 구조체(300)는 도 1a 내지 도 1c에서 특정한 것과 실질적으로 동일 또는 유사할 수 있는 바, 이들에 대한 자세한 설명은 생략한다.
결국, 제2 지지체(700)는 제3 베이스 칩(510), 즉 칩의 중심이 제2 베이스 칩(410)의 우측 끝단보다 우측에 위치한 칩들 중 가장 하단에 위치한 칩을 지지하여 제3 칩 적층 구조체(500)를 지지할 수 있다.
본 발명의 반도체 패키지(20)는 상기 캐스케이드 타입으로 적층된 칩 적층 구조체(201)가 제1 방향으로 길게 늘어져도, 제1 지지체(600) 및 제2 지지체(700)를 구비함으로써, 칩 적층 구조체(201) 하중을 효율적으로 분산시키고, 적층 칩들에 가해지는 모멘트를 효율적으로 상쇄시킬 수 있다.
즉 본 발명의 반도체 패키지(20)는 제1 지지체(600) 및 제2 지지체(700)의 위치를 적절히 한정하여, 패키지 기판(100) 상에 적층된 칩들의 크랙(crack) 현상을 효율적으로 방지하고 신뢰성 있는 반도체 패키지를 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지(21)를 설명하기 위한 단면도이다. 이하에서는 도 1a의 반도체 패키지(10) 및 도 9의 반도체 패키지(21)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 9를 참조하면, 반도체 패키지(21)는 패키지 기판(100), 외부 연결 범프(110), 기판 패드(130), 칩 적층 구조체(201), 본딩 패드(230), 본딩 와이어(240), 제1 지지체(650) 및 제2 지지체(750)를 포함할 수 있다. 상기 칩 적층 구조체(201)는 제1 칩 적층 구조체(300), 제2 칩 적층 구조체(400), 및 제3 칩 적층 구조체(500)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 지지체(750)는 제1 지지체(650)와 제1 방향, 즉 우측으로 이격되어 패키지 기판(100)의 상면 상에 위치하며, 제1 및 제2 칩 적층 구조체들(300, 400)과 제1 방향으로 이격될 수 있다. 제2 지지체(700)는 제3 베이스 칩(510)의 하면을 지지하여 제3 칩 적층 구조체(500)를 지지할 수 있다. 예시적인 실시예들에 있어서, 제2 지지체(700)는 제3 베이스 칩(510)의 제1 방향 끝단 측 하면을 지지하여 제3 칩 적층 구조체(500)를 지지할 수 있다.
도 10a는 본 발명의 일 실시예에 따른 반도체 패키지(30)를 설명하기 위한 단면도이고, 도 10b는 도 10a의 반도체 패키지(30)의 제1 지지체(600)의 위치를 설명하기 위한 단면도이다. 이하에서는 도 1a의 반도체 패키지(10) 및 도 10a의 반도체 패키지(30)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 10a 및 도 10b를 참조하면, 반도체 패키지(30)는 패키지 기판(100), 외부 연결 범프(110), 기판 패드(130), 복수의 칩 적층 구조체들(200, 202), 본딩 패드(230), 본딩 와이어(240), 및 제1 지지체(600)를 포함할 수 있다. 좌측에 위치한 칩 적층 구조체(200)는 제1 칩 적층 구조체(300), 제2 칩 적층 구조체(400)를 포함할 수 있으며, 우측에 위치한 칩 적층 구조체(202)는 제4 칩 적층 구조체(800) 및 제5 칩 적층 구조체(900)를 포함할 수 있다.
좌측의 칩 적층 구조체(200)는 도 1a 내지 도 1c를 참조하여 설명한 것과 실질적으로 동일 또는 유사할 수 있는 바, 이들에 대한 자세한 설명은 생략한다.
우측의 칩 적층 구조체(202)는 제4 칩 적층 구조체(800) 및 제5 칩 적층 구조체(900)를 포함하며 패키지 기판(100)의 상면의 제1 방향 측에 위치할 수 있다.
제4 칩 적층 구조체(800)는 제4 베이스 칩(810) 및 제4 적층 칩들(830-1, 830-2)을 포함할 수 있으며, 제5 칩 적층 구조체(900)는 제5 베이스 칩(910) 및 제5 적층 칩들(930-1, 930-2)을 포함할 수 있다.
제4 베이스 칩(810)은 패키지 기판(100)의 상면 상에 위치하고, 제4 적층 칩들(830-1, 830-2)은 제4 베이스 칩(810) 상에 위치할 수 있다. 예시적인 실시예들에 따르면, 제4 적층 칩들(830-1, 830-2)은 제4 베이스 칩(810)의 상면 상에서 제2 방향(-X축)을 따라 순차적으로 오프셋 적층될 수 있다. 다시 말해서, 제4 적층 칩들(830-1, 830-2)은 제2 방향에 따라 캐스케이드 타입, 즉 계단 타입으로 제4 베이스 칩(810) 상에 적층될 수 있다.
제4 베이스 칩(810)은 접착 층(210)을 통해 패키지 기판(100)의 상면 상에 접착 및 고정되고, 제4 적층 칩(830-1)은 접착 층(210)을 통해 제4 베이스 칩(810)의 상면 상에 접착 및 고정되며, 또 다른 제4 적층 칩(830-2)은 접착 층(210)을 통해 상기 제4 적층 칩(830-1)의 상면 상에 접착 및 고정될 수 있다.
제5 칩 적층 구조체(900)는 제4 칩 적층 구조체(800)의 상면 상에 배치되며, 제5 베이스 칩(910) 및 제5 적층 칩들(930-1, 930-2)을 포함할 수 있다. 제5 베이스 칩(910)은 제4 칩 적층 구조체(800)의 상면 상에 위치하고, 제5 적층 칩들(930-1, 930-2)은 제5 베이스 칩(910) 상에 위치할 수 있다.
예시적인 실시예들에 따르면, 제5 적층 칩들(930-1, 930-2)은 제5 베이스 칩(910)의 상면 상에서 제2 방향을 따라 순차적으로 오프셋 적층될 수 있다. 다시 말해서, 제5 적층 칩들(930-1, 930-2)은 제2 방향에 따라 캐스케이드 타입, 즉 계단 타입으로 제5 베이스 칩(910) 상에 적층될 수 있다.
제5 베이스 칩(910)은 접착 층(210)을 통해 제4 칩 적층 구조체(800)의 상면 상에 접착 및 고정되고, 제5 적층 칩(930-1)은 접착 층을 통해 제5 베이스 칩(910)의 상면 상에 접착 및 고정되며, 또 다른 제5 적층 칩(930-2)은 접착 층을 통해 상기 제5 적층 칩(930-1)의 상면 상에 접착 및 고정될 수 있다.
예시적인 실시예들에 있어서, 제1 지지체(600)는 제1 지지체(600)의 상면 상에서, 제1 칩 적층 구조체(300)와 제1 방향으로 이격되도록 위치하며, 제4 칩 적층 구조체(800)와 제2 방향으로 이격되도록 위치할 수 있다. 제1 지지체(600)는 제2 베이스 칩(410)의 하면을 지지하여 제2 칩 적층 구조체(400)를 지지함과 동시에, 제5 베이스 칩(910)의 하면을 지지하여 제5 칩 적층 구조체(900)를 지지할 수 있다. 예시적인 실시예들에 있어서, 제1 지지체(600)는 제2 베이스 칩(410)의 제1 방향 끝단 측 하면을 지지하여 제2 칩 적층 구조체(400)를 지지함과 동시에, 제5 베이스 칩(910)의 제2 방향 끝단 측 하면을 지지하여 제5 칩 적층 구조체(900)를 지지할 수 있다.
제3 가상 선(L3)은 제4 베이스 칩(810)의 제2 방향 측면이 Z축 방향으로 연장되는 선일 수 있다. 즉 제4 베이스 칩(810)의 좌측(-X축 방향) 끝에서 패키지 기판(100)의 상면과 수직하게 연장되는 선일 수 있다.
제5 베이스 칩(910)은 칩의 중심이 제3 가상 선(L3)을 기준으로 제3 가상 선(L3)보다 제2 방향 측에 위치하는 칩 적층 구조체(202) 내의 적층 칩들 중 가장 하단에 위치하는 적층 칩일 수 있다. 즉 제5 베이스 칩(910)은, 칩 적층 구조체(202) 내에 적층되는 칩들 중, 칩의 중심이 제3 가상 선(L3)보다 좌측에 위치하면서 가장 하단에 위치하는 칩일 수 있다.
제5 베이스 칩(910)은 제4 칩 적층 구조체(800)와 제5 칩 적층 구조체(900)를 구별하는 기준이 될 수 있다. 제5 베이스 칩(910)을 기준으로, 제4 칩 적층 구조체(800)는 제5 베이스 칩(910) 아래에 적층된 칩들을 포함하며, 제5 칩 적층 구조체(900)는 제5 베이스 칩(910) 및 제5 베이스 칩(910)상에 적층된 칩들을 포함할 수 있다.
제5 베이스 칩(910)의 위치를 좀 더 자세히 살펴보면 다음과 같다.
칩 적층 구조체(202) 내에 적층되는 칩들은 제2 방향에 따라 캐스케이드 타입, 즉 계단 타입으로 오프셋 적층되는 칩들을 포함할 수 있다. 상기 오프셋 적층되는 칩들은, 상기 캐스케이드 타입 적층에 의해 바로 하단에 있는 칩보다 칩의 중심이 제2 방향, 즉 좌측에 위치할 수 있다. 반대로, 상기 하단에 있는 칩은 바로 상단에 오프셋 적층된 칩보다 칩의 중심이 제1 방향 즉, 우측에 위치할 수 있다.
본 발명의 반도체 패키지(30)에 있어서, 칩 적층 구조체(202) 내에 상기 캐스케이드 타입으로 적층된 칩들 중, 칩의 중심이 제3 가상 선(L3)을 기준으로 좌측에 위치하는 칩들 중 가장 하단에 위치한 칩이 제5 베이스 칩(910)으로 특정될 수 있다. 제5 베이스 칩(910)이 특정되면, 칩 적층 구조체(202) 내에 적층된 칩들 중, 제5 베이스 칩(910)의 상면 상에 제2 방향에 따라 오프셋 적층되는 칩들은 제5 적층 칩들(930-1, 930-2)로 특정될 수 있으며, 상기 제5 베이스 칩(910) 및 상기 제5 적층 칩들(930-1, 930-2)의 집합이 제5 칩 적층 구조체(900)가 될 수 있다.
또한, 제5 베이스 칩(910)이 특정됨에 따라, 제5 베이스 칩(910)의 바로 하단에 위치한 칩은 제4 칩 적층 구조체(800)의 최상단에 위치한 제4 적층 칩(830-2)이 될 수 있고, 제4 베이스 칩(810)부터 상기 제4 적층 칩(830-2)까지 적층된 칩들의 집합이 제4 칩 적층 구조체(800)가 될 수 있다.
결국, 제1 지지체(600)는 제2 베이스 칩(410), 즉 칩의 중심이 제1 베이스 칩(310)의 우측 끝단보다 우측에 위치한 칩 적층 구조체(200) 내의 칩들 중 가장 하단에 위치한 칩을 지지하여 제2 칩 적층 구조체(400)를 지지함과 동시에, 제5 베이스 칩(910), 즉 칩의 중심이 제4 베이스 칩(810)의 좌측 끝단보다 좌측에 위치한 칩 적층 구조체(202) 내의 칩들 중 가장 하단에 위치한 칩을 지지하여 제5 칩 적층 구조체(900)를 지지할 수 있다.
본 발명의 반도체 패키지(30)는 제1 지지체(600)의 위치를 적절히 한정함으로써, 복수의 칩 적층 구조체들(200, 202)의 하중을 효율적으로 분산시키고, 적층 칩들에 가해지는 모멘트를 효율적으로 상쇄시킬 수 있다.
즉 본 발명의 반도체 패키지(30)는 제1 지지체(600)의 위치를 적절히 한정하여, 패키지 기판(100) 상에 적층된 칩들의 크랙(crack) 현상을 효율적으로 방지하고 신뢰성 있는 반도체 패키지를 제공할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지(31)를 설명하기 위한 단면도이다. 이하에서는 도 10a의 반도체 패키지(30) 및 도 11의 반도체 패키지(31)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 11를 참조하면, 반도체 패키지(31)는 패키지 기판(100), 외부 연결 범프(110), 기판 패드(130), 복수의 칩 적층 구조체들(200, 202), 본딩 패드(230), 본딩 와이어(240), 제1 지지체(620) 및 연결 범프(621)를 포함할 수 있다. 좌측에 위치한 칩 적층 구조체(200)는 제1 칩 적층 구조체(300), 제2 칩 적층 구조체(400)를 포함할 수 있으며, 우측에 위치한 칩 적층 구조체(202)는 제4 칩 적층 구조체(800) 및 제5 칩 적층 구조체(900)를 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 지지체(620)는 반도체 칩으로, 컨트롤러 칩, FBI 칩, 또는 D-RAM 칩 중 어느 하나일 수 있다.
예시적인 실시예들에 따르면, 반도체 패키지(31)는 복수의 칩 적층 구조체들(200, 202) 내의 칩들에 대한 컨트롤러 역할을 하는 컨트롤러 칩을 제1 지지체(620)로 이용함으로써, 반도체 패키지의 사이즈를 감소시킬 수 있다.
예시적인 실시예들에 따르면, 반도체 패키지(31)는 입력 주파수를 변경시켜 각 반도체 칩에 전달하는 인터페이스 역할을 하는 FBI 칩을 제1 지지체(620)로 이용함으로써, 반도체 패키지의 사이즈를 감소시킬 수 있다.
예시적인 실시예들에 따르면, 반도체 패키지(31)는 복수의 칩 적층 구조체들(200, 202)과 함께 실장되는 이종 반도체 장치인 D-RAM 칩을 제1 지지체(620)로 이용함으로써, 반도체 패키지의 사이즈를 감소시킬 수 있다.
이때, 제1 지지체(620)는 연결 범프(621)를 통해 패키지 기판(100)에 전기적으로 연결될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 11, 12, 13, 14, 15, 20, 21, 30, 31: 반도체 패키지, 100: 패키지 기판, 110: 외부 연결 범프, 130: 기판 패드, 200: 칩 적층 구조체, 201: 칩 적층 구조체, 202 칩 적층 구조체, 210: 접착층, 220: 노출 영역, 230: 본딩 패드, 240: 본딩 와이어, 300: 제1 칩 적층 구조체, 310: 제1 베이스 칩, 330-1, 330-2: 제1 적층 칩, 400: 제2 칩 적층 구조체, 410: 제2 베이스 칩, 411: 제2 베이스 칩 중심, 430-1, 430-2: 제2 적층 칩, 431-1, 431-2: 제2 적층 칩의 중심, 500: 제3 칩 적층 구조체, 510: 제3 베이스 칩, 511: 제3 베이스 칩 중심, 530-1, 530-2: 제3 적층 칩, 531-1: 제3 적층 칩의 중심 600: 제1 지지체, 600-1, 600-2: 제1 지지체, 610: 제1 지지체, 620: 제1 지지체, 621: 연결 범프 ,630: 제1 지지체, 631: 기판 패드, 632: 본딩 와이어, 633: 본딩 패드, 641: 제1 반도체 칩, 642: 제2 반도체 칩, 643: 기판 패드, 644: 본딩 와이어, 645: 본딩 패드, 650: 제1 지지체 700: 제2 지지체, 750: 제2 지지체, 800: 제4 칩 적층 구조체, 810: 제4 베이스 칩, 830-1, 830-2: 제4 적층 칩, 900:제5 칩 적층 구조체, 910: 제5 베이스 칩, 911: 제5 베이스 칩의 중심, 930-1, 930-2: 제5 적층 칩, 1000: 다이 어태치 장치, L1: 제1 가상 선, L2: 제2 가상 선, L3: 제3 가상 선,

Claims (10)

  1. 기판 패드를 포함하는 패키지 기판;
    상기 패키지 기판의 상면 상에 탑재된 제1 베이스 칩, 및 상기 제1 베이스 칩 상에서 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제1 적층 칩들을 포함하는 제1 칩 적층 구조체;
    상기 제1 칩 적층 구조체의 상면 상에서 상기 제1 방향에 따라 오프셋 적층된 제2 베이스 칩, 및 상기 제2 베이스 칩 상에서 상기 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제2 적층 칩들을 포함하는 제2 칩 적층 구조체;
    상기 기판 패드와 상기 제1 칩 적층 구조체 사이 또는 상기 기판 패드와 상기 제2 칩 적층 구조체 사이를 전기적으로 연결하도록 구성된 본딩 와이어;
    상기 제1 칩 적층 구조체와 상기 제1 방향으로 이격되도록 상기 패키지 기판의 상면 상에 탑재되고 상기 제2 칩 적층 구조체를 지지하도록 구성된 제1 지지체;를 포함하되,
    상기 제1 지지체는 상기 제2 베이스 칩의 하면을 지지하여 제2 칩 적층 구조체를 지지하고,
    상기 제2 베이스 칩은 칩의 중심이 상기 제1 베이스 칩의 상기 제1 방향에 따른 끝단에 정렬된 제1 가상 선을 기준으로 상기 제1 가상 선보다 상기 제1 방향 측에 위치하는 칩들 중 가장 하단에 위치하는 칩인 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 적층 칩들 중 가장 상단에 위치하는 제2 적층 칩의 제1 방향 끝단이 상기 제1 지지체의 제1 방향 끝단보다 제1 방향으로 더 나아간 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 지지체는 더미 실리콘인 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 지지체는 반도체 칩인 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 반도체 칩은 컨트롤러 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 지지체는 상기 패키지 기판의 상면 상에 탑재된 제1 반도체 칩 및 상기 제1 반도체 칩의 상면 상에 적층된 제2 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 기판 패드를 포함하는 패키지 기판;
    상기 패키지 기판의 상면 상에 탑재된 제1 베이스 칩, 및 상기 제1 베이스 칩 상에서 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제1 적층 칩들을 포함하는 제1 칩 적층 구조체;
    상기 제1 칩 적층 구조체의 상면 상에서 상기 제1 방향에 따라 오프셋 적층된 제2 베이스 칩, 및 상기 제2 베이스 칩 상에서 상기 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제2 적층 칩들을 포함하는 제2 칩 적층 구조체;
    상기 제2 칩 적층 구조체의 상면 상에서 상기 제1 방향에 따라 오프셋 적층된 제3 베이스 칩, 및 상기 제3 베이스 칩 상에서 상기 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제3 적층 칩들을 포함하는 제3 칩 적층 구조체;
    상기 기판 패드와 상기 제1 칩 적층 구조체 사이 또는 상기 기판 패드와 상기 제2 칩 적층 구조체 사이를 전기적으로 연결하도록 구성된 본딩 와이어;
    상기 제1 칩 적층 구조체와 제1 방향으로 이격되도록 상기 패키지 기판의 상면 상에 탑재되고 상기 제2 칩 적층 구조체를 지지하도록 구성된 제1 지지체; 및
    상기 제1 및 제2 칩 적층 구조체들과 제1 방향으로 이격되고, 상기 제3 칩 적층 구조체를 지지하도록 구성된 제2 지지체;를 포함하되,
    상기 제1 지지체는 상기 제2 베이스 칩의 하면을 지지하여 제2 칩 적층 구조체를 지지하고,
    상기 제2 지지체는 상기 제3 베이스 칩의 하면을 지지하여 제3 칩 적층 구조체를 지지하며,
    상기 제2 베이스 칩은 칩의 중심이 상기 제1 베이스 칩의 상기 제1 방향에 따른 끝단에 정렬된 제1 가상 선을 기준으로 상기 제1 가상 선보다 상기 제1 방향 측에 위치하는 칩들 중 가장 하단에 위치하는 칩이고,
    상기 제3 베이스 칩은 칩의 중심이 상기 제2 베이스 칩의 상기 제1 방향에 따른 끝단에 정렬된 제2 가상 선을 기준으로 상기 제2 가상 선보다 상기 제1 방향 측에 위치하는 칩들 중 가장 하단에 위치하는 칩인 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제2 지지체는 상기 제1 지지체의 상면 상에 위치하는 것을 특징으로 하는 반도체 패키지.
  9. 제7항에 있어서,
    상기 제2 지지체는 상기 제1 지지체와 제1 방향으로 이격되어 상기 패키지 기판의 상면 상에 위치하는 것을 특징으로 하는 반도체 패키지.
  10. 기판 패드를 포함하는 패키지 기판;
    상기 패키지 기판의 상면 상에 탑재된 제1 베이스 칩, 및 상기 제1 베이스 칩 상에서 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제1 적층 칩들을 포함하는 제1 칩 적층 구조체;
    상기 제1 칩 적층 구조체의 상면 상에서 상기 제1 방향에 따라 오프셋 적층된 제2 베이스 칩, 및 상기 제2 베이스 칩 상에서 상기 제1 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제2 적층 칩들을 포함하는 제2 칩 적층 구조체;
    상기 패키지 기판의 상면 상에서 제1 베이스 칩과 상기 제1 방향으로 이격되도록 탑재된 제4 베이스 칩, 및 상기 제4 베이스 칩 상에서 상기 제1 방향과 교차하는 제2 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제4 적층 칩들을 포함하는 제4 칩 적층 구조체;
    상기 제4 칩 적층 구조체의 상면 상에서 상기 제2 방향에 따라 오프셋 적층된 제5 베이스 칩, 및 상기 제5 베이스 칩 상에서 상기 제2 방향에 따라 순차적으로 오프셋 적층된 하나 이상의 제5 적층 칩들을 포함하는 제5 칩 적층 구조체; 및
    상기 제1 칩 적층 구조체와 상기 제1 방향으로 이격되고 상기 제4 칩 적층 구조체와 상기 제2 방향으로 이격되도록 상기 패키지 기판의 상면 상에 탑재되며, 상기 제2 칩 적층 구조체 및 상기 제5 칩 적층 구조체를 지지하도록 구성된 제1 지지체;를 포함하되,
    상기 제1 지지체는 상기 제2 베이스 칩의 하면을 지지하여 제2 칩 적층 구조체를 지지하고 상기 제5 베이스 칩의 하면을 지지하여 제5 칩 적층 구조체를 지지하며,
    상기 제2 베이스 칩은 제1 및 제2 칩 적층 구조체들 내에서 칩의 중심이 상기 제1 베이스 칩의 상기 제1 방향에 따른 끝단에 정렬된 제1 가상 선을 기준으로 상기 제1 가상 선보다 상기 제1 방향 측에 위치하는 칩들 중 가장 하단에 위치하는 칩이고,
    상기 제5 베이스 칩은 제4 및 제5 칩 적층 구조체들 내에서 칩의 중심이 상기 제4 베이스 칩의 상기 제2 방향에 따른 끝단에 정렬된 제3 가상 선을 기준으로 상기 제3 가상 선보다 상기 제2 방향 측에 위치하는 칩들 중 가장 하단에 위치하는 칩인 것을 특징으로 하는 반도체 패키지.
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