JP2871987B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にパッケージのリード形状の改良に関する。
特にパッケージのリード形状の改良に関する。
【０００２】
【従来の技術】従来の半導体記憶装置のパッケージのう
ち樹脂封入されたものは、アイランドとよばれる半導体
チップを固定し保持する金属部分と、リードとよばれる
パッケージのピンにつながった金属部分とから構成され
ている。そして、半導体チップ上に設けられたボンディ
ングパッドとリードとが、ボンディングワイヤにより電
気的に接続されている。図３は、このような半導体記憶
装置の樹脂封入前の状態の一部分を示した平面図であ
る。
ち樹脂封入されたものは、アイランドとよばれる半導体
チップを固定し保持する金属部分と、リードとよばれる
パッケージのピンにつながった金属部分とから構成され
ている。そして、半導体チップ上に設けられたボンディ
ングパッドとリードとが、ボンディングワイヤにより電
気的に接続されている。図３は、このような半導体記憶
装置の樹脂封入前の状態の一部分を示した平面図であ
る。
【０００３】図３において、半導体チップ１０はアイラ
ンド１１の上に固定保持されており、半導体チップ１０
上に設けられたボンディングパッド１３ａ〜１３ｄとリ
ード１２ａ〜１２ｄとの間はそれぞれボンディングワイ
ヤ１４ａ〜１４ｄにより電気的に接続されている。そし
てリード１２ａ〜１２ｄはそのまま半導体記憶装置のパ
ッケージのピンへとつながっている。なお図３ではリー
ドの途中から省略している。
ンド１１の上に固定保持されており、半導体チップ１０
上に設けられたボンディングパッド１３ａ〜１３ｄとリ
ード１２ａ〜１２ｄとの間はそれぞれボンディングワイ
ヤ１４ａ〜１４ｄにより電気的に接続されている。そし
てリード１２ａ〜１２ｄはそのまま半導体記憶装置のパ
ッケージのピンへとつながっている。なお図３ではリー
ドの途中から省略している。
【０００４】このような従来の半導体記憶装置に対し、
近年ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐの略）と呼ばれ
る新しい技術により組立てられた半導体記憶装置が現わ
れている。これは、半導体チップを固定保持するアイラ
ンドをなくして、パッケージのピンにつながったリード
自体により、半導体チップを固定保持するものである。
図４にそのような半導体記憶装置の樹脂封入前の平面図
を示す。なお、図３で示した従来の半導体記憶装置と同
一機能を有する部分には同一番号を付す。
近年ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐの略）と呼ばれ
る新しい技術により組立てられた半導体記憶装置が現わ
れている。これは、半導体チップを固定保持するアイラ
ンドをなくして、パッケージのピンにつながったリード
自体により、半導体チップを固定保持するものである。
図４にそのような半導体記憶装置の樹脂封入前の平面図
を示す。なお、図３で示した従来の半導体記憶装置と同
一機能を有する部分には同一番号を付す。
【０００５】図４において、リード１２ａ〜１２ｄと半
導体チップ１０との間に粘着テープ１５を挿入し、熱圧
着により半導体チップをリードに固定している。そして
リード１２ａ〜１２ｄと半導体チップ上のボディングパ
ッド１３ａ〜１３ｄをボンディングワイヤ１４ａ〜１４
ｄにより電気的に接続することは図３で述べた従来技術
と同じである。又、リードによる半導体チップの保持効
果を高めるため、半導体チップ上のリードは、ある程度
幅を大きくして、粘着テープとの接触面積を大きくして
いる。
導体チップ１０との間に粘着テープ１５を挿入し、熱圧
着により半導体チップをリードに固定している。そして
リード１２ａ〜１２ｄと半導体チップ上のボディングパ
ッド１３ａ〜１３ｄをボンディングワイヤ１４ａ〜１４
ｄにより電気的に接続することは図３で述べた従来技術
と同じである。又、リードによる半導体チップの保持効
果を高めるため、半導体チップ上のリードは、ある程度
幅を大きくして、粘着テープとの接触面積を大きくして
いる。
【０００６】図５（ａ）は、図４Ａ−Ａ′線断面図、図
５（ｂ）は図４のＢ−Ｂ′線断面図である。図５（ａ）
及び図５（ｂ）において、２１は半導体基板，２２は保
護膜（絶縁膜）であり、１５が粘着テープ，１２ａはリ
ードである。また、図５（ａ）において１３ａがボンデ
ィングパッド，１４ａがボンディングワイヤである。
５（ｂ）は図４のＢ−Ｂ′線断面図である。図５（ａ）
及び図５（ｂ）において、２１は半導体基板，２２は保
護膜（絶縁膜）であり、１５が粘着テープ，１２ａはリ
ードである。また、図５（ａ）において１３ａがボンデ
ィングパッド，１４ａがボンディングワイヤである。
【０００７】このＬＯＣ技術を用いると、アイランドと
リードとを分離する必要がないので、従来の組立技術を
用いた場合と比較してその分離領域に相当する分だけ大
きな半導体チップと、同じ大きさのパッケージに組立て
ることができるという利点がある。また、リードが半導
体チップ上に配置されているため、その形状を変えるこ
とにより、半導体チップ上のボンディングパッドの配置
の自由度が増すという利点もある。例えば、ボンディン
グパッドを半導体チップの中央に配置するということも
従来技術ではボンディングワイヤが長くなって半導体チ
ップに接触するという不具合が発生したが、このＬＯＣ
技術ではそのような問題も生じない。
リードとを分離する必要がないので、従来の組立技術を
用いた場合と比較してその分離領域に相当する分だけ大
きな半導体チップと、同じ大きさのパッケージに組立て
ることができるという利点がある。また、リードが半導
体チップ上に配置されているため、その形状を変えるこ
とにより、半導体チップ上のボンディングパッドの配置
の自由度が増すという利点もある。例えば、ボンディン
グパッドを半導体チップの中央に配置するということも
従来技術ではボンディングワイヤが長くなって半導体チ
ップに接触するという不具合が発生したが、このＬＯＣ
技術ではそのような問題も生じない。
【０００８】
【発明が解決しようとする課題】しかるに前述したＬＯ
Ｃ技術で組立てた従来の半導体記憶装置では、半導体チ
ップ上に形成した保護膜にクラックが発生しやすいとい
う問題がある。以下にこの点について詳しく説明する。
一般に半導体記憶装置では、最も表面に近い配線にはア
ルミニウム配線が用いられており、その上には外部から
の汚染やキズに対する保護を目的として酸化シリコンや
窒化シリコンの保護膜を形成している。このような構造
を有する半導体記憶装置が高温に保持されるなどの熱的
ストレスを受けると、アルミニウム配線と保護膜との熱
膨張率の遠いから、両者の界面に熱応力が発生する。ア
ルミニウム配線が太くて保護膜との接触面積が大きいほ
ど発生しやすい。半導体記憶装置では、半導体チップ上
の周辺部に電源系配線として５０〜１００μｍ幅のアル
ミニウム配線が設けられている場合が多く、特にこの部
分で保護膜のクラックが発生しやすくなる。
Ｃ技術で組立てた従来の半導体記憶装置では、半導体チ
ップ上に形成した保護膜にクラックが発生しやすいとい
う問題がある。以下にこの点について詳しく説明する。
一般に半導体記憶装置では、最も表面に近い配線にはア
ルミニウム配線が用いられており、その上には外部から
の汚染やキズに対する保護を目的として酸化シリコンや
窒化シリコンの保護膜を形成している。このような構造
を有する半導体記憶装置が高温に保持されるなどの熱的
ストレスを受けると、アルミニウム配線と保護膜との熱
膨張率の遠いから、両者の界面に熱応力が発生する。ア
ルミニウム配線が太くて保護膜との接触面積が大きいほ
ど発生しやすい。半導体記憶装置では、半導体チップ上
の周辺部に電源系配線として５０〜１００μｍ幅のアル
ミニウム配線が設けられている場合が多く、特にこの部
分で保護膜のクラックが発生しやすくなる。
【０００９】一方、ＬＯＣ技術で組立てた半導体記憶装
置では、半導体チップ表面は粘着テープを介してではあ
るがリードと接触しているため、半導体チップ表面に形
成した保護膜はリードとの接触部においても熱応力を受
ける。このため太いアルミニウム配線とリードとに挟ま
れた領域の保護膜は上下から熱応力を受けることにな
り、クラックがいっそう発生しやすくなるという問題が
あった。
置では、半導体チップ表面は粘着テープを介してではあ
るがリードと接触しているため、半導体チップ表面に形
成した保護膜はリードとの接触部においても熱応力を受
ける。このため太いアルミニウム配線とリードとに挟ま
れた領域の保護膜は上下から熱応力を受けることにな
り、クラックがいっそう発生しやすくなるという問題が
あった。
【００１０】保護膜にクラックが発生するのを防ぐため
には、アルミニウム配線と保護膜，保護膜とリードの接
触面積を小さくすればよい。アルミニウム配線に関して
は、スリットを入れることが行なわれているが、配線の
全領域にわたってスリットを入れると実効的配線幅を減
少させ、配線抵抗が増して回路動作上の問題が発生する
場合がある。また、接触面積を小さくするためリードを
細めると、ＬＯＣ特有のリードにより半導体チップを保
持するという効果が弱まってしまうという問題が生じ
る。
には、アルミニウム配線と保護膜，保護膜とリードの接
触面積を小さくすればよい。アルミニウム配線に関して
は、スリットを入れることが行なわれているが、配線の
全領域にわたってスリットを入れると実効的配線幅を減
少させ、配線抵抗が増して回路動作上の問題が発生する
場合がある。また、接触面積を小さくするためリードを
細めると、ＬＯＣ特有のリードにより半導体チップを保
持するという効果が弱まってしまうという問題が生じ
る。
【００１１】
【課題を解決するための手段】本発明は、半導体チップ
表面とパッケージのリードとを接着する手段を用いて、
リードに半導体チップを固定するとともに、半導体チッ
プ上に設けられた金属配線に接続されたボンディングパ
ッドとリードとを、ボンディングワイヤにより電気的に
接続した半導体記憶装置において、半導体チップの一部
領域上でリードの一部を折り曲げたことを特徴とする。
表面とパッケージのリードとを接着する手段を用いて、
リードに半導体チップを固定するとともに、半導体チッ
プ上に設けられた金属配線に接続されたボンディングパ
ッドとリードとを、ボンディングワイヤにより電気的に
接続した半導体記憶装置において、半導体チップの一部
領域上でリードの一部を折り曲げたことを特徴とする。
【００１２】
【実施例】以下に図面を用いて本発明について説明す
る。図１は本発明の第１の実施例を示す斜視図でＬＯＣ
技術を用いて組立てた半導体記憶装置である。本実施例
において、アルミニウム配線１６とリード１２ａの重り
部分において、リード１２ａの一部片側を折り曲げるこ
とにより、半導体チップ１０表面との接触面積を小さく
している。リード形状を本実施例のようにすれば、アル
ミニウム配線１６上の保護膜とリード１２ａの接触面積
は小さくなり、リードからの熱応力による保護膜のクラ
ック発生を防ぐことができる。またアルミニウム配線１
６の幅は何ら変えてないので配線抵抗が増大するなどの
問題も生じない。
る。図１は本発明の第１の実施例を示す斜視図でＬＯＣ
技術を用いて組立てた半導体記憶装置である。本実施例
において、アルミニウム配線１６とリード１２ａの重り
部分において、リード１２ａの一部片側を折り曲げるこ
とにより、半導体チップ１０表面との接触面積を小さく
している。リード形状を本実施例のようにすれば、アル
ミニウム配線１６上の保護膜とリード１２ａの接触面積
は小さくなり、リードからの熱応力による保護膜のクラ
ック発生を防ぐことができる。またアルミニウム配線１
６の幅は何ら変えてないので配線抵抗が増大するなどの
問題も生じない。
【００１３】図２は本発明の第２の実施例の斜視図であ
る。本実施例においては、アルミニウム配線１６とリー
ド１２ａの重なり部分において、リード１２ａの一部の
両側を折り曲げて半導体チップ表面との接触面積を第１
の実施例より更に小さくしている。
る。本実施例においては、アルミニウム配線１６とリー
ド１２ａの重なり部分において、リード１２ａの一部の
両側を折り曲げて半導体チップ表面との接触面積を第１
の実施例より更に小さくしている。
【００１４】
【発明の効果】以上説明したように本発明は、半導体チ
ップ表面とパッケージのリードとを接着する手段を用い
てリードに半導体チップを固定するとともに、半導体チ
ップ上に設けられた金属配線に接続されたボンディング
パッドとリードとをボンディングワイヤにより電気的に
接続した半導体記憶装置において、半導体チップの一部
領域上でリードの一部を折り曲げることで半導体チップ
表面に形成した保護膜が熱応力により損傷を受けるのを
防ぐ効果を有する。
ップ表面とパッケージのリードとを接着する手段を用い
てリードに半導体チップを固定するとともに、半導体チ
ップ上に設けられた金属配線に接続されたボンディング
パッドとリードとをボンディングワイヤにより電気的に
接続した半導体記憶装置において、半導体チップの一部
領域上でリードの一部を折り曲げることで半導体チップ
表面に形成した保護膜が熱応力により損傷を受けるのを
防ぐ効果を有する。
【図１】本発明の第１の実施例を示す斜視図である。
【図２】本発明の第２の実施例を示す斜視図である。
【図３】従来の半導体記憶装置の平面図である。
【図４】従来の半導体記憶装置の他の例を示す平面図で
ある。
ある。
【図５】（ａ）は図４のＡ−Ａ′線断面図で、（ｂ）は
図４のＢ−Ｂ′線断面図である。
図４のＢ−Ｂ′線断面図である。
１０ 半導体チップ １１ アイランド １２ａ〜１２ｂ リード １３ａ〜１３ｂ ボンディングパッド １４ａ〜１４ｂ ボンディングワイヤ １５ 粘着テープ １６ アルミニウム配線 ２１ 半導体基板 ２２ 保護膜
Claims (1)
- 【請求項１】 半導体チップ表面とパッケージのリード
とを接着する手段を用いて、前記リードに半導体チップ
を固定するとともに、半導体チップ上に設けられた金属
配線に接続されたボンディングパッドと前記リードとを
ボンディングワイヤにより電気的に接続した半導体記憶
装置において、少なくとも前記半導体チップの一部領域
上で前記リードの一部を半導体チップの上方に折り曲
げ、半導体チップ表面との接触面積を小さくしたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1600893A JP2871987B2 (ja) | 1993-02-03 | 1993-02-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1600893A JP2871987B2 (ja) | 1993-02-03 | 1993-02-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232329A JPH06232329A (ja) | 1994-08-19 |
| JP2871987B2 true JP2871987B2 (ja) | 1999-03-17 |
Family
ID=11904570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1600893A Expired - Lifetime JP2871987B2 (ja) | 1993-02-03 | 1993-02-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871987B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2908255B2 (ja) * | 1994-10-07 | 1999-06-21 | 日本電気株式会社 | 半導体装置 |
-
1993
- 1993-02-03 JP JP1600893A patent/JP2871987B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232329A (ja) | 1994-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981124 |