KR940007465B1 - 반도체장치 - Google Patents

Abstract

내용 없음.

Description

반도체장치

제 1 도는 본 발명의 개념을 설명하기 위한 평면도로서, 칩(1)의 중앙부에 제 2 의 신호처리부(IIL) (3)이 성형되고, 그 주위에 따라서 여러개의 전원배선(또는 기준 전위 배선) L₁, L₂, L₃이 형성되어 있는 상태를 도시한 도면.

제 2 도a는 제 1 도에 도시된 반도체장치의 실제적인 평면도.

제 2 도b는 제 1 도, 제 2 도a에 도시된 전원배선의 확대도면.

제 2 도c는 제2도b에 도시된 배선 L₁의 확대 도면으로서, 다층 배선 구조를 채용하여 제1 또는 제 2 의 신호처리부(3), (4)에 전원을 공급하고 있는 상태를 도시한 도면.

제 3 도는 아날로그/디지탈 혼합형 IC의 회로 블럭을 간단화한 블럭도.

제 4 도는 제 3 도에 도시된 본 발명의 IC의 인터페이스회로의 형성장소를 도시한 단면도.

본 발명은 반도체장치에 관한 것으로, 특히 동일 반도체기판위에 아날로그회로부와 디지탈회로부를 포함하는 전자회로가 형성된 반도체직접회로장치의 배선형성기술에 관한 것이다.

근래, TV나 비디오 테이프 레코더(video tape recoder)등에 사용되는 반도체장치(Integrated Circuit, 이하 IC라 한다)는 높은 부가가치화의 향상을 위하여 그 회로 규모가 점점 대형화되고 있다. 회로를 바이폴라 트랜지스터등의 리니어소자로 아날로그(리니어)회로를 형성하면, 회로 규모가 큰 경우, IC의 소비전력이 커져 버린다. 그 대책으로서 IC내의 회로를 부분적으로 디지탈회로로 구성한 저소비 전력인 IC가 개발되고 있다.

아날로그회로와 디지탈회로를 가진 아날로그/디지탈혼합형 IC는 디지탈회로의 저소비 전력성, 높은 집적밀도 및 파형정형 특성이라는 이점과 리니어회로의 이점을 가지고 있으므로, 그 개발은 점점 활발해지고 있다.

한편, 본 출원인은 디지탈회로로서 IIL(Integrated Injection Logic)을 이용한 아날로그/디지탈혼합형 IC의 개발을 진전시키고 있다. IIL은 아날로그회로를 구성하는 바이폴라 트랜지스터와 같은 제조공정으로(IIL형성을 위한 특별한 제조공정을 추가하는 일없이)형성할 수가 있으므로, 그 IC의 가격을 저하시킬 수가 있다고 하는 이점을 갖는다.

그러나, 이 아날로그/디지탈 혼합형 IC에서는 아날로그와 디지탈의 2종류의 회로가 같은 기판위에 형성되어 있으므로, 그 구성에 불규칙한 요인이 많아진다. 이것은 아날로그회로의 반도체소자의 크기가 디지탈회로의 반도체소자의 크기가 서로 다른 것에 기인한다. 아날로그회로의 반도체소자의 크기는 디지탈회로의 반도체소자의 크기보다 크다. 이것에 의해 이러한 종류의 IC의 디바이스 레이아우트를 복잡하게 하고, 또한 그 설계를 곤란한 것으로 하고 있었다.

그리고, 이러한 종류의 아날로그/디지탈 혼합형 IC에서는 주전원(Vcc : 일반적으로 약 5V) 이외에 각종의 기준 전원 또는 바이어스 전원이 사용된다. 이로인해, 그 여러 종류의 전원을 각각의 필요 장소에 공급하기 위한 전원배선이 각 회로 소자와 소자 사이에 형성되기 때문에 매우 불규칙한 상태를 나타내고 있었다. 이 불규칙성은 IC에 있어서의 레이아우트의 최적화를 곤란하게 한다. 그리고, 이것이 IC의 집적도의 향상을 방해하는 큰 저해요인의 하나가 된다고 하는 문제점이 본 발명자등에 의해서 명확하게 되었다.

또 규칙성이 없는 전원배선은 예를들면 직렬로 기생하는 임피던스가 커져서 전원 전압의 저하가 발생하여 IC의 동작속도가 저하하여 버린다.

또, 임피던스가 높으면 전원배선이 일종의 안테나로 되어 필요치 않은 잡음이 나와서 전원변동이 발생하고, IC의 오동작의 원인으로 된다. 이와같은 예상밖의 트러블의 원인으로도 되기 쉽다고 하는 문제점이 있는 것도 본 발명자등에 의해서 명확하게 되었다.

본 발명의 목적은 제 1 의 신호처리부(아날로그)와 제 2 의 신호처리부(디지탈)를 갖는 반도체장치의 집적도의 향상, 설계의 높은 능률화, 높은 신뢰화를 가능하게 하는 전원배선형성기술을 제공하는데 있다.

본 발명의 상기 및 그외의 목적과 새로운 특징에 대해서는 본 명세서의 기술 및 첨부 도면에 의해서 명확하게 될 것이다.

본 출원에 있어서, 개시되는 발명중 대표적인 것을 간단히 설명하면 다음과 같다.

즉, 제 1 의 신호처리부(아날로그회로 또는 리니어회로)와 제 2 의 신호처리부(디지탈회로 또는 로직회로)를 반도체기판의 주면위에서 분리하여 규칙적으로 형성하고, 상기 제 1 의 신호처리부(또는 제 2 의 신호처리부)에 그의 동작전원을 공급하는 전원배선을 상기 제 1 의 신호처리부의 주위 둘레부와 제 2 의 신호처리부의 주위 둘레부에 따르도록 형성한다.

이와같이 전원배선을 형성하는 것에 의해, 반도체소자의 크기의 차이에 의해 소자의 레이아우트의 불규칙화를 방지하여 디지탈회로부의 높은 집적밀도를 향상시킨다.

그리고, 전원배선을 양신호처리부의 주위둘레부에 따라서 규칙적으로 형성하기 위하여 양신호 처리부를 구성하는 소자 사이에 굵은 전원배선을 형성하지 않도록 하고, 굵은 전원배선의 존재에 의한 소자 간격의 증대를 저지하여 IC의 높은 집적화를 도모한다. 그리고, 상기 양신호처리부의 주위둘레부에 따라서 형성한 굵은 전원배선을 다층배선구조의 가장 위층의 배선층으로 형성하고, 각 소자로의 전원의 공급은 상기 굵은 전원배선층 아래에 형성된 층간 절연막에 마련된 스루홀(TH)을 거쳐서 상기 전원배선이 형성된 배선층을 별도의 다른 배선층(하 배선층)으로 형성된 가는 배선에 상기 굵은 전원배선을 접속하여 각 소자로 급전한다. 스루홀을 임의로 형성하여 급전할 수가 있으므로, 설계의 고능률화를 달성할 수 있다. 그리고, 전원배선을 규칙화하여 형성하기 때문에, 이것에 기생하는 직렬의 기생임피던스성분을 저감할 수가 있다. 따라서 기생임피던스에 의한 전원전압의 저하를 방지할 수가 있어 회로의 동작속도의 저하를 방지할 수가 있다. 보다 구체적인 기생임피던스의 저감을 위한 연구는 이외에도 있다. 즉, 제 2 의 신호처리부를 기판의 중앙부에 형성하고, 제 1 의 신호처리부를 이 제 2 의 신호처리부의 주위를 둘러싸도록 배치한다. 그리고, 전원배선을 상기 제 2 의 신호처리부의 주위를 둘러싸도록 그 주위둘레부에 따라서 환상(링형상)으로 형성한다. 이와같이 전원배선의 형성법에 의해 기생임피던스를 1/2로 할 수가 있다. 이로인해, 상기의 규칙화에 의해 효과와 더불어서 전원배선의 저임피던스화가 달성된다. 저임피던스화된 전원배선은 IC내외로 신호를 전달하는 입출력회로를 포함하는 소비전력이 큰 아날로그회로의 전원배선 또는 IC내에서 형성된 기준전위가 인가된 배선(전원배선)에 적용하면 유리하다. 또, 다른 전원배선이 존재할 때에는 가장 낮은 기생임피던스가 요구되는 전원배선을 제 2 의 신호처리부의 주위 둘레부 근방에 환상으로 형성하고, 그 배선 거리의 차이를 이용해서 낮은 기생 임피던스화를 이룩할 수가 있다.

그리고, 상기 양신호처리부 사이에 형성된 전원배선은 고정전위(낮은 임피던스)가 인가되기 때문에, 전원배선이 안테나로 되어도 전압의 변동이 방지된다. 그리고, 양신호 처리부 사이의 동작 주파수에 심한 차가있어도 양처리부 사이의 신호의 상호 간섭(크로스토크)는 낮은 임피던스 전원배선에 의해서 방지된다. 따라서 IC의 신뢰성이 향상된다.

이상과같이, 집적도의 향상, 설계의 고능률화, 신뢰성의 향상이 달성되기 때문에, IC의 코스트를 낮은 코스트로 할수 있다.

다음에, 본 발명의 대표적인 실시예를 도면을 참조하면서 설명한다.

그리고, 도면에 있어서 같은 부호는 동일 또는 상당부분을 표시한다.

우선, 제 1 도를 이용하여 본 발명의 개념에 대해서 설명한다. 동일 도면에 도시된 바와같이, 반도체기판(1)의 주면 위에 제 1 의 신호처리부(4)와 제 2 의 신호처리부(3)이 형성되어 있고, 양신호처리부(4), (3)의 주위둘레부(3a), (4a)에 따라서 제 1 전원배선인 전원배선 L₁(또는 다른 전원배선 L₂, L₃)이 형성되어 있다. 그리고, 제 2 의 신호처리부(3)은 기판(1)의 주면에 중앙부분에 형성되고, 그 주위를 둘러싸도록 제 1 의 신호처리부(4)가 형성되어있다. 전원배선 L₁, L₂, L₃은 상기 제 2 의 신호처리부(4)의 주위둘레부(4a)에 따라서 환상(링형상)으로 형성된다. 제 1 의 신호처리부(4)는 아날로그신호처리기능을 가지며, 바이폴라 트랜지스터 등의 리니어소자로 형성된다. 제 2 의 신호처리부(3)은 디지탈신호 처리기능을 가지며, 주지의 IIL소자등의 디지탈소자로 형성된다.

즉, 동일 도면에 도시한 반도체 직접회로장치은 동일한 반도체기판(1)에 디지탈회로부(3)과 아날로그회로부(4)가 함께 형성된 아날로그/디지탈 혼합형의 반도체집적회로장치로서, 상기 반도체기판(1)의 중앙부에 디지탈회로부(3)이, 그 주변부에 아날로그 회로부(4)가 각가 배치되어 있다. 그리고, 아날로그회로부(4)의 바깥쪽에는 다수의 단자 패드(2), (2a), (2b)가 배치되어 칩(1)의 주위를 둘러싸도록 근접하여 마련된 여러개의 리이드(5)와 알루미늄(Al), 금, Cu 등의 금속 와이어(6)으로 전기적으로 접속되어 있다.

디지탈회로부(3)과 아날로그회로부(4)와의 사이에 따라서 여러개의 전원배선 L₁, L₂, L₃이 동심환상으로 배치되어 있다. 그리고, 이 전원배선 L₁, L₂, L₃을 통해서 디지탈부(3)과 아날로그부(4)에 각각 전원이 분배되도록 되어 있다.

여기서, 상기 전원배선 L₁, L₂, L₃에는 약 +5V의 주전원 Vcc, 이 주전원 Vcc에 대해서 1/2의 전압을 가진 부전원 Vcc/2 및 기준 바이어스 전원 VB가 접속된다. 주전원 Vcc 및 부전원 Vcc/2는 각각 단자 패드(2a), (2b)를 거쳐서 외부 리이드(5)로 부터 주어진다. 1.5V의 기준 바이어스 전원 VB는 아날로그(4)에 형성된 주지의 밴드 갭정전압회로와 같이 기준 바이어스 전원발생회로(41)로부터 주어진다.

그리고 상기 주전원 Vcc는 주로 IC 내외의 신호를 전달하는 입출력회로를 구성하는 아날로그회로의 동작전원지다. 상기 부전원은 IC내에서의 논리레벨을 결정하기 위한 기준전위이다. 상기 기준 바이어스전원은, 예를들면 IIL로서, 제 2 의 신호처리부를 구성할때에 IIL의 인젝터로 되는 PNP 트랜지스터의 에미터에 접속된다.

상기 여러개의 전원배선 L₁, L₂, L₃은 주전원 Vcc가 접속되는 전원배선 L₁, 부전원 Vcc/2가 접속되는 전원배선 L₂, 기준 바이어스 전원 VB가 접속되는 전원배선 L₃의 순으로 안쪽에서 바깥쪽으로 배치되어 있다. 즉, 통과전류가 많아서 가장 낮은 임피던스인 것을 요구하는 전원배선 L₁이 가장 안쪽에 배치되고, 통과 전류가 많은 순으로 안쪽에 배치되어 있다. 낮은 임피던스를 요구할수록 그 배선거리를 짧게하여 직렬의 기생임피던스가 적어지도록 하고 있다.

여기서, 주의하여야할 것은 필요에 따라서 임의로 전원배선 L₁, L₂, L₃의 형성순서가 정하여지는 것이다. 예를들면, 기준 바이어스 전원 VB는 주전원 Vcc, 부전원 Vcc/2(2.5V)와는 달리 IC내부에서 형성되어 있다. 이로인해, 주전원 Vcc, 부전원 Vcc/2는 외부에서 IC의 패드(2)에 인가되기 때문에 기준 바이어스 전원 VB보다는 낮은 임피던스전원으로 볼 수가 있다. 따라서, 기준 바이어스 전원 VB가 인가된 전원배선 L₃은 상기 주전원 Vcc, 부전원 Vcc/2가 인가된 배선 L₁, L₂보다 안쪽에 형성하여도 좋다.

즉, 제1의 신호처리부(4) (아날로그회로 또는 리니어회로)와 제 2 의 신호처리부(3) (디지탈회로 또는 로직회로)를 반도체기판(1)의 주면위에서 분리하여 규칙적으로 형성하고, 상기 제 1 의 신호처리부(4) (또는 제 2 의 신호처리부(3))에 그의 동작전원을 공급하는 전원배선 L₁, L₂, L₃을 상기 제 1 의 신호처리부(4)의 주위 둘레부(4a)와 제 2 의 신호처리부(3)의 주위 둘레부(3a)에 따라서 형성한다.

이와같이, 전원배선 L₁(L₂, L₃)을 형성하는 것에 의해, 반도체소자 크기의 차이에 의한 소자의 레이아우트의 불규칙화를 방지하여 디지탈회로부(3)의 고집적밀도를 향상시킨다.

그리고, 전원배선을 양신호처리부(3), (4)의 주위둘레부(3a), (4a)에 따라서, 규칙적으로 형성하기 위하여 양신호처리부(3), (4)를 구성하는 소자 사이에 굵은 전원배선 L₁, L₂, L₃을 형성하지 않도록 하고, 굵은 전원배선(L₁, L₂, L₃)의 존재에 의한 소자 간격의 증대를 저지하여 IC의 고집적화를 도모한다.

그리고, 또 전원배선 L₁, L₂, L₃을 규칙화하여 형성하기 때문에, 이것에 기생하는 직렬의 기생 임피던스성분을 저감할수 있다. 따라서, 기생임피던스에 의한 전원전압의 저하를 방지할 수가 있어 전자회로(3), (4)의 동작속도의 저하를 방지할 수 있다.

그리고, 상기 양신호 처리부(3), (4) 사이에 형성된 전원배선 L₁, L₂, L₃은 고정 전위(낮은 임피던스)가 인가되므로, 전원배선 L₁, L₂, L₃이 안테나로 되도록 전압의 변동이 방지된다. 그리고, 양신호 처리부(3), (4) 사이의 동작주파수에 심한 차가 있어도 양처리부(3), (4) 사이의 신호의 상호 간섭(크로스토크)가 낮은 임피던스 전원배치 L₁, L₂, L₃에 의해서 방지된다.

이것들의 굵은 전원배선 L₁, L₂, L₃이 배치되는 환상의 영역의 밑바닥 부분은 디지탈부(3)과 아날로그부(4) 사이의 동작간섭을 방지하기 위한 완충대로서 유효하게 이용할 수가 있다. 이로인해, 실질적인 집적도가 높아져서 낮은 코스트화가 가능하게 된다.

제 2 도a는 보다 구첵적인 IC의 디바이스 평면 레이아우트도면을 도시하고 있다. 그리고, 설명은 상기 제 1 도의 설명과 중복을 피하기 위하여 생략한다. 특징적인 것은 디지탈회부(3)이 칩(1)의 60%~80%를 점유하고 있는 것과 아날로그회로부(4)가 패드(2) 사이에 형성되어서 고집적화되어 있는 것이다. 칩(1)의 중앙에 형성된 디지탈회로부(3)은 고집적밀도로 형성되고, 회로규모의 대규모화가 달성되어 IC의 높은 부가가치화가 달성된다. 한편, 아날로그 회로부(4)는 입출력부를 포함하므로 패드 근방에 형성되어 패드(2)까지의 배선 거리를 작게하고, 디지탈회로부(3)을 구성하는 반도체소자와 패드(2)를 접속하는 배선에 잡음이 전달되는 것을 억제한다.

제 2 도b는 전원배선 L₁, L₂, L₃을 확대하여 개념적으로 도시한 디바이스 평면 레이아우트이다.

동일 도면에 도시하는 바와같이, 상기 여러개의 전원배선 L₁, L₂, L₃은 각각 다층 배선 구조의 2층째의 배선층(가장 위층)에 형성된다. 그리고 각 전원배선 L₁, L₂, L₃이 형성된 배선층 아래에 마련된 실리콘 산화막 또는 폴리이미드계 수지막과 같은 층간 절연막에 마련된니 스루 홀 TH를 거쳐서 전원배선 L₁, L₂, L₃은 하부 배선층(제 1 층째)에 저복되어 디지탈부(3), 아날로그부(4)에 필요에 따라서 전원이 공급된다(다음에 기술한다). 그리고, 도면중에는 스루홀 TH의 부분을 X표로 표시하고 있다. 동일 도면에서 이해할 수 있는 바와 같이 바깥쪽으로 2열째의 전원배선 L₂는 스루홀 TH와 1층째의 배선(L11a)에 의해서 가장 바깥쪽의 L₃을 관통해서 단자패드(2)에 접속되어 있다.

제 2 도c를 이용하여 제 2 도b의 설명을 더욱 상세하게 기술한다. 제 2 도c는, 예를들면 전원배선 L₁로 부터의 아날로그회로부(4) (디지탈회로부(3))로 급전상태를 도시하고 있다. 아날로그회로부(4)내에 형성된 반도체소자는, 예를들면 아날로그회로소자의 바이폴라 트랜지스터 Q₁, Q₂이며, 이 바이폴라 트랜지스터 Q₁, Q₂의 각각 컬렉터 C₁,C₂에 전원배선 L₁로 부터 전원이 배선(L11b), (L11c)를 거쳐서 공급되어있다. 이 배선(L11b), (L11c), (L11d~L11j)는 전원배선 L₁이 형성된 2층째의 배선층의 아래에 형성된 배선층(제 1 층째의 배선층)으로 형성된다.

특징적인 것은 바이폴라 트랜지스터 Q₁, Q₂의 각 컬렉터 C1, C2에 접속된 배선(L11b), (L11c)의 기생 임피던스가 저감되는 것에 있다. 배선(L11b), (L11c)의 전원배선 L₁의 연장 방향과 거의 직각으로되어 있으며, 전원배선 L₁과 바이폴라 트랜지스터 Q₁, Q₂의 컬렉터 C1, C2 사이를 짧은 거리 X₁, X₂로 접속하도록 연구되어 있다. 짧은 거리 X₁, X₂의 배선(L11b), (L11c)는 매우 임피던스가 낮다. 이것은 상기 전원배선 L₁( L₂, L₃)을 디지탈회로부(3)의 주위를 둘러싸도록 형성한 것에 의해서 가능하게 된다. 그 이유는 층간막(절연재료)에 형성하는 스루홀 TH의 위치를 이 전원배선 L₁의 아래의 임의의 부분에 형성할 수 있기 때문이다. 스루홀 TH의 간격 Y를 바라는 것으로 할 수가 있기 때문에 이 간격 Y와 바이폴라 트랜지스터(Q1, Q2)의 전극(C1, C2)의 간격 W를 대략 동일하게 할수 있다. 그리고, 도면중에 있는 배선(L11b), (L11c)는 설명의 간소화를 위하여 직선형상으로 그려져 잇지만, 곡선형상으로 하여도 좋다. 이와같이 하여 라인 임피던스의 설계를 실행하는 것에 의해서 전원배선 L₁(L₂, L₃)과 배선(L11b), (L11c)를 포함하여 전원공급 라인의 기생 임피던스를 저감한다.

제 3 도는 아날로그/디지탈 혼합형 IC의 회로 블럭의 개략을 도시하고 있다.

패드(2)로 부터 입력되는 입력신호 IN1~INn은 아날로그회로(4)인 입력회로 INPUT에 전달되고, 그후 인터페이스회로(7a), 디지탈회로인 IIL회로(3), 인터페이스회로(7b)를 거쳐서 아날로그회로(4)인 출력회로 OUTPUT에서 출력회로 OUT1~OUTn으로서 IC외부에 도출된다.

입력회로 INPUT는 바이폴라 트랜지스터로 구성되어 있다. 예를들면, 그 구성으로서 도면중에 화살표로 표시되는 것과 같은 차동 앰프 구성이 가능하다. 입력회로 INPUT는 바이폴라 트랜지스터 Q3, Q4와 Q3(Q4)의 컬렉터와 전원배선 L₁과의 사이에 직렬 접속된 저항 R1, Q3, Q4의 공통 에미터에 접속된 정전류원 CS1로 형성된다. 입력 IN의 신호 레벨에 의해서 트랜지스터 Q3의 도통(ON), 비토통(OFF)이 결정된다.

IIL회로(3)은 도면과 같이 PNP 트랜지스터 Q5와 NPN 트랜지스터 Q6으로 구성된다. Q6의 베이스에 고레벨의 신호가 입력되면, Q6은 ON하고, Q6의 컬렉터 C1, C2가 저레벨로 되는 논리기능으로 동작한다. 출력회로는 바이폴라 트랜지스터로 구성된다. 예를들면, 도면과 같이 주지의 토템폴(totem pole) 출력단은 바이폴라 트랜지스터 Q7, Q8로 구성한다.

입출력 회로(INPUT, OUTPUT)를 구성하는 아날로그회로(4)는 일반적으로 로직회로(3)보다 소비전력이 크다. 이로인해, 제 1 도에 도시한 바와같이 전원배선의 형성방법이 유리하게 된다. 도면에서 알수 있는 바와같이, 입력회로, 출력회로의 전원 Vcc는 전원배선 L₁에 의해 공급되어 있다. 낮은 임피던스화된 전원배선 L₁의 전위변동은 매우 적다.

또, 일반적으로 아날로그회로(4)는 잡음에 대해서 약하고, 로직회로(3)은 잡음에 대해서 아날로그회로(4)보다도 강하다. 아날로그/디지탈혼합형 IC는 이 특징을 이용하고 있다. 즉, 입력회로인 아날로그회로(4)로 처리된 신호에 잡음이 겹쳐져서 왜곡으로 되어도 디지탈회로에 의해서 신호의 파형 정형이 실행되므로, 잡음에 의한 왜곡신호를 무시할 수 있다.

그리고, 서로 다른 신호처리의 회로 블럭 사이를 접속할때, 제 3 도에서 보는 바와같이 인터페이스회로(7a), (7b)가 사용되어 있는 것이 일반적이다. 본 발명은 이 인터페이스회로(7a), (7b)의 배치장소에 대해서도 규칙화하여 신호의 흐름을 나타내지 않는 연구도 하고 있다. 인터페이스회로(7a), (7b)는 제 1 도나 제 2 도에 도시되는 전원배선 L₁, L₂, L₃의 아래에 형성한다. 신호의 흐르는 상태를 제 3 도에 도시한 신호의 흐름과 같게 할수 있다. 제 2 도a의 굵은 실선은 개념적인 신호의 흐름을 표시한다. 제 2 도a에 도시한 a-b 사이의 신호전달경로는 패드(2), 아날로그회로부(4), 전원배선영역(인터페이스회로영역), 디지탈회로부(3), 전원배선영역(인터페이스회로 영역), 아날로그회로부(4), 패드(2)로 된다. 제 3 도에 도시한 신호의 흐름과 같은 것을 알게된다. 즉, IC의 레이아우트는 상기한 신호전달경로를 고려하여 설계되어 있다.

제 4 도는 그 단면도를 도시한 것이다.

이 제 4 도에서 주목하여야한 것은 전원배선 L₁, L₂, L₃의 아래의 반도체영역에서 아날로그회로(4)와 디지탈회로(3)과의 인터페이스에 사용되는 인터페이스(7)이 형성되어 있는 것이다. 이로인해, 전원배선 L₁, L₂, L₃의 아래의 반도체기판을 유효하게 활용하여 IC의 집적도를 향상시킬 수가 있다.

디지탈회로부(3)에는 디지탈회로소자로서 IIL소자(IIL)가 형성되어 있다. IIL소자는 p형 불순물도입영역(20)에서 형성된 인젝터 INJ와 p형 불순물도입영역(21)에서 형성된 베이스 B와 베이스 B내에 형성된 n⁺형분순물도입영역(22), (22)에서 형성된 컬렉터 C1, C2를 포함하는 게이트부 GATE로 구성된다.

한편, 아날로그회로부(4)에는 아날로그회로 소자로서 트랜지스터 BIP가 형성되어 있다. 바이폴라 트랜지스터 BIP는 p형 반도체영역(23)에서 형성된 베이스 B, 이 베이스 B내에 형성된 n⁺형 영역(24) 및 n형 에피택셜층(25), n⁺형 매입층(26), n⁺형 컬렉터 전극 인출층(27)로 형성된 컬렉터영역 C로 구성한다.

이들의 회로소자(BIP, IIL)는 p형 단결정 기판(28)위에 형성된 매입층(26), (26'), n형 에피택셜층(25)로 형성되어 있다. 그리고, (29), (30)은 각각 소자분리에 사용되는 p⁺형 분리층과 SiO₂와 같은 필드산화막이며, (30a)는 SiO₂와 같은 표시 산화막이다.

각 회로소자(BIP, IIL)에는 알루미늄 Al등의 금속으로 형성된 전극(31)~(37)이 다층 배선구조의 제 1 층째배선으로 형성되어 있다. 이 제 1 층 배선(31)~(37)을 덮도록 절연재료로서 SiO₂막이나 폴리이미드계 수지막과 같은 제 1 의 층간 절연막(40)이 형성되어 있다. 이 제 1 의 층간절연막(40) 위에는 알루미늄으로 되는 제 2 층배선(41), (42)가 형성된다. 절연막(40)에는 선택적으로 스루홀 TH1, TH2가 마련되어 제1, 제 2 층째 배선의 전기적 접속부가 형성된다.

제 2 층 배선(41), (42) 위에는 SiO₂막이나 폴리이미드계 수지막과 같은 제 2 의 층간막(43)이 형성되고, 이 제 2 의 층간막(43)위에 제 3 층째 배선이 마련된다. 이것은 전원배선 L₁, L₂, L₃에서, 예를들면 알루미늄을 사용하여 형성된다. 동일 도면에 있어서 Vcc배선(제 1 전원배선) L₁은 제 2 의 층간막(43)에 형성된 스루홀 TH3을 거쳐서 제 2 전원 배선인 배선(LIIb)에 접속되어, 또 바이폴라 트랜지스터 BIP의 컬렉터전극(31)에 접속된다.

제 3 층째 배선 위에는 또한 절연막(44)가 마련된다. 이 절연막(44)는 SiO₂막이나 폴리이미드계 수지막으로형성할 수가 있다. 이 막(44)는 IC의 배선을 물이나 수지의 압력으로 부터 보호하는 보호막으로 작용한다.

제 3 도의 인터페이스회로(7a), (7b)를 구성하는 반도체소자는 전원배선 L₁, L₂, L₃의 아래의 반도체영역에 형성된다. 반도체소자는 바이폴라 트랜지스터 BIP로 형성할 수가 있다. 바이폴라 트랜지스터 BIP는 아날로그회로부(4)에 형성된 바이폴라 트랜지스터와 같은 구성이고, 베이스영역(23a), 에미터영역(34a), 컬렉터영역(25), (26'a), (27a)를 갖고 있다.

다음에 본 발명의 효과를 설명한다.

디지탈부의 주위에 아날로그부를 배치함과 동시에, 디지탈부와 아날로그부 사이에 따라서 전원배선을 배치하는 것에 의해, 전원 관계의 배선의 규칙성을 높이고, 이로인해 레이아우트의 최적화를 도모할 수가 있게 되어 집적도의 향상, 설계의 높은 능률화, 높은 신뢰화, 낮은 코스트화등이 가능하게 된다고 하는 효과가 얻어진다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였으나, 본 발명은 상시 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경이 가능하다는 것을 말할것도 없다. 예를들면, 상기 여러개의 전원배선 L₁, L₂, L₃은 서로 다른 배선층에 상하로 겹쳐져서 배치된 구성이라도 좋다.

이상, 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용 분야인 바이폴라형의 아날로그/디지탈 혼합형 반도체집적회로장치에 적용한 경우에 대해서 설명하였으나 이에 한정되는 것은 아니며, 예를들면 MOS형의 아날로그/디지탈 혼합형 반도체직접회로장치 또는 반도체/MOS 혼합형의 반도체집적회로장치등에도 적용된다. 즉, 제 3 도에 도시한 바와같이 디지탈 회로부에 절연게이트형 전계효과 트랜지스터(MOS)를 사용할수가 있다. 이 경우는 디지탈회로의 동작전원을 Vcc(5V)로 할 필요가 있다. 따라서, 아날로그 및 디지탈회로의 동작전원이 전부 Vcc전위의 전원배선에 접속되기 때문에, 본 발명의 효과를 더욱 높일 수 있다.

Claims (14)

1. 주면을 갖는 반도체기판, 상기 반도체기판의 주면의 중앙부에 형성된 디지탈회로부, 상기 반도체기판의 주면에 형성되고, 상기 디지탈회로부를 둘러싸도록 형서된 아날로그회로부, 상기 디지탈회로부와 아날로그회로부 사이에 형성되고, 상기 디지탈회로부를 둘러싸도록 형성된 제 1 전원배선을 포함하고, 상기 제 1 전원배선으로 부터 상기 아날로그회로부 및 상기 디지탈회로부에 동작전원이 공급되는 것을 특징으로 하는 반도체 직접회로장치.
2. 제 1 항에 있어서, 상기 아날로그회로부는 상기 반도체 집적회로장치에 있어서의 입력회로 및 출력회로를 구성하고, 상기 디지탈회로부는 내부 논리회를 구성하는 것을 특징으로 하는 반도체 직접회로장치.
3. 제 2 항에 있어서, 상기 반도체기판의 주면의 둘레가장자리부에 형성된 여러개의 입력패드 및 여러개의 출력패드를 또 포함하며, 상기 아날로그 회로부는 상기 여러개의 입력패드 및 출력패드에 근접해서 형성되어 있는 것을 특징으로 하는 반도체 직접회로장치.
4. 제 3 항에 있어서, 상기 아날로그회로부는 여러개의 반도체소자를 포함하고, 상기 여러개의 입력패드사이 및 상기 여러개의 출력패드 사이에 상기 여러개의 반도체소자의 일부가 형성되어 있는 것을 특징으로 하는 반도체 직접회로장치.
5. 제 4 항에 있어서, 상기 여러개의 반도체소자는 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 반도체 직접회로장치.
6. 제 1 항에 있어서, 상기 제 1 전원배선에 접속된 여러개의 제 2 전원배선을 또 포함하고, 동작전원은 상기 여러개의 제 2 전원배선을 경유해서 상기 아날로그 회로부 및 상기 디지탈회로부에 공급되는 것을 특징으로 하는 반도체 직접회로장치.
7. 제 6 항에 있어서, 상기 제 1 전원배선은 상기 여러개의 제 2 전원배선보다도 상층의 배선층으로 형성되고, 상기 제1 및 제 2 전원배선의 사이에는 절연막이 형성되고, 상기 제 1 전원배선은 상기 절연막중에 형성된 여러개의 접속구멍을 통해서 상기 제 2 전원배선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 직접회로장치.
8. 제 1 항에 있어서, 상기 디지탈회로부와 상기 아날로그회로부 사이에 형성되고 상기 디지탈 회로부 둘러싸도록 형성된 제 3 전원배선을 또 포함하고, 상기 제 3 전원배선은 상기 제 1 전원배선보다도 외측에 형성되고, 상기 제 1 전원배선의 전위는 상기 제 3 전원배선의 전위보다도 높은 것을 특징으로 하는 반도체 직접회로장치.
9. 제 8 항에 있어서, 상기 제 3 전원배선은 상기 디지탈 회로부에 동작전원을 공급하는 것을 특징으로 하는 반도체 직접회로장치.
10. 제 2 항에 있어서, 상기 디지탈회로부와 상기 아날로그회로부 사이의 상기 반도체기판의 주면에 형성된 인터페이스회로부를 또 포함하고, 상기 인터페이스회로부는 상기 제 1 전원배선의 하부에 형성되는 것을 특징으로 하는 반도체 직접회로장치.
11. 제10항에 있어서, 상기 아날로그회로부의 상기 입력회로에 입력된 전기신호는 상기 인터페이스 회로부를 경유해서 상기 디지탈회로부에 전달되고, 상기 디지탈회로부에 전달된 상기 전기신호는 상기 인터페이스회로부를 경유해서 상기 아날로그회로부의 상기 출력회로에 전달되는 것을 특징으로 하는 반도체 직접회로장치.
12. 제 1 항에 있어서, 상기 아날로그회로부는 아날로그 신호처리용의 바이폴라 트랜지스터를 포함하고, 상기 디지탈회로부는 디지탈 신호처리용 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 반도체 직접회로장치.
13. 제12항에 있어서, 디지탈 신호처리용 바이폴라 트랜지스터는 IIL(Integrated Injection Logic)회로를 구성하는 것을 특징으로 하는 반도체 직접회로장치.
14. 제 1 항에 있어서, 상기 아날로그회로부는 아날로그 신호처리용의 바이폴라 트랜지스터를 포함하고, 상기 디지탈회로부는 디지탈신호처리용 상보형 MOSFET(CMOS)를 포함하는 것을 특징으로 하는 반도체 직접회로장치.

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