JPS6252955A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6252955A JPS6252955A JP60191943A JP19194385A JPS6252955A JP S6252955 A JPS6252955 A JP S6252955A JP 60191943 A JP60191943 A JP 60191943A JP 19194385 A JP19194385 A JP 19194385A JP S6252955 A JPS6252955 A JP S6252955A
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- JP
- Japan
- Prior art keywords
- analog
- digital
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- section
- integrated circuit
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらにはアナログ
／デジタル混在型半導体集積回路装置に適用して特に有
効な技術て関するもので、例えばデジタル素子としての
ＩＩＬ（インテグレーテ。
／デジタル混在型半導体集積回路装置に適用して特に有
効な技術て関するもので、例えばデジタル素子としての
ＩＩＬ（インテグレーテ。
ド・インジェクション・ロジック）がリニア素子ととも
に形成されたアナログ／デジタル混在型ＬＳＩ（大規模
半導体集積回路装置）に利用して有効な技術に関するも
のである。
に形成されたアナログ／デジタル混在型ＬＳＩ（大規模
半導体集積回路装置）に利用して有効な技術に関するも
のである。
半導体集積回路装置、特に民生用のＬＳＩＫは、例えば
、日経マグ田つヒル社刊行［日経エレクトロニクス １
９８２年３月２９日号Ｍ２８７Ｊ１２０〜１５１頁（論
文：民生用アナログＬＳＩの集積度を高める）に記載さ
れているように、同一の半導体回路基板にデジタル回路
部とアナログ回路部とが一緒に形成された、いわゆるア
ナログ／デジタル混合型のものが多い。
、日経マグ田つヒル社刊行［日経エレクトロニクス １
９８２年３月２９日号Ｍ２８７Ｊ１２０〜１５１頁（論
文：民生用アナログＬＳＩの集積度を高める）に記載さ
れているように、同一の半導体回路基板にデジタル回路
部とアナログ回路部とが一緒に形成された、いわゆるア
ナログ／デジタル混合型のものが多い。
ところで、このアナログ／デジタル混在型半導体集積回
路装置では、アナログとデジタルの２種類の回路が一緒
に形成されているために、その構成に不規則な要因が多
く、このことが、この種の半導体集積回路装置の構成を
複雑にし、かつその設計を面倒かつ困難なものにしてい
た。特に、この稲のアナログ／デジタル混在型半導体集
積回路装置では、主電源（ＶＣＣニ一般には約５Ｖ）の
ほかに、各種の基準電源あるいはバイアス電源が使用さ
れる。このため、その複数種類の電源をそれぞれに必要
箇所〈供給するための電源配線は、非常に不規則な状態
を呈していた。この不規則性は半導体集積回路装置にお
けるレイアウトの最適化を困難にする。そして、このこ
とが半導体集積回路装置の実質的な集積度の向上を妨げ
る大きな阻害要因の一つとなる、という問題点が本発明
者らによって明らか・とされた。
路装置では、アナログとデジタルの２種類の回路が一緒
に形成されているために、その構成に不規則な要因が多
く、このことが、この種の半導体集積回路装置の構成を
複雑にし、かつその設計を面倒かつ困難なものにしてい
た。特に、この稲のアナログ／デジタル混在型半導体集
積回路装置では、主電源（ＶＣＣニ一般には約５Ｖ）の
ほかに、各種の基準電源あるいはバイアス電源が使用さ
れる。このため、その複数種類の電源をそれぞれに必要
箇所〈供給するための電源配線は、非常に不規則な状態
を呈していた。この不規則性は半導体集積回路装置にお
けるレイアウトの最適化を困難にする。そして、このこ
とが半導体集積回路装置の実質的な集積度の向上を妨げ
る大きな阻害要因の一つとなる、という問題点が本発明
者らによって明らか・とされた。
また、規則性を欠いた電源配線は、例えば直例に寄生す
るインピーダンスが大きくなったり、あるいはその電源
配線が一種のアンテナとなって無用な雑音を拾ったりす
るなど、予想外のトラブルの原因にもなりやすい、とい
う問題点があることも本発明者らによって明らかとされ
た。
るインピーダンスが大きくなったり、あるいはその電源
配線が一種のアンテナとなって無用な雑音を拾ったりす
るなど、予想外のトラブルの原因にもなりやすい、とい
う問題点があることも本発明者らによって明らかとされ
た。
この発明の目的は、アナログ／デジタル混在型の半導体
集積回路装置にあって、その電源配線の規則性を高める
ことによシ、レイアウトの最適化をはかれるようにし、
これＫより１、集積度の向上、設計の高能率化、高信頼
化、低コスト化などを可能にする技術を提供することに
ある。
集積回路装置にあって、その電源配線の規則性を高める
ことによシ、レイアウトの最適化をはかれるようにし、
これＫより１、集積度の向上、設計の高能率化、高信頼
化、低コスト化などを可能にする技術を提供することに
ある。
この発明の前記ならびＫそのほかの目的と新規な特徴く
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおシである。
に説明すれば、下記のとおシである。
すなわち、デジタル部の回シにアナログ部を配置すると
ともに、デジタル部とアナログ部の間に沿って電源幹線
を配置することによシ、電源関係の配線の規則性を高め
、これＫよシレイアウトの最適化をはかれるようにして
、集積度の向上、設計の高能率化、高信頼化、低コスト
化などを行えるようにする、という目的を達成するもの
である。
ともに、デジタル部とアナログ部の間に沿って電源幹線
を配置することによシ、電源関係の配線の規則性を高め
、これＫよシレイアウトの最適化をはかれるようにして
、集積度の向上、設計の高能率化、高信頼化、低コスト
化などを行えるようにする、という目的を達成するもの
である。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明が適用された半導体集積回路装置の一
実施例を示す。
実施例を示す。
同図に示す半導体集積回路装置は、同一の半導体基板１
にデジタル回路部３とアナログ回路部４とが一緒に形成
されたアナログ／デジタル混在型の半導体集積回路装置
であって、上記半導体基板１の中央部にデジタル回路部
３が、その周辺部にアナログ回路部４がそれぞれ配置さ
れている。さらに、アナログ部４の外側には多数の端子
バッド２が配置されている。
にデジタル回路部３とアナログ回路部４とが一緒に形成
されたアナログ／デジタル混在型の半導体集積回路装置
であって、上記半導体基板１の中央部にデジタル回路部
３が、その周辺部にアナログ回路部４がそれぞれ配置さ
れている。さらに、アナログ部４の外側には多数の端子
バッド２が配置されている。
これとともに、デジタル回路部３とアナログ回路部４と
の間の環状部分く沿って、複数の電源幹線Ｌ１．Ｌ２．
Ｌ３が同心環状に配設されている。
の間の環状部分く沿って、複数の電源幹線Ｌ１．Ｌ２．
Ｌ３が同心環状に配設されている。
そして、この電源幹線Ｌｌ、Ｌ２．Ｌ３を通して、デジ
タル部３とアナログ部４にそれぞれ電源が分配されるよ
うＫなりている。
タル部３とアナログ部４にそれぞれ電源が分配されるよ
うＫなりている。
ここで、上記電源幹線Ｌｌ、Ｌ２．Ｌ３には、約＋５Ｖ
の主電源Ｖｃｃ、 この主電源ＶＣＣに対して１／２
の電圧をもつ副電源ＶＣＣ／２、および基準バイアス電
源ＶＢが接続される。主電源ＶＣＣおよび副電源ＶＣＣ
／２はそれぞれ端子パッド２．２を介して外部から与え
られる。基準バイアス電源ＶＢは、アナログ部４に形成
された基準バイアス電源発生回路４１から与えられる。
の主電源Ｖｃｃ、 この主電源ＶＣＣに対して１／２
の電圧をもつ副電源ＶＣＣ／２、および基準バイアス電
源ＶＢが接続される。主電源ＶＣＣおよび副電源ＶＣＣ
／２はそれぞれ端子パッド２．２を介して外部から与え
られる。基準バイアス電源ＶＢは、アナログ部４に形成
された基準バイアス電源発生回路４１から与えられる。
さらに、上記複数の電源幹線Ｌｌ 、 Ｌ２ 、 Ｌ３
ｔｉ、主電源Ｖｃｃが接続される電源幹線Ｌｌ、 副
電源ＶＣＣ／２が接続される電源幹線Ｌ２、基準バイア
ス電源ＶＢが接続される電源幹線Ｌ３の順で、内側から
外側に配置されている。つまり、通過電流が多くて最も
低インピーダンスであることを要求される電源幹線Ｌ１
が最内側に配置され、以下通過電流の多い順に内側に配
置されている。これＫより、低インピーダンスを要求さ
れるものほど、その配線距離を短くして直列の寄生イン
ピーダンスが少なくなるようにしている。
ｔｉ、主電源Ｖｃｃが接続される電源幹線Ｌｌ、 副
電源ＶＣＣ／２が接続される電源幹線Ｌ２、基準バイア
ス電源ＶＢが接続される電源幹線Ｌ３の順で、内側から
外側に配置されている。つまり、通過電流が多くて最も
低インピーダンスであることを要求される電源幹線Ｌ１
が最内側に配置され、以下通過電流の多い順に内側に配
置されている。これＫより、低インピーダンスを要求さ
れるものほど、その配線距離を短くして直列の寄生イン
ピーダンスが少なくなるようにしている。
第２図は上記電源幹線Ｌｌ、Ｌ２．Ｌ３の部分を取り出
して示す。
して示す。
同図に示すように、上記複数の電源幹線Ｌ１゜Ｌ２ 、
Ｌ３はそれぞれ多層配線の２層目に形成される。そして
、それぞれにスルーホールＴＨを介してデジタル部３あ
るいはアナログ部４の電源必要箇所への分岐配線（第３
図参照）が形成されるようになっている。また、外側か
ら２列目の電源幹線Ｌ２は、スルーホールＴＨと１層目
の配線Ｌ２１によって、最外側の電源幹線Ｌ３をくぐっ
て端子パッド２（で接続されている。
Ｌ３はそれぞれ多層配線の２層目に形成される。そして
、それぞれにスルーホールＴＨを介してデジタル部３あ
るいはアナログ部４の電源必要箇所への分岐配線（第３
図参照）が形成されるようになっている。また、外側か
ら２列目の電源幹線Ｌ２は、スルーホールＴＨと１層目
の配線Ｌ２１によって、最外側の電源幹線Ｌ３をくぐっ
て端子パッド２（で接続されている。
第３図は上記電源幹線の一つ（Ｌｌ）を取り出して示す
。
。
例えば同図に示す電源幹線Ｌ１には、ところどころにス
ルーホールＴＨが設けられ、このスルーホールＴＨを介
して１層目の配線Ｌ１２．Ｌｌ３が接続されている。そ
して、この１層目の配線Ｌｌ ２ 、 Ｌｌ ３によっ
て、デジタル部３およびアナログ部４への分岐配線が、
スノーホールＴＨごとにそれぞれに構成されている。こ
れにより、その電源幹線Ｌ１から、デジタル部３および
アナログ部４のそれぞれの電源必要箇所如対して、電源
の供給を整然と行わせることができるようになっている
。他の電源幹線Ｌ２ 、Ｌ３についても同様である。
ルーホールＴＨが設けられ、このスルーホールＴＨを介
して１層目の配線Ｌ１２．Ｌｌ３が接続されている。そ
して、この１層目の配線Ｌｌ ２ 、 Ｌｌ ３によっ
て、デジタル部３およびアナログ部４への分岐配線が、
スノーホールＴＨごとにそれぞれに構成されている。こ
れにより、その電源幹線Ｌ１から、デジタル部３および
アナログ部４のそれぞれの電源必要箇所如対して、電源
の供給を整然と行わせることができるようになっている
。他の電源幹線Ｌ２ 、Ｌ３についても同様である。
以上のように、電源幹線Ｌｌ、Ｌ２．Ｌ３をデジタル部
３とアナログ部４の間に沿って同心環状忙装置すること
により、電源関係の配線がレイアウト的に規則化され、
これによって電源配線の整然化および設計の高能率化が
達成されるようになる。
３とアナログ部４の間に沿って同心環状忙装置すること
により、電源関係の配線がレイアウト的に規則化され、
これによって電源配線の整然化および設計の高能率化が
達成されるようになる。
また、その電源幹線Ｌｌ、Ｌ２．Ｌ３は、デジタル部３
とアナログ部４の間に沿って環状に配置されているから
、いずれの側にも最短距離で電源を供給することができ
る。これにより、直列に寄生するインピーダンスによる
トラブルを未然に予防するための対策がとりやすくなっ
て、信頼性の向上がはかれるようになる。
とアナログ部４の間に沿って環状に配置されているから
、いずれの側にも最短距離で電源を供給することができ
る。これにより、直列に寄生するインピーダンスによる
トラブルを未然に予防するための対策がとりやすくなっ
て、信頼性の向上がはかれるようになる。
さらに、それらの電源幹線Ｌｌ、Ｌ２．Ｌ３が配置され
る環状の領域の下地部分は、デジタル部３とアナログ部
４との間の動作干渉を防ぐための緩衝帯として有効に利
用することができる。これらにより、実質的な集積度が
高められて、低コスト化が可能になる。
る環状の領域の下地部分は、デジタル部３とアナログ部
４との間の動作干渉を防ぐための緩衝帯として有効に利
用することができる。これらにより、実質的な集積度が
高められて、低コスト化が可能になる。
（１）デジタル部の回シにアナログ部を配置するととも
に、デジタル部とアナログ部の間に沿って電源幹線を配
置することにより、電源関係の配線の規則性を高め、こ
れによりレイアウトの最適化をはかることができるよう
になって、集積度の向上、設計の高能率化、高信頼化、
低コスト化などが可能になる、という効果が得られる。
に、デジタル部とアナログ部の間に沿って電源幹線を配
置することにより、電源関係の配線の規則性を高め、こ
れによりレイアウトの最適化をはかることができるよう
になって、集積度の向上、設計の高能率化、高信頼化、
低コスト化などが可能になる、という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明し７たが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記複数の
電源幹線Ｌｌ、Ｌ２゜Ｌ３は、互いに異なる配線層に上
下に重なり合って配置ちれる構成であってもよい。
体的に説明し７たが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記複数の
電源幹線Ｌｌ、Ｌ２゜Ｌ３は、互いに異なる配線層に上
下に重なり合って配置ちれる構成であってもよい。
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるバイポーラ型のアナログ／デジタル混
在型半導体集積回路装置に適用した場合について説明し
たが、それに限定されるものではなく、例えばＭＯＳ型
のアナログ／デジタル混在型半導体集積回路装置あるい
はバイポー２７ＭＯ８混在型の半導体集積回路装置をど
にも適用できる。
た利用分野であるバイポーラ型のアナログ／デジタル混
在型半導体集積回路装置に適用した場合について説明し
たが、それに限定されるものではなく、例えばＭＯＳ型
のアナログ／デジタル混在型半導体集積回路装置あるい
はバイポー２７ＭＯ８混在型の半導体集積回路装置をど
にも適用できる。
第１図はこの発明が適用された半導体集積回路装置のレ
イアウト構成の一実施例を示す図、第２図は電源幹線部
分を取り出して示す図、第３図は電源幹線の一つを取り
出して示す図である。 １・・・半導体基板、２・・・端子パッド、３・・・デ
ジタル部、４・・・アナログ部、１．Ｌ２．Ｌ３・・・
ｆｆ源幹線、ＴＨ・・・スルーホール。 代理人 弁理士 小 川 勝 男 ゛第 １
図 ＋７ｃｃ／ｚ
イアウト構成の一実施例を示す図、第２図は電源幹線部
分を取り出して示す図、第３図は電源幹線の一つを取り
出して示す図である。 １・・・半導体基板、２・・・端子パッド、３・・・デ
ジタル部、４・・・アナログ部、１．Ｌ２．Ｌ３・・・
ｆｆ源幹線、ＴＨ・・・スルーホール。 代理人 弁理士 小 川 勝 男 ゛第 １
図 ＋７ｃｃ／ｚ
Claims (1)
- 【特許請求の範囲】 １、同一の半導体基板にデジタル回路部とアナログ回路
部とが一緒に形成された半導体集積回路装置であって、
上記半導体基板の中央部にデジタル回路部が、その周辺
部にアナログ回路部がそれぞれ配置されるとともに、デ
ジタル回路部とアナログ回路部との間に沿って電源幹線
が環状に配設され、この電源幹線を通してデジタル部と
アナログ部にそれぞれ電源が分配されるようにしたこと
を特徴とする半導体集積回路装置。 ２、デジタル部とアナログ部との間に沿って複数の電源
幹線が同心環状に配設され、各電源幹線はそれぞれ、多
層配線によってデジタル部およびアナログ部に分岐され
ていることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ３、デジタル部とアナログ部との間に沿って複数の電源
幹線が同心環状に配設されるとともに、低インピーダン
スを要求される電源配線を内側に配置したことを特徴と
する特許請求の範囲第１項または第２項記載の半導体集
積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191943A JPH0638467B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体集積回路装置 |
| KR1019860007067A KR940007465B1 (ko) | 1985-09-02 | 1986-08-26 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191943A JPH0638467B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6252955A true JPS6252955A (ja) | 1987-03-07 |
| JPH0638467B2 JPH0638467B2 (ja) | 1994-05-18 |
Family
ID=16283036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191943A Expired - Lifetime JPH0638467B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0638467B2 (ja) |
| KR (1) | KR940007465B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926066A (en) * | 1988-09-12 | 1990-05-15 | Motorola Inc. | Clock distribution circuit having minimal skew |
| JPH02137360A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | 半導体装置 |
| US6219909B1 (en) | 1990-11-28 | 2001-04-24 | Hitachi, Ltd. | Method of mounting disk drive apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137666A (en) * | 1980-03-31 | 1981-10-27 | Hitachi Ltd | Integrated circuit for combustion control |
-
1985
- 1985-09-02 JP JP60191943A patent/JPH0638467B2/ja not_active Expired - Lifetime
-
1986
- 1986-08-26 KR KR1019860007067A patent/KR940007465B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137666A (en) * | 1980-03-31 | 1981-10-27 | Hitachi Ltd | Integrated circuit for combustion control |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926066A (en) * | 1988-09-12 | 1990-05-15 | Motorola Inc. | Clock distribution circuit having minimal skew |
| JPH02137360A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | 半導体装置 |
| US6219909B1 (en) | 1990-11-28 | 2001-04-24 | Hitachi, Ltd. | Method of mounting disk drive apparatus |
| US6856482B2 (en) | 1990-11-28 | 2005-02-15 | Hitachi, Ltd. | Disk drive apparatus and method of mounting same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR870003570A (ko) | 1987-04-18 |
| JPH0638467B2 (ja) | 1994-05-18 |
| KR940007465B1 (ko) | 1994-08-18 |
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