CN108923778A - 一种逻辑电平转换电路及集成电路 - Google Patents

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Abstract

本发明实施例提供了一种逻辑电平转换电路及集成电路，应用于级联芯片，所述级联芯片包括串联的N级芯片，所述N为大于1的整数，所述逻辑电平转换电路连接于所述级联芯片中的第M‑1级芯片与所述级联芯片中的第M级芯片之间，所述M为大于1，且小于或者等于N的整数；所述逻辑电平转换电路用于在所述第M‑1级芯片向所述第M级芯片传输电平信号时，将所述电平信号的电压转换为目标电压，并将电压为所述目标电压的电平信号发送至所述第M级芯片；所述目标电压与所述第M级芯片的工作电压相匹配。应用本发明实施例，不会出现由于负压导致的IO端口损坏，以及由于低于正常工作电压导致增加误码率，从而通信失败等问题。

Description

一种逻辑电平转换电路及集成电路
技术领域
本发明涉及电子电路技术领域，特别是涉及一种逻辑电平转换电路和集成电路。
背景技术
随着电子技术的发展，各式各样的电子设备越来越多，以满足人们的不同需求，比如需要使用很多芯片进行特定数据处理的电子设备。
目前，针对具有较多芯片的电子设备，比如专用计算设备，芯片为级联应用，所谓级联应用，就是将多个功能相同或者相近的电路结构采用规律性的连接方式进行连接，具体地，芯片进行级联指的是上级芯片的电源负极接到下级芯片的电源正极，当前，有的方案将两个芯片直接相连，有的方案在两个芯片之间加电阻进行串联，无论是直接串联的方式还是加电阻串联的方式，芯片之间的逻辑通信端口会在芯片端口上产生过压、负压、逻辑电平临界等问题，最后导致通信失败、端口损坏。
参照图1，所示为一种集成电路的结构框图，集成电路中芯片的逻辑电平电压是VIO，芯片是级联应用，内核电压是Vcore，所以相邻芯片的GND电位都有个固定压差Vcore，目前的集成电路中通常将相邻芯片的IO(Input/Output，输入/输出)端口直接相连，这样会造成相邻芯片逻辑信号传输时发生问题，具体是：
当下级芯片U1向上级芯片U2传输的电平信号是高电平时，上级芯片U2接收到的电平信号的高电平电压是VIO-Vcore，当VIO-Vcore的高电平电压低于正常的高电平VIO电压，会大大增加误码率，从而导致通信失败。
假设Vcore＝0.4V，VIO＝1.8V，不同级芯片之间的相同逻辑电平存在的电压差为0.4V，即当下级芯片U1向上级芯片U2传输的电平信号的低电平为0V，上级芯片U2接收到的电平信号的低电平电压为-0.4V，会导致IO端口损坏；当下级芯片U1向上级芯片U2传输的电平信号的高电平为1.8V时，上级芯片U2接收到的电平信号的高电平为1.4V，低于1.8V，会大大增加误码率，从而导致通信失败。
发明内容
鉴于上述问题，提出了本发明实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种逻辑电平转换电路和相应的一种集成电路。
为了解决上述问题，本发明实施例公开了一种逻辑电平转换电路，应用于级联芯片，所述级联芯片包括串联的N级芯片，所述N为大于1的整数，所述逻辑电平转换电路连接于所述级联芯片中的第M-1级芯片与所述级联芯片中的第M级芯片之间，所述M为大于1，且小于或者等于N的整数；
所述逻辑电平转换电路用于在所述第M-1级芯片向所述第M级芯片传输电平信号时，将所述电平信号的电压转换为目标电压，并将电压为所述目标电压的电平信号发送至所述第M级芯片；所述目标电压与所述第M级芯片的工作电压相匹配。
本发明实施例还公开了一种集成电路，包括：
N-1个如申请中所描述的任意一种逻辑电平转换电路，所述N为大于1的整数；以及
级联芯片，所述级联芯片包括串联的N级芯片；
所述级联芯片中的每两个相邻的芯片与所述N-1个逻辑电平转换电路中的一个逻辑电平转换电路相对应，针对任意两个相邻的芯片，所述任意两个相邻的芯片中的下级芯片的电平信号通过对应的逻辑电平转换电路发送至所述任意两个相邻的芯片中的上级芯片。
本发明实施例包括以下优点：
本发明实施例的逻辑电平转换电路应用于级联芯片，连接于级联芯片的芯片之间，其中，当下级芯片向上级芯片传输电平信号时，逻辑电平转换电路将电平信号的电压转换为与上级芯片的工作电压相匹配的目标电压，这样，上级芯片接收到的电平信号的电压为低电压时，不会出现由于负压导致的IO端口损坏，或者，上级芯片接收到的电平信号的电压为高电压时，不会出现由于低于正常工作电压导致增加误码率，从而通信失败等问题。
附图说明
图1是现有技术中的一种集成电路的结构框图；
图2是本发明的一种逻辑电平转换电路实施例的结构框图；
图3是本发明的另一种逻辑电平转换电路实施例的结构框图；
图4是本发明的一种集成电路实施例的结构框图；
图5是本发明的另一种集成电路实施例的结构框图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明实施例提出了一种逻辑电平转换电路，使得下级芯片传输的电平信号的电压能够与上级芯片的工作电压相匹配，级联芯片正常工作。
参照图2，示出了本发明的一种逻辑电平转换电路实施例的结构框图，本发明实施例的逻辑电平转换电路应用于级联芯片，级联芯片可以包括串联的N级芯片，其中，N为大于1的整数。
在本发明实施例中，逻辑电平转换电路连接于级联芯片中的第M-1级芯片与级联芯片中的第M级芯片之间，M为大于1，且小于或者等于N的整数。所述逻辑电平转换电路用于在所述第M-1级芯片向所述第M级芯片传输电平信号时，将所述电平信号的电压转换为目标电压，并将电压为所述目标电压的电平信号发送至所述第M级芯片；所述目标电压与所述第M级芯片的工作电压相匹配。
其中，第M-1级芯片可以称为下级芯片，第M级芯片则可以称为上级芯片，逻辑电平转换电路连接于级联芯片中的下级芯片和上级芯片之间。
现有技术中，控制电路向第M级芯片发送电平信号，是通过第M级芯片之前的芯片传输的，如控制电路通过第1级芯片、第2级芯片、…….、第M-1级芯片向第M级芯片发送信号，第M级芯片向控制电路发送电平信号，是通过第M-1级芯片、第M-2级芯片、…….、第2级芯片和第1级芯片返回至控制电路，因此需要在两个方向都设置逻辑电平转换电路，为了避免这种情况，本发明实施例的级联芯片中的第M级芯片不向第M-1级芯片发送信号，其中，M为大于1，且小于或者等于N的整数。也即是说，本发明实施例的上级芯片不能向下级芯片传输电平信号，这样，只需要在一个方向设置逻辑电平转换电路即可。
参照图2所示，芯片UM-1为下级芯片，芯片UM为上级芯片。
逻辑电平转换电路SM-1在芯片UM-1向芯片UM传输电平信号时，将电平信号的电压转换为目标电压，然后再将电压为目标电压的电平信号发送至芯片UM。需要注意的是，目标电压与芯片UM的工作电压相匹配。
相邻芯片的GND电位都存在固定压差Vcore，即内核电压，因此，当下级芯片向上级芯片传输电平信号时，如果直接将下级芯片的电平信号传输至上级芯片，会由于电平信号的电压与上级芯片的工作电压不匹配，而导致出现诸如IO端口损坏，增加误码率等问题。
针对这种情况，本发明实施例的下级芯片向上级芯片传输电平信号时，比如图2中的芯片UM-1向芯片UM传输电平信号时，通过逻辑电平转换电路SM-1将芯片UM-1的电平信号的电压转换为目标电压，由于目标电压与芯片UM的工作电压相匹配，故而芯片UM可以正常工作。
具体地，本发明实施例的逻辑电平转换电路可以包括电压选择电路与电平转换电路。其中，电压选择电路包括传输门和/或模拟开关电路等能够实现电平转换的器件，当然电压选择电路并不限于上述几种方案。
本发明实施例中，具体地，电压选择电路与所述第M-1级芯片共地；
所述电压选择电路包括选择信号输入端口、第一电压输入端口、第二电压输入端口、电压输出端口，其中：
所述电压选择电路的选择信号输入端口与所述第M-1级芯片的数据输出端口连接，所述电压选择电路的第一电压输入端口与所述第M-1级芯片的第一逻辑电平输出端口连接，所述电压选择电路的第二电压输入端口与所述第M级芯片的接地端连接，所述电压选择电路的电压输出端口与所述电平转换电路的逻辑电平输入端口连接。
例如，参照图3，电压选择电路X1包括选择信号输入端口SEL、第一电压输入端口IO1、第二电压输入端口IO2、电压输出端口IO3，其中：
电压选择电路X1的选择信号输入端口SEL与芯片UM-1的数据输出端口IO4连接，电压选择电路X1的第一电压输入端口IO1与芯片UM-1的第一逻辑电平输出端口VIO连接，电压选择电路X1的第二电压输入端口IO2与芯片UM的接地端GND连接，电压选择电路X1的电压输出端口IO3与电平转换电路X2的逻辑电平输入端口IO5连接。
在本发明实施例中，电压选择电路将根据第M-1级芯片发送的电平信号的状态选择相应的电压发送至电平转换电路，具体地为：当所述第M-1级芯片向所述第M级芯片发送的电平信号的电压为高电平时，所述电压选择电路选通所述第一电压输入端口，使得所述电压选择电路向所述电平转换电路发送的电平信号的电压为第M-1级芯片的逻辑电平电压；
当所述第M-1级芯片向所述第M级芯片发送的电平信号的电压为低电平时，所述电压选择电路选通所述第二电压输入端口，使得所述电压选择电路向所述电平转换电路发送的电平信号的电压为第M-1级芯片的内核电压。
参照图3，当芯片UM-1向芯片UM发送的电平信号的电压为高电平时，电压选择电路X1选通第一电压输入端口IO1，使得电压选择电路X1向电平转换电路X2发送的电平信号的电压为芯片UM-1的逻辑电平电压VIO。
当芯片UM-1向芯片UM发送的电平信号的电压为低电平时，电压选择电路X1选通第二电压输入端口IO2，使得电压选择电路X1向电平转换电路X2发送的电平信号的电压为芯片UM-1的内核电压Vcore。
在一种实施方式中，假设内核电压Vcore＝0.4V，逻辑电平电压VIO＝1.8V，当芯片UM-1发送的电平信号的电压为低电平时，电压选择电路X1选通芯片UM-1的内核电压Vcore＝0.4V，当芯片UM-1发送的电平信号的电压为高电平时，电压选择电路X1选通芯片UM-1的逻辑电平电压VIO＝1.8V。
本发明实施例中，具体地，所述电平转换电路与所述第M级芯片共地；所述电平转换电路包括逻辑电平输入端口、第二逻辑电平输出端口，其中：
所述电平转换电路的逻辑电平输入端口与所述电压选择电路的电压输出端口连接，所述电平转换电路的第二逻辑电平输出端口与所述第M级芯片的数据输入端口连接。
参照图4，电平转换电路X2包括逻辑电平输入端口IO5、第二逻辑电平输出端口IO6，其中：电平转换电路X2的逻辑电平输入端口IO5与电压选择电路X1的电压输出端口IO3连接，电平转换电路X2的第二逻辑电平输出端口IO6与芯片UM的数据输入端口IO7连接。
在本发明实施例中，电平转换电路X2将根据电压选择电路X1发送的电平信号的电压进行电平转换得到与芯片UM的工作电压相匹配的目标电压，具体为：
当电压选择电路X1向电平转换电路X2发送的电平信号的电压为逻辑电平电压时，电平转换电路X2用于将逻辑电平电压进行电平转换得到与芯片UM的工作电压相匹配的高电压。
当电压选择电路X1向电平转换电路X2发送的电平信号的电压为芯片UM-1的内核电压时，电平转换电路X2用于将芯片UM-1的内核电压进行电平转换得到与UM的工作电压相匹配的低电压。
在一种实施方式中，对于电平转换电路X2，当其接收到电压选择电路X1传输的逻辑电平电压VIO＝1.8V时，将逻辑电平电压VIO＝1.8V转换为与芯片UM的工作电压相匹配的为1.8V的高电压，其中，该1.8V为相对于上级芯片接地端口的电压。当其接收到电压选择电路X1传输的内核电压Vcore＝0.4V时，将内核电压Vcore＝0.4V转换为与芯片UM的工作电压相匹配的0V的低电压，其中，该0V为相对于上级芯片接地端口的电压。
需要说明的是，上述逻辑电平电压VIO、内核电压Vcore和工作电压的具体值仅仅是作为示例，在具体实施本发明实施例时，应当以芯片的实际工作电压为准，此处不应当认为是对于本发明实施例的限制。
最后，当电平转换电路X2完成电平转换后，电平转换电路X2通过第二逻辑电平输出端口IO6将转换后的电压为高电压或者低电压的电平信号发送至芯片UM。
在本发明实施例中，电平转换电路X2将根据电压选择电路X1发送的电平信号进行电平转换，得到目标电压，由于目标电压与芯片UM的工作电压相匹配，因此不会出现诸如电平信号为低电平时出现负压，或者，在电平信号为高电平时出现逻辑电平临界这些问题，芯片UM可以正常工作。
本发明实施例的逻辑电平转换电路应用于级联芯片，连接于级联芯片的芯片之间，其中，当下级芯片向上级芯片传输电平信号时，逻辑电平转换电路将电平信号的电压转换为与上级芯片的工作电压相匹配的目标电压，这样，上级芯片接收到的电平信号的电压为低电压时，不会出现由于负压导致的IO端口损坏，或者，上级芯片接收到的电平信号的电压为高电压时，不会出现由于低于正常工作电压导致增加误码率，从而通信失败等问题。
参照图5，示出了本发明的一种集成电路实施例的结构框图，集成电路包括上述实施例中的N-1个逻辑电平转换电路，其中N为大于1的整数。
级联芯片，级联芯片包括串联的N级芯片。
级联芯片中的每两个相邻的芯片与N-1个逻辑电平转换电路中的一个逻辑电平转换电路相对应，针对任意两个相邻的芯片，任意两个相邻的芯片中的下级芯片的电平信号通过对应的逻辑电平转换电路发送至任意两个相邻的芯片中的上级芯片。
对于集成电路实施例中关于逻辑电平转换电路部分，由于其与前述逻辑电平转换电路实施例基本相似，所以描述的比较简单，相关之处参见逻辑电平转换电路实施例的部分说明即可，此处就不再赘述了。
在本发明实施例中，集成电路还可以包括控制电路，具体可以参照图5，C为控制电路，在实际中控制电路可设置于电子设备的控制电路上。
控制电路C与级联芯片中的第一级芯片连接。
在本发明实施例中信号为单向传输，即级联芯片中的第M级芯片不向第M-1级芯片发送信号，其中，M为大于1，且小于或者等于N的整数。
传统芯片之间信号传输为双向传输，如果针对双向传输的过程需要设置针对两个传输方向的逻辑电平转换电路，例如需要设置针对下级芯片向上级芯片传输信号的第一种逻辑电平转换电路，及针对上级芯片向下级芯片传输信号的第二种逻辑电平转换电路，复杂度较高。本发明实施例为了提高数据传输效率，设置芯片之间信号传输为单向传输，那么就只需要在芯片之间设置一种逻辑电平转换电路即可，简化了电路结构。
其中，所述控制电路与所述级联芯片中的第N级芯片连接。所述控制电路用于通过所述第一级芯片向所述级联芯片发送信号；
所述控制电路还用于，通过所述第N级芯片接收所述级联芯片反馈的信号。
具体来说，本发明实施例的单向传输只能从下级芯片向上级芯片传输电平信号，故而控制电路C将通过第一级芯片向级联芯片发送信号，此外，级联芯片通过第N级芯片向控制电路C反馈信号。
其中，N级芯片向控制电路反馈的信号为第N级芯片的信号和/或其他芯片发送至第N级芯片的信号，其他芯片为级联芯片中除第N级芯片之外的芯片，这样形成控制电路-级联芯片-控制电路的单向传输环。
由于本发明实施例不同级的芯片之间供电级别不同，当最后一级芯片向控制电路反馈信号时，如果直接反馈信号会由于电压过大导致损坏控制电路。针对这种情况，本发明实施例在集成电路中设置了隔离电路，通过隔离电路可以进行电平转换，使得最后一级芯片反馈的信号的电压符合控制电路的电平要求。
也就是说，所述集成电路还包括隔离电路，所述控制电路通过所述隔离电路与所述级联芯片中的第N级芯片连接，其中：
所述隔离电路用于接收所述第N级芯片向所述控制电路反馈的信号；
所述隔离电路还用于，将接收到的信号的逻辑电平转换为目标逻辑电平，并将逻辑电平转换为所述目标逻辑电平的信号发送至所述控制电路，所述目标逻辑电平满足所述控制电路的工作逻辑电平。
参照图5，隔离电路I设置于第N级芯片以及控制电路C之间，在本发明实施例中，隔离电路I可以接收第N级芯片，即最后一级芯片向控制电路C反馈的信号，并且，隔离电路I可以将接收到的信号的逻辑电平转换为目标逻辑电平，并将逻辑电平为目标逻辑电平的信号发送至控制电路C，目标逻辑电平满足控制电路C的工作逻辑电平。
具体地，隔离电路I包括第一电压输入端口IO8、第一电压输出端口IO9、第一接地端口GND1和第二接地端口GND2，其中：隔离电路I的第一电压输入端口IO8与芯片UN的数据输出端口IO10连接，隔离电路I的第一接地端口GND1与芯片UN的接地端口GND连接，隔离电路I的第一电压输出端口IO9与控制电路C连接，隔离电路I的第二接地端口GND2与控制电路C的接地端口连接。
本发明实施例集成电路中的控制电路通过隔离电路与级联芯片中的最后一级芯片连接，隔离电路将接收到的信号逻辑电平转换为目标逻辑电平后发送至控制电路，由于目标逻辑电平满足控制电路的工作逻辑电平，因此即使最后一级芯片发送的信号的逻辑电平与控制电路不同，也可以通过隔离电路转换为满足控制电路的工作逻辑电平，控制电路可以正常工作。
本发明实施例还公开了A1、一种逻辑电平转换电路，应用于级联芯片，所述级联芯片包括串联的N级芯片，所述N为大于1的整数，其特征在于，所述逻辑电平转换电路连接于所述级联芯片中的第M-1级芯片与所述级联芯片中的第M级芯片之间，所述M为大于1，且小于或者等于N的整数；
所述逻辑电平转换电路用于在所述第M-1级芯片向所述第M级芯片传输电平信号时，将所述电平信号的电压转换为目标电压，并将电压为所述目标电压的电平信号发送至所述第M级芯片；所述目标电压与所述第M级芯片的工作电压相匹配。
A2、根据权利要求A1所述的逻辑电平转换电路，其特征在于，所述逻辑电平转换电路包括电压选择电路与电平转换电路。
A3、根据权利要求A2所述的逻辑电平转换电路，其特征在于，所述电压选择电路与所述第M-1级芯片共地；
所述电压选择电路包括选择信号输入端口、第一电压输入端口、第二电压输入端口、电压输出端口，其中：
所述电压选择电路的选择信号输入端口与所述第M-1级芯片的数据输出端口连接，所述电压选择电路的第一电压输入端口与所述第M-1级芯片的第一逻辑电平输出端口连接，所述电压选择电路的第二电压输入端口与所述第M级芯片的接地端连接，所述电压选择电路的电压输出端口与所述电平转换电路的逻辑电平输入端口连接。
A4、根据权利要求A3所述的逻辑电平转换电路，其特征在于，当所述第M-1级芯片向所述第M级芯片发送的电平信号的电压为高电平时，所述电压选择电路选通所述第一电压输入端口，使得所述电压选择电路向所述电平转换电路发送的电平信号的电压为第M-1级芯片的逻辑电平电压；
当所述第M-1级芯片向所述第M级芯片发送的电平信号的电压为低电平时，所述电压选择电路选通所述第二电压输入端口，使得所述电压选择电路向所述电平转换电路发送的电平信号的电压为第M-1级芯片的内核电压。
A5、根据权利要求A2-A4任一项所述的逻辑电平转换电路，其特征在于，电压选择电路包括传输门和/或模拟开关电路。
A6、根据权利要求A3或A4所述的逻辑电平转换电路，其特征在于，所述电平转换电路与所述第M级芯片共地；
所述电平转换电路包括逻辑电平输入端口、第二逻辑电平输出端口，其中：
所述电平转换电路的逻辑电平输入端口与所述电压选择电路的电压输出端口连接，所述电平转换电路的第二逻辑电平输出端口与所述第M级芯片的数据输入端口连接。
A7、根据权利要求A6所述的逻辑电平转换电路，其特征在于，当所述电压选择电路向所述电平转换电路发送的电平信号的电压为逻辑电平电压时，所述电平转换电路用于将所述逻辑电平电压进行电平转换得到与所述第M级芯片的工作电压相匹配的高电压；
当所述电压选择电路向所述电平转换电路发送的电平信号的电压为第M-1级芯片的内核电压时，所述电平转换电路用于将所述第M-1级芯片的内核电压进行电平转换得到与所述第M级芯片的工作电压相匹配的低电压。
A8、根据权利要求A7所述的逻辑电平转换电路，其特征在于，所述电平转换电路还用于，通过所述第二逻辑电平输出端口将转换后的电压为高电压或者低电压的电平信号发送至所述第M级芯片。
本发明实施例还公开了B9、一种集成电路，其特征在于，包括：
N-1个如权利要求B1-B8任一项所述的逻辑电平转换电路，所述N为大于1的整数；以及
级联芯片，所述级联芯片包括串联的N级芯片；
所述级联芯片中的每两个相邻的芯片与所述N-1个逻辑电平转换电路中的一个逻辑电平转换电路相对应，针对任意两个相邻的芯片，所述任意两个相邻的芯片中的下级芯片的电平信号通过对应的逻辑电平转换电路发送至所述任意两个相邻的芯片中的上级芯片。
B10、根据权利要求B9所述的集成电路，其特征在于，所述集成电路还包括控制电路，所述控制电路与所述级联芯片中的第一级芯片连接。
B11、根据权利要求B10所述的集成电路，其特征在于，所述控制电路与所述级联芯片中的第N级芯片连接。
B12、根据权利要求B11所述的集成电路，其特征在于，所述控制电路用于通过所述第一级芯片向所述级联芯片发送信号；
所述控制电路还用于，通过所述第N级芯片接收所述级联芯片反馈的信号。
B13、根据权利要求B11所述的集成电路，其特征在于，所述集成电路还包括隔离电路，所述控制电路通过所述隔离电路与所述级联芯片中的第N级芯片连接，其中：
所述隔离电路用于接收所述第N级芯片向所述控制电路反馈的信号；
所述隔离电路还用于，将接收到的信号的逻辑电平转换为目标逻辑电平，并将逻辑电平为所述目标逻辑电平的信号发送至所述控制电路，所述目标逻辑电平满足所述控制电路的工作逻辑电平。
B14、根据权利要求B12所述的集成电路，其特征在于，所述第N级芯片向所述控制电路反馈的信号为所述第N级芯片的信号和/或其他芯片发送至所述第N级芯片的信号，所述其他芯片为所述级联芯片中除所述第N级芯片之外的芯片。
B15、根据权利要求B13或B14所述的集成电路，其特征在于，所述级联芯片中的第M级芯片不向第M-1级芯片发送信号，所述M为大于1，且小于或者等于N的整数。
B16、根据权利要求B13所述的集成电路，其特征在于，所述隔离电路包括第一电压输入端口、第一电压输出端口、第一接地端口和第二接地端口，其中：
所述隔离电路的第一电压输入端口与所述第N级芯片的数据输出端口连接，所述隔离电路的第一接地端口与所述第N级芯片的接地端口连接，所述隔离电路的第一电压输出端口与所述控制电路连接，所述隔离电路的第二接地端口与所述控制电路的接地端口连接。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种逻辑电平转换电路，应用于级联芯片，所述级联芯片包括串联的N级芯片，所述N为大于1的整数，其特征在于，所述逻辑电平转换电路连接于所述级联芯片中的第M-1级芯片与所述级联芯片中的第M级芯片之间，所述M为大于1，且小于或者等于N的整数；
所述逻辑电平转换电路用于在所述第M-1级芯片向所述第M级芯片传输电平信号时，将所述电平信号的电压转换为目标电压，并将电压为所述目标电压的电平信号发送至所述第M级芯片；所述目标电压与所述第M级芯片的工作电压相匹配。
2.根据权利要求1所述的逻辑电平转换电路，其特征在于，所述逻辑电平转换电路包括电压选择电路与电平转换电路。
3.根据权利要求2所述的逻辑电平转换电路，其特征在于，所述电压选择电路与所述第M-1级芯片共地；
所述电压选择电路包括选择信号输入端口、第一电压输入端口、第二电压输入端口、电压输出端口，其中：
所述电压选择电路的选择信号输入端口与所述第M-1级芯片的数据输出端口连接，所述电压选择电路的第一电压输入端口与所述第M-1级芯片的第一逻辑电平输出端口连接，所述电压选择电路的第二电压输入端口与所述第M级芯片的接地端连接，所述电压选择电路的电压输出端口与所述电平转换电路的逻辑电平输入端口连接。
4.根据权利要求3所述的逻辑电平转换电路，其特征在于，当所述第M-1级芯片向所述第M级芯片发送的电平信号的电压为高电平时，所述电压选择电路选通所述第一电压输入端口，使得所述电压选择电路向所述电平转换电路发送的电平信号的电压为第M-1级芯片的逻辑电平电压；
当所述第M-1级芯片向所述第M级芯片发送的电平信号的电压为低电平时，所述电压选择电路选通所述第二电压输入端口，使得所述电压选择电路向所述电平转换电路发送的电平信号的电压为第M-1级芯片的内核电压。
5.根据权利要求2-4任一项所述的逻辑电平转换电路，其特征在于，电压选择电路包括传输门和/或模拟开关电路。
6.根据权利要求3或4所述的逻辑电平转换电路，其特征在于，所述电平转换电路与所述第M级芯片共地；
所述电平转换电路包括逻辑电平输入端口、第二逻辑电平输出端口，其中：
所述电平转换电路的逻辑电平输入端口与所述电压选择电路的电压输出端口连接，所述电平转换电路的第二逻辑电平输出端口与所述第M级芯片的数据输入端口连接。
7.根据权利要求6所述的逻辑电平转换电路，其特征在于，当所述电压选择电路向所述电平转换电路发送的电平信号的电压为逻辑电平电压时，所述电平转换电路用于将所述逻辑电平电压进行电平转换得到与所述第M级芯片的工作电压相匹配的高电压；
当所述电压选择电路向所述电平转换电路发送的电平信号的电压为第
M-1级芯片的内核电压时，所述电平转换电路用于将所述第M-1级芯片的内核电压进行电平转换得到与所述第M级芯片的工作电压相匹配的低电压。
8.根据权利要求7所述的逻辑电平转换电路，其特征在于，所述电平转换电路还用于，通过所述第二逻辑电平输出端口将转换后的电压为高电压或者低电压的电平信号发送至所述第M级芯片。
9.一种集成电路，其特征在于，包括：
N-1个如权利要求1-8任一项所述的逻辑电平转换电路，所述N为大于1的整数；以及
级联芯片，所述级联芯片包括串联的N级芯片；
所述级联芯片中的每两个相邻的芯片与所述N-1个逻辑电平转换电路中的一个逻辑电平转换电路相对应，针对任意两个相邻的芯片，所述任意两个相邻的芯片中的下级芯片的电平信号通过对应的逻辑电平转换电路发送至所述任意两个相邻的芯片中的上级芯片。
10.根据权利要求9所述的集成电路，其特征在于，所述集成电路还包括控制电路，所述控制电路与所述级联芯片中的第一级芯片连接。
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