JP5431737B2 - 集積回路設計装置、設計方法およびプログラム - Google Patents
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Description
図25はLSIのレイアウト時におけるスキャンパス接続順および端子位置を示している。
集積回路内のスキャンパス情報を示すスキャンパス接続情報を記憶するスキャンパス接続情報記憶部と、
前記レイアウト情報を参照して各マクロのスキャンイン端子およびスキャンアウト端子の仮配置位置の決定を行い、当該決定に基づいて前記レイアウト情報を更新するマクロ信号端子位置決定部と、
スキャンイン外部端子および複数の前記マクロについて、前記マクロ信号端子位置決定部により更新されたレイアウト情報と前記スキャンパス接続情報とを参照して、前記スキャンイン外部端子を始点に順次最も近い距離に配置されている前記マクロを接続するように前記スキャンパス接続情報を更新する初期スキャンパス経路決定部と、
前記マクロ信号端子位置決定部により更新されたレイアウト情報と前記初期スキャンパス経路決定部により更新されたスキャンパス接続情報とを参照して、スキャンパス総配線長が最も短くなるようにスキャンパス接続順の決定を行い、当該決定に基づいて前記初期スキャンパス経路決定部により更新されたスキャンパス接続情報を更新するスキャンパス付替部とを有する。
スキャンイン外部端子および複数の前記マクロについて、前記第1更新されたレイアウト情報および集積回路内のスキャンパス情報を示すスキャンパス接続情報を参照して、前記スキャンイン外部端子を始点に順次最も近い距離に配置されている各前記マクロを接続するようにスキャンパス接続情報の第1更新を実施し、
前記第1更新されたレイアウト情報と前記第1更新されたスキャンパス接続情報とを参照して、スキャンパス総配線長が最も短くなるようにスキャンパス接続順の決定を行い、当該決定に基づいて前記第1更新されたスキャンパス接続情報の第2更新を実施する。
スキャンイン外部端子および複数の前記マクロについて、前記第1更新されたレイアウト情報および集積回路内のスキャンパス情報を示すスキャンパス接続情報を参照して、前記スキャンイン外部端子を始点に順次最も近い距離に配置されている各前記マクロを接続するようにスキャンパス接続情報の第1更新を実施し、
前記第1更新されたレイアウト情報と前記第1更新されたスキャンパス接続情報とを参照して、スキャンパス総配線長が最も短くなるようにスキャンパス接続順の決定を行い、当該決定に基づいて前記第1更新されたスキャンパス接続情報の第2更新を実施する処理 をコンピュータに実行させる。
103 マクロ信号端子位置決定部
104 初期スキャンパス経路決定部
105 スキャンパス付替部
106 論理接続情報更新部
107 マクロスキャン端子位置決定部
108 出力部
122 レイアウト情報記憶部
123 スキャンパス接続情報記憶部
151 総配線長算出部
152 総配線長選択部
200 記憶部
201 論理接続情報
202 レイアウト情報
2021 LSIレイアウト情報
2022 マクロレイアウト情報
2023 端子レイアウト情報
203 スキャンパス接続情報
204 接続距離テーブル
A マクロ
B マクロ
C マクロ
D マクロ
SI スキャンイン外部端子
SIA スキャンイン端子
SIB スキャンイン端子
SIC スキャンイン端子
SID スキャンイン端子
SO スキャンアウト外部端子
SOA スキャンアウト端子
SOB スキャンアウト端子
SOC スキャンアウト端子
SOD スキャンアウト端子
DIA 一般信号端子
DOB 一般信号端子
DIC 一般信号端子
DOD 一般信号端子
Claims (24)
- 集積回路内のレイアウトを示すレイアウト情報を記憶するレイアウト情報記憶部と、
集積回路内のスキャンパス情報を示すスキャンパス接続情報を記憶するスキャンパス接続情報記憶部と、
前記レイアウト情報を参照して各マクロのスキャンイン端子およびスキャンアウト端子の仮配置位置の決定を行い、当該決定に基づいて前記レイアウト情報に含まれるスキャンイン端子およびスキャンアウト端子の座標を更新するマクロ信号端子位置決定部と、
スキャンイン外部端子および複数の前記マクロについて、前記マクロ信号端子位置決定部により更新されたレイアウト情報に含まれるスキャンイン端子およびスキャンアウト端子の座標と前記スキャンパス接続情報とを参照して、前記スキャンイン外部端子を始点に順次最も近い距離に配置されている前記マクロを接続するように前記スキャンパス接続情報を更新する初期スキャンパス経路決定部と、
前記マクロ信号端子位置決定部により更新されたレイアウト情報に含まれるスキャンイン端子およびスキャンアウト端子の座標と前記初期スキャンパス経路決定部により更新されたスキャンパス接続情報とを参照して、スキャンパス総配線長が最も短くなるようにスキャンパス接続順の決定を行い、当該決定に基づいて前記初期スキャンパス経路決定部により更新されたスキャンパス接続情報を更新するスキャンパス付替部と
を有することを特徴とする集積回路設計装置。 - 前記マクロのスキャンイン端子およびスキャンアウト端子を仮配置する位置は、各前記マクロ内の当該マクロの重心位置である
ことを特徴とする請求項1記載の集積回路設計装置。 - 前記マクロのスキャンイン端子およびスキャンアウト端子を仮配置する位置は、各前記マクロ内の当該マクロの中心位置である
ことを特徴とする請求項1記載の集積回路設計装置。 - 前記初期スキャンパス経路決定部は、前記スキャンイン外部端子、前記スキャンアウト外部端子および各前記マクロ間の互いの距離についてそれぞれ最短距離の値を算出し、算出した最短距離の値に基づいて、最初に前記スキャンイン外部端子から最も近い前記マクロを選択し、前記選択したマクロから一番近くかつ未選択の前記マクロを順次選択し、前記スキャンイン外部端子、前記選択された順の各前記マクロおよび前記スキャンアウト外部端子をこれらの順に接続するようにスキャンパス接続情報を更新する
ことを特徴とする請求項1乃至3のいずれかに記載の集積回路設計装置。 - スキャンパス付替部は、前記初期スキャンパス経路決定部により決定されたスキャンパス接続情報に基づいて第1スキャンパス総配線長を算出する総配線長算出部と、
当該第1スキャンパス総配線長を第2スキャンパス総配線長として採用する総配線長選択部とを含み、
前記総配線長算出部は、更に前記スキャンパス接続情報のうちの任意の前記マクロのスキャンパス接続順を入れ替えた場合の第3スキャンパス総配線長を算出し、
前記総配線長選択部は、更に前記第2スキャンパス総配線長と前記第3スキャンパス総配線長とのうちの短いほうを新たな第2スキャンパス総配線長として採用し、
算出した前記第3スキャンパス総配線長が前記第1スキャンパス総配線長の所定の割合以下である場合の前記スキャンパス接続順をスキャンパス総配線長が短くなるスキャンパス接続順であると決定する
ことを特徴とする請求項1乃至4のいずれかに記載の集積回路設計装置。 - スキャンパス付替部は、前記初期スキャンパス経路決定部により決定されたスキャンパス接続情報に基づいて第1スキャンパス総配線長を算出する総配線長算出部と、
当該第1スキャンパス総配線長を第2スキャンパス総配線長として採用する総配線長選択部とを含み、
前記総配線長算出部は、更に前記スキャンパス接続情報のうちの任意の前記マクロのスキャンパス接続順を入れ替えた場合の第3スキャンパス総配線長を算出し、
前記総配線長選択部は、更に前記第2スキャンパス総配線長と前記第3スキャンパス総配線長とのうちの短いほうを新たな第2スキャンパス総配線長として採用し、
前記第3スキャンパス総配線長の算出を所定の回数実行した場合の前記新たな第2スキャンパス総配線長に対応する前記スキャンパス接続順をスキャンパス総配線長が短くなるスキャンパス接続順であると決定する
ことを特徴とする請求項1乃至4のいずれかに記載の集積回路設計装置。 - 集積回路内の論理接続を示す論理接続情報を記憶する論理接続情報記憶部と、
前記論理接続情報および前記レイアウト情報を参照して、各前記マクロの全ての一般信号端子について端子間の接続配線長が最短となる端子位置の決定を行い、当該決定に基づいて前記レイアウト情報を更新する一般信号端子位置決定部と
を有することを特徴とする請求項1乃至6のいずれかに記載の集積回路設計装置。 - 前記スキャンパス付替部により更新されたスキャンパス接続情報に基づいて、前記論理接続情報を更新する論理接続情報更新部と、
前記スキャンパス付替部により更新されたスキャンパス接続情報および前記論理接続情報更新部により更新された論理接続情報を参照して、前記マクロの他の信号が使用してない端子位置であってかつ接続される前記スキャンイン端子と前記スキャンアウト端子との距離が最短となるように前記マクロのスキャンイン端子およびスキャンアウト端子の位置をそれぞれ決定し、当該決定した位置に基づいて前記一般信号端子位置決定部により更新されたレイアウト情報を更新するマクロスキャン端子位置決定部と
を有することを特徴とする請求項7記載の集積回路設計装置。 - 集積回路設計装置が、集積回路内のレイアウトを示すレイアウト情報を参照して各マクロのスキャンイン端子およびスキャンアウト端子の仮配置位置の決定を行い、当該決定に基づいて前記レイアウト情報に含まれるスキャンイン端子およびスキャンアウト端子の座標の第1更新を実施し、
スキャンイン外部端子および複数の前記マクロについて、前記第1更新されたレイアウト情報に含まれるスキャンイン端子およびスキャンアウト端子の座標および集積回路内のスキャンパス情報を示すスキャンパス接続情報を参照して、前記スキャンイン外部端子を始点に順次最も近い距離に配置されている各前記マクロを接続するようにスキャンパス接続情報の第1更新を実施し、
前記第1更新されたレイアウト情報に含まれるスキャンイン端子およびスキャンアウト端子の座標と前記第1更新されたスキャンパス接続情報とを参照して、スキャンパス総配線長が最も短くなるようにスキャンパス接続順の決定を行い、当該決定に基づいて前記第1更新されたスキャンパス接続情報の第2更新を実施する
ことを特徴とする設計方法。 - 前記マクロのスキャンイン端子およびスキャンアウト端子を仮配置する位置は、各前記マクロ内の当該マクロの重心位置である
ことを特徴とする請求項9記載の設計方法。 - 前記マクロのスキャンイン端子およびスキャンアウト端子を仮配置する位置は、各前記マクロ内の当該マクロの中心位置である
ことを特徴とする請求項9記載の設計方法。 - 前記スキャンパス接続情報の第1更新の実施は、前記集積回路設計装置が、前記スキャンイン外部端子、前記スキャンアウト外部端子および各前記マクロ間の互いの距離についてそれぞれ最短距離の値を算出し、算出した最短距離の値に基づいて、最初に前記スキャンイン外部端子から最も近い前記マクロを選択し、前記選択したマクロから一番近くかつ未選択の前記マクロを順次選択し、前記スキャンイン外部端子、前記選択された順の各前記マクロおよび前記スキャンアウト外部端子をこれらの順に接続する
ことであることを特徴とする請求項9乃至11のいずれかに記載の設計方法。 - 前記スキャンパス接続情報の第2更新の実施は、前記集積回路設計装置が、前記第1更新により決定されたスキャンパス接続情報に基づいて第1スキャンパス総配線長を算出し、当該第1スキャンパス総配線長を第2スキャンパス総配線長として採用し、前記スキャンパス接続情報のうちの任意の前記マクロのスキャンパス接続順を入れ替えた場合の第3スキャンパス総配線長を算出し、前記第2スキャンパス総配線長と前記第3スキャンパス総配線長とのうちの短いほうを新たな第2スキャンパス総配線長として採用し、算出した前記第3スキャンパス総配線長が前記第1スキャンパス総配線長の所定の割合以下である場合の前記スキャンパス接続順をスキャンパス総配線長が短くなるスキャンパス接続順であると決定する
ことであることを特徴とする請求項9乃至12のいずれかに記載の設計方法。 - 前記スキャンパス接続情報の第2更新の実施は、前記集積回路設計装置が、前記第1更新により決定されたスキャンパス接続情報に基づいて第1スキャンパス総配線長を算出し、当該第1スキャンパス総配線長を第2スキャンパス総配線長として採用し、前記スキャンパス接続情報のうちの任意の前記マクロのスキャンパス接続順を入れ替えた場合の第3スキャンパス総配線長を算出し、前記第2スキャンパス総配線長と前記第3スキャンパス総配線長とのうちの短いほうを新たな第2スキャンパス総配線長として採用し、前記第3スキャンパス総配線長の算出を所定の回数実行した場合の前記新たな第2スキャンパス総配線長に対応する前記スキャンパス接続順をスキャンパス総配線長が短くなるスキャンパス接続順であると決定する
ことであることを特徴とする請求項9乃至12のいずれかに記載の設計方法。 - 前記集積回路設計装置が、集積回路内の論理接続を示す論理接続情報および前記レイアウト情報を参照して、各前記マクロの全ての一般信号端子について端子間の接続配線長が最短となる端子位置の決定を行い、当該決定に基づいて前記レイアウト情報の第2更新を実施する
ことを特徴とする請求項9乃至14のいずれかに記載の設計方法。 - 前記集積回路設計装置が、前記第2更新を実施されたスキャンパス接続情報に基づいて、前記論理接続情報を更新し、
前記第2更新を実施されたスキャンパス接続情報および前記更新された論理接続情報を参照して、前記マクロの他の信号が使用してない端子位置であってかつ接続される前記スキャンイン端子と前記スキャンアウト端子との距離が最短となるように前記マクロのスキャンイン端子およびスキャンアウト端子の位置をそれぞれ決定し、当該決定した位置に基づいて前記第2更新を実施されたレイアウト情報を更新する
ことを特徴とする請求項15記載の設計方法。 - 集積回路内のレイアウトを示すレイアウト情報を参照して各マクロのスキャンイン端子およびスキャンアウト端子の仮配置位置の決定を行い、当該決定に基づいて前記レイアウト情報に含まれるスキャンイン端子およびスキャンアウト端子の座標の第1更新を実施し、
スキャンイン外部端子および複数の前記マクロについて、前記第1更新されたレイアウト情報に含まれるスキャンイン端子およびスキャンアウト端子の座標および集積回路内のスキャンパス情報を示すスキャンパス接続情報を参照して、前記スキャンイン外部端子を始点に順次最も近い距離に配置されている各前記マクロを接続するようにスキャンパス接続情報の第1更新を実施し、
前記第1更新されたレイアウト情報に含まれるスキャンイン端子およびスキャンアウト端子の座標と前記第1更新されたスキャンパス接続情報とを参照して、スキャンパス総配線長が最も短くなるようにスキャンパス接続順の決定を行い、当該決定に基づいて前記第1更新されたスキャンパス接続情報の第2更新を実施する処理
をコンピュータに実行させることを特徴とするプログラム。 - 前記マクロのスキャンイン端子およびスキャンアウト端子を仮配置する位置は、各前記マクロ内の当該マクロの重心位置である
ことを特徴とする請求項17記載のプログラム。 - 前記マクロのスキャンイン端子およびスキャンアウト端子を仮配置する位置は、各前記マクロ内の当該マクロの中心位置である
ことを特徴とする請求項17記載のプログラム。 - 前記スキャンパス接続情報の第1更新の実施は、前記スキャンイン外部端子、前記スキャンアウト外部端子および各前記マクロ間の互いの距離についてそれぞれ最短距離の値を算出し、算出した最短距離の値に基づいて、最初に前記スキャンイン外部端子から最も近い前記マクロを選択し、前記選択したマクロから一番近くかつ未選択の前記マクロを順次選択し、前記スキャンイン外部端子、前記選択された順の各前記マクロおよび前記スキャンアウト外部端子をこれらの順に接続する処理
をコンピュータに実行させることであることを特徴とする請求項17乃至19のいずれかに記載のプログラム。 - 前記スキャンパス接続情報の第2更新の実施は、前記第1更新により決定されたスキャンパス接続情報に基づいて第1スキャンパス総配線長を算出し、
当該第1スキャンパス総配線長を第2スキャンパス総配線長として採用し、
前記スキャンパス接続情報のうちの任意の前記マクロのスキャンパス接続順を入れ替えた場合の第3スキャンパス総配線長を算出し、
前記第2スキャンパス総配線長と前記第3スキャンパス総配線長とのうちの短いほうを新たな第2スキャンパス総配線長として採用し、
算出した前記第3スキャンパス総配線長が前記第1スキャンパス総配線長の所定の割合以下である場合の前記スキャンパス接続順をスキャンパス総配線長が短くなるスキャンパス接続順であると決定する処理
をコンピュータに実行させることであることを特徴とする請求項17乃至20のいずれかに記載のプログラム。 - 前記スキャンパス接続情報の第2更新の実施は、前記第1更新により決定されたスキャンパス接続情報に基づいて第1スキャンパス総配線長を算出し、
当該第1スキャンパス総配線長を第2スキャンパス総配線長として採用し、
前記スキャンパス接続情報のうちの任意の前記マクロのスキャンパス接続順を入れ替えた場合の第3スキャンパス総配線長を算出し、
前記第2スキャンパス総配線長と前記第3スキャンパス総配線長とのうちの短いほうを新たな第2スキャンパス総配線長として採用し、
前記第3スキャンパス総配線長の算出を所定の回数実行した場合の前記新たな第2スキャンパス総配線長に対応する前記スキャンパス接続順をスキャンパス総配線長が短くなるスキャンパス接続順であると決定する処理
をコンピュータに実行させることであることを特徴とする請求項17乃至20のいずれかに記載のプログラム。 - 集積回路内の論理接続を示す論理接続情報および前記レイアウト情報を参照して、各前記マクロの全ての一般信号端子について端子間の接続配線長が最短となる端子位置の決定
を行い、当該決定に基づいて前記レイアウト情報の第2更新を実施する処理
をコンピュータに実行させることを特徴とする請求項17乃至22のいずれかに記載のプログラム。 - 前記第2更新を実施されたスキャンパス接続情報に基づいて、前記論理接続情報を更新し、
前記第2更新を実施されたスキャンパス接続情報および前記更新された論理接続情報を参照して、前記マクロの他の信号が使用してない端子位置であってかつ接続される前記スキャンイン端子と前記スキャンアウト端子との距離が最短となるように前記マクロのスキャンイン端子およびスキャンアウト端子の位置をそれぞれ決定し、当該決定した位置に基づいて前記第2更新を実施されたレイアウト情報を更新する処理
をコンピュータに実行させることを特徴とする請求項23記載のプログラム。
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