JP3190821B2 - テスト容易化半導体集積回路のレイアウト設計方法および設計装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テスト容易化半導
体集積回路のレイアウト設計方法および設計装置に関
し、特に、スキャンフリップフロップ間の配線のレイア
ウト設計方法および設計装置に関する。

【０００２】

【従来の技術】従来、この種のレイアウト設計方法は、
スキャン方式のテスト容易化半導体集積回路の設計にお
いて、レイアウト面積の増大を抑えるために用いられて
いる。その一例が、特開平１−３０２８５０号公報に記
載されている。この公報に記載された方法は、半導体集
積回路を複数のブロックに分割して割り付ける回路分割
割り付け処理を行い、分割した各ブロック内の配置配線
処理を行った後、各ブロツク間の配線処理を階層的に行
う。そのような場合に、前記回路分割割り付け処理は、
スキャンパス接続順序に関係なく回路分割と割り付けを
行い、次いでその結果に従いスキャンパスの接続の変更
ないし決定を行うようにしている。この公報では、実施
例としてスキャンパスが１本の場合について説明されて
おり、スキャンパスが複数ある場合には、この１本の場
合と同様の処理手順に従って各々のスキャンパスのレイ
アウトを行う。すなわち、各スキャンパス間でスキャン
ＦＦ（スキャンフリップフロップの略称）などの交換、
移動を行わずに、各スキャンパス毎に独立して繰り返し
最適化することになる。

【０００３】

【発明が解決しようとする課題】上記の従来技術では、
予めスキャンパスに割当られたスキャンＦＦの接続順序
を並ベ替えて、各スキャンパス毎に独立して最適化を行
うので、スキャンＦＦ、スキャンイン端子、スキャンア
ウト端子（以下では、これらをまとめてノードと呼ぶ）
の配置位置を考慮した各ノードのスキャンパスヘの割当
や、最適化の過程でのスキャンパス間のノードの交換・
移動を行うことができず、最適化の自由度が低くなると
いう問題点があった。

【０００４】本発明の目的は、上記従来技術の問題点に
鑑み、スキャンパスの長さを短くし、レイアウト面積の
増大を抑えるテスト容易化半導体集積回路のレイアウト
設計方法および設計装置を提供することにある。

【０００５】テスト容易化半導体集積回路とは、半導体
集積回路の１種とも言うべきもので、大規模な半導体集
積回路の製作後の動作テストには時間がかかることか
ら、集積回路のレイアウト設計の段階で、後のテストが
し易いように考慮して設計（例えば、テスト用の配線等
を組込むでおくなど）されたものである。

【０００６】

【課題を解決しようとする手段】上記課題を解決するた
めに、本発明のレイアウト設計方法は、複数のスキャン
パスをもつテスト容易化半導体集積回路のレイアウト設
計方法において、複数のスキャンイン端子と複数のスキ
ャンアウト端子から最終的に得られる複数のスキャンパ
スの長さの合計の予測値ができるだけ小さくなるように
前記スキャンイン端子と前記スキャンアウト端子の組合
せを決定する第１のステップと、前記複数のスキャンパ
スの長さの合計の予測値ができるだけ小さくなるように
複数のスキャンフリップフロップを前記決定によるスキ
ャンイン端子とスキャンアウト端子の組合わせに対応さ
せて割り当てる第２のステップと、前記第１及び第２の
ステップにて割り当てられた前記スキャンイン端子と前
記スキャンアウト端子と前記スキャンフリップフロップ
との組合せにより得られる各スキャンパスの長さをでき
るだけ小さくなるように前記スキャンフリップフロップ
の接続の順序を決定する第３のステップと、前記複数の
スキャンパスの長さの合計が小さくなるように、前記ス
キャンイン端子、前記スキャンアウト端子若しくは前記
スキャンフリップフロップを前記スキャンパス間で交換
する第４のステップとを含んで構成される。

【０００７】本発明のレイアウト設計装置は、複数のス
キャンパスをもつテスト容易化半導体集積回路のレイア
ウト設計装置において、複数のスキャンイン端子と複数
のスキャンアウト端子から最終的に得られる複数のスキ
ャンパスの長さの合計の予測値ができるだけ小さくなる
ように前記スキャンイン端子と前記スキャンアウト端子
の組合せを決定し、前記複数のスキャンパスの長さの合
計の予測値ができるだけ小さくなるように複数のスキャ
ンフリップフロップを前記決定によるスキャンイン端子
とスキャンアウト端子の組合せに対応させて割り当てる
ノード割当装置と、前記ノード割当装置にて割り当てら
れた前記スキャンイン端子と前記スキャンアウト端子と
前記スキャンフリップフロップの組合せにより得られる
各スキャンパスの長さをできるだけ小さくなるように前
記スキャンフリップフロップの接続の順序を決定する経
路最適化装置と、前記複数のスキャンパスの長さの合計
が小さくなるよう、前記スキャンイン端子、前記スキャ
ンアウト端子若しくは前記スキャンフリップフロップを
前記スキャンパス間で交換するノード交換装置とを含ん
で構成されることを特徴とする。

【０００８】

【０００９】

【発明の実施の形態】次に、本発明の実施形態について
図面を用いて説明する。

【００１０】図１は本発明の第１の実施形態のレイアウ
ト設計装置の構成図である。このレイアウト装置は、入
力装置１０１と、配置装置１０２と、マルチスキャンパ
ス最適化装置１０３と、配線装置１０４と、出力装置１
０５とから構成されている。各装置の機能は以下の通り
である。

【００１１】入力装置１０１はレイアウト用入力データ
を入力し、配置装置１０２は各セル（スキャンＦＦを含
む）の配置位置を決定し、マルチスキャンパス最適化装
置１０３は各スキャンＦＦ（スキャンフリップフロップ
の略称）のスキャンパスヘの割当および各スキャンパス
におけるスキャンＦＦの接続順序を決定する。配線装置
１０４は、各セル間の配線経路を決定し、出力装置１０
５はレイアウト結果を出力する。

【００１２】すなわち、マルチスキャンパス最適化装置
はテスト専用の配線をどのように接続するかを決定し、
そして、マルチスキャンパス最適化装置の前後の装置群
はテスト専用の配線をも含めた集積回路全体のレイアウ
トを行う。

【００１３】さらに、マルチスキャンパス最適化装置１
０３は、ノード割当装置１０６、経路最適化装置１０
７、ノード交換装置１０８とから構成される。

【００１４】ノード割当装置１０６は、最終的に得られ
る各スキャンパスに割り当てられるスキャンイン端子、
スキャンアウト端子、スキャンＦＦの組合せを決定す
る。（ここで、スキャンイン端子・スキャンアウト端子
はそれぞれスキャンパスの始点・終点となる。）このと
き、経路最適化装置１０７で得られるスキャンパスの長
さの合計の予測値ができるだけ小さくなるように割当を
決定する。

【００１５】経路最適化装置１０７は、各スキャンパス
について、スキャンパス長が最小になるようにスキャン
ＦＦの接続順序を決定する。

【００１６】ノード交換装置１０８は、スキャンパス長
の合計の削減を目的として、複数のスキャンパス間でノ
ードの交換を行う。

【００１７】次に、第１の実施形態の処理手順について
図面を参照しながら説明する。

【００１８】図２は本発明の第１の実施形態の処理手順
を示す流れ図である。図２で、ステップ２０１は入力装
置１０１、ステツプ２０２は配置装置１０２、ステツプ
２０３，２０４はノード割当装置１０６、ステツプ２０
５，２０８は経路最適化装置１０７、ステツプ２０６，
２０７，２０９はノード交換装置１０８、ステツプ２１
０は配線装置１０４、ステップ２１１は出力装置１０５
でそれぞれ行われる。図３は本発明の第１の実施形態の
処理状態を示す説明図であり、図中、チップ領域３０１
に示す白丸は３つのスキャンイン端子３０２〜３０４、
黒丸は３つのスキャンアウト端子３０５〜３０７、また
白矩形は１５個のスキャンＦＦ３０８〜３２２を表わ
し、これらをノードと称する。点線囲いはノード集合３
２３〜３２５、実線はスキャンパス３２６〜３３０を表
わす。

【００１９】ステツプ２０１ レイアウト処理用入力データが入力装置１０１に入力さ
れる。入力データの中には、スキャンＦＦ、スキャンイ
ン端子、スキャンアウト端子、スキャンパス数の情報も
含まれている。スキャンイン端子、スキヤンアウト端子
はそれぞれスキャンパス数と同じ数だけ（図３では３
つ）存在する。

【００２０】ステツプ２０２ 入力データに基づいて、配置装置１０２が回路中の全て
のセルの配置位置を決定する。このステツプが終了した
時点では、図３（ａ）のように、各ノードの位置が決定
している。

【００２１】ステップ２０３ スキャンイン端子、スキャンアウト端子の組合せが予め
決まっていない場合は、ノード割当装置１０６がこのス
テップで決定する。このとき、最終的に得られるスキャ
ンパスの長さの合計の予測値ができるだけ小さくなるよ
うにスキャンイン端子、スキャンアウト端子の組合せを
決定する。

【００２２】ステツプ２０４ また、ノード割当装置１０６がスキャンＦＦのスキャン
イン端子、スキャンアウト端子の組合せヘの割り当てを
決定する。このとき、各スキャンＦＦは、スキャンパス
の長さの合計の予測値ができるだけ小さくなるように複
数のスキャンＦＦをスキャンイン端子とスキャンアウト
端子の組合せに対応させて割り当てられる。ただし、最
終的に得られる各スキャンパスに含まれるスキャンＦＦ
の数の制約（以下では、ＦＦ数制約と呼ぶ）を満たすよ
うにする。

【００２３】この制約は、動作テスト時間ができるだけ
短くなることを目的として、各スキャンパスに含まれる
スキャンＦＦの数ができるだけ均等になるようにするた
めの制約である。例えば、最もスキャンＦＦ数の多いス
キャンパスのスキャンＦＦ数と、最もスキャンＦＦ数の
少ないスキャンパスのスキャンＦＦ数の差が１以下でな
ければならない、というＦＦ数制約が考えられる（図３
では５つ）。図３（ｂ）は、このステツプ終了後の状態
を表している。この場合、スキャンパス数は３つなの
で、ノードは３つのノード集合３２３，３２４，３２５
に分割されている。

【００２４】ステツプ２０５ 経路最適化装置１０７は、各スキャンパスに属するノー
ドの接続順序をスキャンパスの長さができるだけ短くな
るように決定する。これは、例えば巡回セールスマン問
題の解法など公知のアルゴリズムを利用して決定するこ
とができる。このステップにより、図３（ｃ）のよう
に、スキャンパス３２６，３２７，３２８が形成され
る。

【００２５】ステツプ２０６ ノード交換装置１０８は、各スキャンパス間でノードの
交換を行うことによりスキャンパス長の合計が小さくな
るならば、その交換を実行する。ただし、スキャンイン
端子とスキャンＦＦとの交換など、スキャンパスとして
の条件が満たされなくなるような交換は行わない。ま
た、ＦＦ数制約を満たさなくなるような交換は行わな
い。例えば、図３（ｃ）でスキャンパス３２６に含まれ
るスキャンＦＦ３１０と、スキャンパス３２７に含まれ
るスキャンＦＦ３１５を交換することによりスキャンパ
ス長の合計が小さくなるならば、その交換を行う。交換
により新たにスキヤンパスに挿入されるノードは、挿入
によるスキャンパス長の増加が最も少ない位置に挿入す
る。その結果、図３（ｄ）のように、新たなスキャンパ
ス３２９，３３０が形成される。

【００２６】ステツプ２０７ もし直前のステップ２０６でノード交換が全く行われな
かった（ループ終了条件１）ならば、ループを終了して
ステツプ２１０ヘ進む。そうでなければステツプ２０８
ヘ進む。

【００２７】ステツプ２０８ また、各スキャンパスについて、経路最適化装置１０７
は接続順序の並ベ替えによりスキャンパス長が短くなる
ならば、その並ベ替えを実行する。

【００２８】ステツプ２０９ もし直前のステップ２０８で接続順序の並ベ替えが全く
行われなかった（ループ終了条件２）ならば、ループを
終了してステップ２１０ヘ進む。そうでなければステツ
プ２０６ヘ戻る。

【００２９】ステツプ２１０ 配線装置１０４は、回路中の全ての配線の経路を決定す
る。

【００３０】ステツプ２１１ 出力装置１０５はレイアウト結果を出力する。

【００３１】本発明の第１の実施形態によれば、スキャ
ンパス長の合計の最小化を目的としたノードのスキャン
パスヘの割当を行い、しかも、その後スキャンパス内の
接続順序の最適化とスキャンパス間のノードの交換を繰
り返すことにより、自由度の高い最適化が可能である。
その結果、スキャンパスのための配線の長さが短くな
り、レイアウト面積の増大が抑えられる。

【００３２】次に、本発明の第２の実施形態について図
面を用いて説明する。

【００３３】図４は本発明の第２の実施形態のレイアウ
ト設計装置の構成図である。このレイアウト装置は、入
力装置１０１と、配置装置１０２と、マルチスキャンパ
ス最適化装置４０１と、配線装置１０４と、出力装置１
０５とから構成されている。各装置の機能は以下の通り
である。

【００３４】入力装置１０１、配置装置１０２、配線装
置１０４、出力装置１０５については、第１の実施形態
の説明において記述した通りであり、テスト専用の配線
をも含めた集積回路全体のレイアウトを行う。

【００３５】マルチスキャンパス最適化装置４０１は、
テスト専用の配線をどのように接続するかを決定するも
ので、各スキャンＦＦのスキャンパスヘの割当および各
スキャンパスにおけるスキャンＦＦの接続順序を決定す
る。

【００３６】また、マルチスキャンパス最適化装置４０
１は、ノード割当装置４１１、経路最適化装置４１２、
スキャンＦＦ移動装置４１３とから構成されている。

【００３７】第２の実施形態の特徴は、第１の実施形態
のノード交換装置１０８に代えてスキャンＦＦ移動装置
４１３を用いる点にあり、ノード割当装置４１１、経路
最適化装置４１２については、第１の実施形態の説明に
おいて記述した通りである。

【００３８】スキャンＦＦ移動装置４１３は、スキャン
パス長の合計が小さくなるように、スキャンパス間での
スキャンＦＦの移動を行う。この場合、ＦＦ数制約が一
時的に満たされなくなることを許す。それとともに、Ｆ
Ｆ数制約を満たすようにするためのスキャンＦＦの移
動、すなわち、各スキャンパスに含まれるスキャンＦＦ
の数が均等になるようなスキャンＦＦの移動も行い、最
終的にこの装置により出力される各スキャンパスにおい
て、ＦＦ数制約の違反がないようにする。

【００３９】図５は、本発明の第２の実施形態の処理手
順を示す流れ図である。図５で、ステップ２０１は入力
装置１０１、ステップ２０２は配置装置１０２、ステッ
プ２０３，２０４はノード割当装置４１１、ステップ２
０５，２０８は経路最適化装置４１２、ステップ５０
１，５０２，５０３はスキャンＦＦ移動装置４１３、ス
テップ２１０は配線装置１０４、ステツプ２１１は出力
装置１０５でそれぞれ行われる。

【００４０】つぎに、第２の実施形態の処理手順につい
ては、図５に示すステップ５０１，５０２，５０３以外
のステップは第１の実施形態の説明において記述した通
りであるので、ステップ５０１〜５０３について説明す
る。

【００４１】ステツプ５０１スキャンＦＦ移動装置４１
３は、各スキャンパス間でノードの移動を行った場合
に、スキャンパス長の合計が小さくなるならば、その移
動を実行する。

【００４２】また、各スキャンパスに含まれるスキャン
ＦＦの数が均等になるようなスキャンＦＦの移動も行
い、このステップ終了後に得られる各スキャンパスが、
ＦＦ数制約を満たしたものになるようにする。

【００４３】ステツプ５０２ もし直前のステップ５０１でスキャンＦＦの移動が全く
行われなかったならば、ループを終了してステツプ２１
０ヘ進む。そうでなければステップ２０８ヘ進む。

【００４４】ステツプ２０８ また、経路最適化装置１０７は、各スキャンパスについ
て接続順序の並ベ替えによりスキャンパス長が短くなる
ならば、その並ベ替えを実行する。

【００４５】ステップ５０３ さらに、スキャンＦＦ移動装置４１３は、もし直前のス
テツプ２０８で接続順序の並ベ替えが全く行われなかっ
たならば、ループを終了してステツプ２１０ヘ進む。そ
うでなければステップ５０１ヘ戻る。

【００４６】本発明の第２の実施形態によれば、スキャ
ンＦＦ移動装置における最適化の過程において一時的に
ＦＦ数制約の違反を許すことにより、本発明の第１の実
施形態よりさらに自由度の高い最適化が可能である。

【００４７】

【発明の効果】本発明によれば、複数のスキャンパスを
もつテスト容易化半導体集積回路のレイアウト設計にお
いて、全てのスキャンパス長の合計を小さくすることが
でき、レイアウト面積の増大が抑えられるとともに、配
線処理が容易になり、設計時間が短縮されるという効果
が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のレイアウト設計装置
の構成図

【図２】本発明の第１の実施形態の処理手順を示す流れ
図

【図３】本発明の第１の実施形態の処理状態を示す説明
図

【図４】本発明の第２の実施形態のレイアウト設計装置
の構成図

【図５】本発明の第２の実施形態の処理手順を示す流れ
図

【符号の説明】

１０１ 入力装置 １０２ 配置装置 １０３ マルチスキャンパス最適化装置 １０４ 配線装置 １０５ 出力装置 １０６ ノード割当装置 １０７ 経路最適化装置 １０８ ノード交換装置 ３０１ チツプ領域 ３０２〜３０４ スキャンイン端子 ３０５〜３０７ スキャンアウト端子 ３０８〜３２２ スキャンフリップフロツプ ３２３〜３２５ ノード集合 ３２６〜３３０∝スキャンパス ４０１ マルチスキャンパス最適化装置 ４１１ ノード割当装置 ４１２ 経路最適化装置 ４１３ スキャンＦＦ移動装置

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数のスキャンパスをもつテスト容易化半
   導体集積回路のレイアウト設計方法において、 複数のスキャンイン端子と複数のスキャンアウト端子か
   ら最終的に得られる複数のスキャンパスの長さの合計の
   予測値ができるだけ小さくなるように前記スキャンイン
   端子と前記スキャンアウト端子の組合せを決定する第１
   のステップと、 前記複数のスキャンパスの長さの合計の予測値ができる
   だけ小さくなるように複数のスキャンフリップフロップ
   を前記決定によるスキャンイン端子とスキャンアウト端
   子の組合わせに対応させて割り当てる第２のステップ
   と、 前記第１及び第２のステップにて割り当てられた前記ス
   キャンイン端子と前記スキャンアウト端子と前記スキャ
   ンフリップフロップとの組合せにより得られる各スキャ
   ンパスの長さをできるだけ小さくなるように前記スキャ
   ンフリップフロップの接続の順序を決定する第３のステ
   ップと、 前記複数のスキャンパスの長さの合計が小さくなるよう
   に、前記スキャンイン端子、前記スキャンアウト端子若
   しくは前記スキャンフリップフロップを前記スキャンパ
   ス間で交換する第４のステップとを含んで構成されるこ
   とを特徴とするレイアウト設計方法。
2. 【請求項２】複数のスキャンパスをもつテスト容易化半
   導体集積回路のレイアウト設計装置において、 複数のスキャンイン端子と複数のスキャンアウト端子か
   ら最終的に得られる複数のスキャンパスの長さの合計の
   予測値ができるだけ小さくなるように前記スキャンイン
   端子と前記スキャンアウト端子の組合せを決定し、前記
   複数のスキャンパスの長さの合計の予測値ができるだけ
   小さくなるように複数のスキャンフリップフロップを前
   記決定によるスキャンイン端子とスキャンアウト端子の
   組合せに対応させて割り当てるノード割当装置と、 前記ノード割当装置にて割り当てられた前記スキャンイ
   ン端子と前記スキャンアウト端子と前記スキャンフリッ
   プフロップの組合せにより得られる各スキャン パスの長
   さをできるだけ小さくなるように前記スキャンフリップ
   フロップの接続の順序を決定する経路最適化装置と、 前記複数のスキャンパスの長さの合計が小さくなるよ
   う、前記スキャンイン端子、前記スキャンアウト端子若
   しくは前記スキャンフリップフロップを前記スキャンパ
   ス間で交換するノード交換装置とを含んで構成されるこ
   とを特徴とするレイアウト設計装置。