JP2011047771A - 半導体集積回路 - Google Patents

Abstract

【課題】境界領域の遅延テストを効率的に実行する半導体集積回路を提供すること。
【解決手段】複数のスキャンフリップフロップを含む内部回路部１０と、ＩＯピン２０と、内部回路部１０の出力をＩＯピン２０へ転送するデータパスに接続されるとともにデータパスを内部回路部側パスとＩＯピン側パスとに分割する、データパスの遅延時間を求める遅延テストのための遅延テスト回路部２０２と、を備え、遅延テスト回路部２０２は、内部回路部１０から出力された第１のテストデータを内部回路部側パスを介して受け取る内部回路部側スキャンフリップフロップ２０３と、ＩＯピン側パスを介してＩＯピン２０に出力するための第２のテストデータを保持する複数のＩＯピン側スキャンフリップフロップ２０４、２０５と、を備える。
【選択図】図４

Description

本発明は、半導体集積回路に関する。

半導体集積回路のシステム性能を高めるためには、ユーザデータの入出力に利用可能なＩＯピンが多くあることが重要である。しかしながら、あるＩＯピンをテスト機能専用とすると、その分だけユーザデータ用ＩＯピンが減少することになる。そこで、ＩＯピンと内部回路との間に切り替え回路を設け、この切り替え回路を切り替えることによって、ＩＯピンを、製品の通常動作時（システムモード時）にはユーザデータ用として用い、テストモード時にはテスト用として用いることができるように設計される。

近年、半導体集積回路の高速化に伴い、遅延故障に対するテスト（遅延テスト）が必要不可欠となってきている。前述のように設計されている半導体集積回路におけるＩＯピンと内部回路との間の遅延テストは、システムモードに設定した上で、ＩＯピンと内部回路との間で所定の遅延時間内にデータが遷移するかどうかを観察することによって実行される。なお、以降では、ＩＯピンから内部回路への入力信号に関する遅延テストを、入力ＡＣテスト、内部回路からＩＯピンへの出力信号に関する遅延テストを、出力ＡＣテストということとする。また、ＩＯピンと内部回路との間のことを境界領域ということとする。

ところで、半導体集積回路内のロジック回路のテストを容易にする設計手法であるＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ）技術の一つに、スキャン設計がある（例えば特許文献１、特許文献２参照）。スキャン設計では、回路内のフリップフロップ（ＦＦ）を予めスキャンＦＦに置き換えておく。そして、テストモード時には回路内のスキャンＦＦをシリアルに接続することでシフトレジスタを形成し、半導体集積回路の外部ＩＯからスキャンＦＦを制御・観測できるような経路（スキャンチェーン）を設ける。スキャンＦＦを用いたテストは、スキャンテストと呼ばれる。スキャン設計しておくと、スキャンＦＦが半導体集積回路の外部ＩＯ端子と等価と見なせるため、テストの対象は組み合わせ回路のみとなる。組み合わせ回路に対してのテストパターン生成技術はＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｉｏｎ）として確立されている。

例えば、設計作業の効率化のために、設計者は自分で全ての回路を設計するのではなく、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ)と呼ばれるマクロ化された回路を所々に使用する。このようなＩＰはネットリストで設計情報が与えられるため、設計者はＩＰの内部回路を把握することができない。したがって、設計者はテストモード時にスキャンＦＦにスキャン入力するためのテストパターンを全て自力で作成することは困難である。ＡＴＰＧツールは、このようなブラックボックスとして与えられる内部回路であってもテストパターンを効率良く自動生成することができる。また、ＡＴＰＧツールは、スキャンＦＦ間の組み合わせを対象とした遅延テストを実行するためのテストパターンを自動生成することができる。

しかしながら、前述のように、境界領域の遅延テストはシステムモードで実行されるため、ＡＴＰＧツールによって自動生成されたテストモードでのテストに使用されることを前提とするテストパターンをそのまま境界領域の遅延テストに使用することができない。したがって、作業者は、境界領域の遅延テストのために、ＩＰのようなブラックボックス化された内部回路を解釈してこのテストに適したテストパターンを作成するか、ＡＴＰＧツールが自動生成した膨大な数のテストパターンの中からこのテストに適したテストパターンを探し出す作業を行っていた。これらのどちらの作業も作業者にかかる負担が大きいという問題があった。

特開２００８−８９５１８号公報 特開２０００−９７９９７号公報

本発明は、境界領域の遅延テストを効率的に実行することができる半導体集積回路を提供することを目的とする。

本願発明の一態様によれば、複数のスキャンフリップフロップを含む内部回路部と、ＩＯピンと、前記内部回路部の出力を前記ＩＯピンへ転送するデータパスに接続されるとともに前記データパスを内部回路部側パスとＩＯピン側パスとに分割する、前記データパスの遅延時間を求める遅延テストのための遅延テスト回路部と、を備え、前記遅延テスト回路部は、前記内部回路部から出力された第１のテストデータを前記内部回路部側パスを介して受け取る内部回路部側スキャンフリップフロップと、前記ＩＯピン側パスを介して前記ＩＯピンに出力するための第２のテストデータを保持する複数のＩＯピン側スキャンフリップフロップと、を備え、前記データパスの遅延時間を、前記内部回路部側パスを転送される前記第１のテストデータの遅延時間と、前記ＩＯピン側パスを転送される前記第２のテストデータの遅延時間と、の和に基づいて求めることを可能とする、ことを特徴とする半導体集積回路が提供される。

また、本願発明の一態様によれば、複数のスキャンフリップフロップを含む内部回路部と、ＩＯピンと、前記ＩＯピンからの入力を前記内部回路部へ転送するデータパスに接続されるとともに前記データパスをＩＯピン側パスと内部回路部側パスとに分割する、前記データパスの遅延時間を求める遅延テストのための遅延テスト回路部と、を備え、前記遅延テスト回路部は、前記ＩＯピンから入力された第３のテストデータを前記ＩＯピン側パスを介して受け取るＩＯピン側スキャンフリップフロップと、前記内部回路部側パスを介して前記内部回路部に出力するための第４のテストデータを保持する複数の内部回路部側スキャンフリップフロップと、を備え、前記データパスの遅延時間を、前記ＩＯピン側パスを転送される第３のテストデータの遅延時間と、前記内部回路側パスを転送される第４のテストデータの遅延時間と、の和に基づいて求めることを可能とする、ことを特徴とする半導体集積回路が提供される。

本発明によれば、境界領域の遅延テストを効率的に実行することができる半導体集積回路を提供することができるという効果を奏する。

図１は、従来の半導体集積回路の構成を説明する図。 図２は、従来の半導体集積回路における出力ＡＣテストを説明するタイミングチャート。 図３は、従来の半導体集積回路における入力ＡＣテストを説明するタイミングチャート。 図４は、本発明の第１の実施の形態の半導体集積回路の構成を説明する図。 図５は、本発明の第２の実施の形態の半導体集積回路の構成を説明する図。 図６は、本発明の第３の実施の形態の半導体集積回路の構成を説明する図。

まず、理解を助けるために、従来の半導体集積回路について説明する。図１は、従来の半導体集積回路の構成を説明する図である。

図１に示すように、半導体集積回路１００は、複数（ここでは６個）のフリップフロップ（ＦＦ）１〜６を備える内部回路部としてのＩＰ１０を備えている。ＩＰ１０へのユーザデータの入力は初段のフリップフロップとしてのＦＦ１が受け付け、ＦＦ１からさらにＩＰ１０内部の組み合わせ回路やＦＦ３〜６などに伝達されて所望の演算が実行される。ＩＰ１０から出力されるユーザデータは、ＩＰ１０内の最後段のフリップフロップとしてのＦＦ２を介してＩＰ１０外部に出力される。なお、ＦＦ１〜ＦＦ６はスキャン化されたスキャンフリップフロップである。

半導体集積回路１００は、データ（ユーザデータおよびスキャンデータ）を入出力するためのＩＯピンであるＩＯ２０を備えている。スキャンデータとは、スキャン入力されるテストパターンおよびスキャン出力される結果データを指す。ＩＯ２０は、半導体集積回路１００の外部との間で、システムモード時にはユーザデータを授受し、スキャンモード時にはスキャンデータを授受する。なお、ＩＯ２０はスキャンデータではなく半導体集積回路１００をスキャンモードで動作させるための各種信号を入出力するようにしてもよい。

ＩＯ２０とＩＰ１０との間には、半導体集積回路１００に対するデータの入出力を切り替えるためのバッファ回路群３０と、システムモードとスキャンモードとでデータの伝達経路を切り替えるための切り替え回路群４０と、が介在して接続されている。

ＩＯ２０から入力されたユーザデータは、バッファ回路群３０が備えるバッファ３１を介して切り替え回路群４０が備えるマルチプレクサ４１に入力される。マルチプレクサ４１は、システムモード時には、入力されてきたデータをＦＦ１に出力し、スキャンモード時には、入力されてきたテストパターンを半導体集積回路１００の内部の図示しない所定の回路（例えばスキャンチェーンの入力側のＦＦ）に出力する。

ＦＦ２から出力されたユーザデータは切り替え回路群４０が備えるマルチプレクサ４２に入力される。また、マルチプレクサ４２には、半導体集積回路１００の内部から、外部に出力するための結果データが入力される。マルチプレクサ４２は、システムモード時にはユーザデータ、スキャンモード時には結果データを選択し、選択したデータをバッファ回路群３０が備えるスリーステートバッファ３２に出力する。スリーステートバッファ３２は、テストコントローラユニット（ＴＣＵ）５０からの制御信号に基づいて入力されてきたデータをＩＯ２０に出力／遮断する。なお、マルチプレクサ４１およびマルチプレクサ４２は外部から入力されるテストモード信号によって入力元の切り替えを行う。

半導体集積回路１００は、さらに、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ、ＣＧ）５１を備えている。ＣＧ５１は、外部からＩＯ２１を介して入力されるクロックを逓倍して高レートのクロックを生成し、生成したクロック（ＣＬＫ）をＩＰ１０へ供給する。

次に、このように構成されている従来の半導体集積回路１００にて実行される境界領域（ＩＰ１０とＩＯ２０との間）の遅延テスト（ＡＣテスト）について説明する。ＡＣテストでは、ＦＦ２〜マルチプレクサ４２〜スリーステートバッファ３２〜ＩＯ２０のデータパス（経路１）の遅延故障を検出する出力ＡＣテストと、ＩＯ２０〜バッファ３１〜マルチプレクサ４１〜ＦＦ１のデータパス（経路２）の遅延故障を検出する入力ＡＣテストとの２種類が実行される。なお、ここでは一例として、Ｈｉｇｈ（すなわち"１"）からＬｏｗ（すなわち"０"）に立下がる立下り信号の遅延をテストする場合をあげて説明する。

図２は出力ＡＣテストのタイミングチャートを説明する図である。具体的には、図２は、最上段から順番に、ＣＧ５１を介してＩＰ１０に供給されるクロック、半導体集積回路１００のモード、シフト動作（テストパターンのスキャン入力、結果データのスキャン出力）を実行するためのスキャンイネーブル信号（Ｓｃａｎ ＥＮ）、ＦＦ２が保持しているデータの状態、ＩＯ２０が受信するデータの状態を示している。

図示するように、出力ＡＣテストを実行する場合、作業者は、テストモード信号をスキャンモードに設定してテストパターンをＩＯ２０からスキャン入力し、ＦＦ２に１が格納され、かつ次のシステムモード時のクロックで０が格納されるような状態とする。すなわち、ＦＦ２は、出力ＡＣテストのテストデータとしての立下り信号を出力できる状態にしておく。そして、作業者は、テストモード信号をシステムモードに設定して経路１を形成させ、所望のタイミングでＣＧ５１を介してクロックを入力する。そして、ＩＯ２０が受信する立下り信号を観察する。クロックを入力してからＩＯ２０が立下り信号を受信するまでの時間が経路２の出力信号の遅延時間（出力Ｄｅｌａｙ）に等しい。

図３は入力ＡＣテストのタイミングチャートを説明する図である。図３は、最上段から順番に、ＣＧ５１を介してＩＰ１０に供給されるクロック、半導体集積回路１００のモード、スキャンイネーブル信号、ＦＦ１が保持しているデータの状態、ＩＯ２０から入力するデータの状態を示している。

作業者は、ＦＦ１が受信する立下り信号を観察するために、初期状態としてＦＦ１の状態を１を保持した状態とする必要がある。そのため、作業者はまず、図示するように、テストモード信号をスキャンモードに設定してＦＦ１に１を格納するテストパターンをスキャン入力する。そして、ＩＯ２０への入力の初期状態として、１が入力されている状態としておく。続いて、作業者は、テストモード信号をシステムモードに設定して経路２を形成させ、ＩＯ２０への入力を０にトグルさせる。すなわち、ＩＯ２０にＡＣテストのテストデータとしての立下り信号を入力する。そして、作業者は、ＦＦ１に立下り信号をキャプチャーさせるべく、ＩＯ２０への立下り信号からのタイミングを調整してクロックを入力する。そして、作業者は、テストモード信号をスキャンモードに設定してスキャンチェーンの経路を形成させてスキャン出力させ、ＦＦ１に０が格納されているか否かを観察する。作業者が立下り信号の入力からの経過時間が入力信号の遅延時間（入力Ｄｅｌａｙ）よりも早いタイミングでクロックを入力した場合、ＦＦ１が立下り信号のキャプチャーに失敗し、ＦＦ１に１が格納されたままとなる。作業者は、上記した入力ＡＣテストにかかる一連の作業を繰り返し実行し、ＦＦ１に０が格納されるまでの最短の経過時間を求め、求めた最短の経過時間を入力Ｄｅｌａｙとする。

このように、従来の半導体集積回路では、出力ＡＣテストを実行する際、ＦＦ２が出力ＡＣテストのテストデータを出力するようなテストパターンを求めてＦＦ１〜ＦＦ６に設定する必要がある。また、入力ＡＣテストを実行する際、ＦＦ１が入力ＡＣテストのテストデータによるトグルを観察できるようなテストパターンを求めてＦＦ１〜ＦＦ６に設定する必要がある。前述のように、ＩＰ１０の内部回路はブラックボックス化された状態で提供されるため、作業者は多大な労力と時間をかけて上記の条件を満たすテストパターンを求めていた。これに対して、本発明の実施の形態は、ＡＣテスト用の経路を二つに分割し、分割された経路のうちの内部回路側の経路の遅延時間を求めるためのテストパターン算出にＡＴＰＧツールを使用可能に構成することによって、作業者がブラックボックス化された内部回路を解釈してテストパターンを作成する手間を省略できるようにしたことが主たる特徴となっている。

以下に添付図面を参照して、本発明の実施の形態にかかる半導体集積回路を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
本第１の実施の形態の半導体集積回路は、出力ＡＣテストを効率的に実行することができるようになっている。図４は、第１の実施の形態の半導体集積回路の構成を説明する図である。なお、第１の実施の形態の半導体集積回路は、前述した従来の半導体集積回路にいくつかの構成要素を追加した構成となっている。以下の説明においては、前述した従来の半導体集積回路と同じ構成要素については同一の符号を付し、詳細な説明を省略する。

図４に示すように、半導体集積回路２００においては、ＩＰ１０は、スキャンモードでもシステムモードでもアクセス可能なＤＦＴ専用の３個のＦＦであるＦＦ２０３〜ＦＦ２０５を備えるＤＦＴ用ＦＦ群２０２とともに、ＩＰカラー（ＩＰ ｃｏｌｌａｒ）と呼ばれるブロック（ＩＰカラー２０１）内に含まれている。また、切り替え回路群４０には、マルチプレクサ２０６が追加されている。ＦＦ２０３〜ＦＦ２０５は、スキャンモードでもアクセスできるように、スキャン化されている。ＣＧ５１は、ＩＰ１０のみならずＤＦＴ用ＦＦ群２０２にもクロックを供給する。

ＦＦ２０５は、クロックが供給されると、保持していたデータをＦＦ２０４に出力する。ＦＦ２０４は、クロックが供給されると、保持していたデータをマルチプレクサ２０６に出力する。ＦＦ２０４とＦＦ２０５とはシリアルに接続されているので、データフローの下流側に位置するＦＦ２０４は２回の遷移を出力することができる。

また、ＦＦ２を介して出力されるユーザデータはマルチプレクサ２０６に入力される。マルチプレクサ２０６は、ＦＦ２０４、ＦＦ２のうちから入力元を一つ選択する。マルチプレクサ２０６が選択した入力元からのデータは、二つに分岐して、夫々マルチプレクサ４２およびＦＦ２０３に入力される。

このように構成される第１の実施の形態の半導体集積回路２００においては、ユーザデータのデータパス（ＦＦ２〜マルチプレクサ２０６〜マルチプレクサ４２〜スリーステートバッファ３２〜ＩＯ２０）は、ＩＰ１０側の経路、すなわちＦＦ２〜マルチプレクサ２０６〜ＦＦ２０３（経路３）と、ＩＯ２０側の経路、すなわちＦＦ２０４〜マルチプレクサ２０６〜マルチプレクサ４２〜スリーステートバッファ３２〜ＩＯ２０（経路４）と、の二つに分割されており、出力Ｄｅｌａｙは、経路３の遅延時間と経路４の遅延時間との和に基づいて求められる。

経路３は、モードに関係なく形成される。言い換えると、経路３の遅延時間を求めるためにシステムモードにする必要がない。したがって、経路３の遅延時間は、ＡＴＰＧツールを利用して求めることができる。まず、作業者は、マルチプレクサ２０６への入力元としてＦＦ２を選択させて経路３を形成させ、テストモード信号をスキャンモードに設定する。

前述のように、ＡＴＰＧツールは、ＦＦ間の回路の遅延テストを実行するためのテストパターンを自動生成することができる。作業者は、ＦＦ２〜ＦＦ２０３間の経路（すなわち経路３）の遅延時間を求めるためのテストパターンをＡＴＰＧツールに生成させる。こうして生成されたテストパターンを作業者はスキャン入力する。ＦＦ２は、テストパターンに基づいて、第１のテストデータとしての立下り信号を生成する。作業者は、ＦＦ２０３が受信する立下り信号を観察し、遅延時間を求める。なお、近年のＡＴＰＧツールはＦＦ間の遅延時間の測定まで行う機能を備えているものがある。作業者はそのようなＡＴＰＧツールを用いてテストパターン生成以降の作業を行ってもよい。このように、作業者は、ＩＰ１０の内部回路の詳細を解釈する作業を必要とすることなく経路３の遅延時間を求めるためのテストパターンを得ることができる。

経路４の遅延時間は以下のようにして求められる。すなわち、まず、作業者は、テストモード信号をスキャンモードに設定する。そして、作業者は、ＦＦ２０４が第２のテストデータとしての立下り信号を出力できるようなテストパターンをＦＦ２０４、ＦＦ２０５にスキャン入力する。具体的には、ＦＦ２０４が０→１→０の遷移を行えばよい。ここでは、ＦＦ２０４、ＦＦ２０５間が直接接続されているので、ＦＦ２０４、ＦＦ２０５に夫々１、０をスキャン入力すればよい。このように、作業者は、ＦＦ２０４、ＦＦ２０５の接続関係を分かっているので、第２のテストデータとしての立下り信号を出力できるようなテストパターンを簡単に求めることができる。

そして、作業者は、テストモード信号をシステムモードに設定し、マルチプレクサ２０６への入力元としてＦＦ２０４を選択させる。そして、作業者は、クロックを入力してＩＯ２０のトグルを観察し、経路４の遅延時間を求める。

なお、ＦＦ２０４およびＦＦ２０５は直接にシリアル接続されているとして説明したが、ＦＦ２０４が２回以上の遷移を行うことができればよいため、ＦＦ２０４、ＦＦ２０５間に組み合わせ回路を介在させてもよい。但し、ＦＦ２０４、ＦＦ２０５間の接続関係は作業者が認識できるものである必要がある。

このように、第１の実施の形態によれば、ＩＰ１０の出力をＩＯ２０に転送するデータパスにＤＦＴ用ＦＦ群２０２を接続して前記データパスをＩＰ側のパスとＩＯ側のパスとに分割し、ＤＦＴ用ＦＦ群２０２は、ＩＰ１０から出力された第１のテストデータを前記ＩＰ側のパスを介して受け取るＦＦ２０３と、ＩＯ側のパスを介してＩＯ２０に出力するための第２のテストデータを保持するＦＦ２０４、ＦＦ２０５と、を備えるように構成したので、作業者にとってブラックボックスに等しいＩＰ１０からＦＦ２０３までの遅延時間を求めるためのテストパターンはＡＴＰＧツールを用いて求めることができ、かつＦＦ２０４からＩＯ２０までの遅延時間を求めるためのテストパターンはＦＦ２０４、ＦＦ２０５間の接続関係に基づいて求めることができるので、境界領域の遅延テストを効率的に実行することができる。

また、ＤＦＴ用ＦＦ群２０２は、切り替え回路群４０とＩＰ１０との間のユーザデータ転送経路に接続されているので、ＩＰ１０からＦＦ２０３までの遅延時間をシステムモードにすることなく求めることができる。

（第２の実施の形態）
本第２の実施の形態の半導体集積回路は、入力ＡＣテストを効率的に実行することができるようになっている。図５は、第２の実施の形態の半導体集積回路の構成を説明する図である。なお、第２の実施の形態の半導体集積回路は、第１の実施の形態と同様に、前述した従来の半導体集積回路にいくつかの構成要素を追加した構成となっている。以下の説明においては、前述した従来の半導体集積回路と同じ構成要素については同一の符号を付し、詳細な説明を省略する。

図５に示すように、半導体集積回路３００においては、ＩＰ１０は、スキャンモードでもシステムモードでもアクセス可能なＤＦＴ専用の３個のＦＦであるＦＦ３０３〜ＦＦ３０５を備えるＤＦＴ用ＦＦ群３０２とともに、ＩＰカラー３０１内に含まれている。また、切り替え回路群４０には、マルチプレクサ３０６が追加されている。ＦＦ３０３〜ＦＦ３０５は、スキャンモードでもアクセスできるように、スキャン化されている。ＣＧ５１は、ＩＰ１０のみならずＤＦＴ用ＦＦ群３０２にもクロックを供給する。

第１の実施の形態において説明したＦＦ２０４とＦＦ２０５との関係と同様に、ＦＦ３０４およびＦＦ３０５は、ＦＦ３０４が２回の遷移ができるようにシリアル接続されている。ここでは、第１の実施の形態と同様に、ＦＦ３０４およびＦＦ３０５は直接接続されているとする。すなわち、ＦＦ３０５は、クロックが供給されると、保持していたデータをＦＦ２０４に出力する。ＦＦ２０４は、クロックが供給されると、保持していたデータをマルチプレクサ３０６に出力する。

また、マルチプレクサ４１を介してユーザデータがマルチプレクサ３０６に入力される。マルチプレクサ３０６は、ＦＦ３０４、マルチプレクサ４１のうちから入力元を一つ選択する。マルチプレクサ３０６が選択した入力元からのデータは、二つに分岐して、夫々ＦＦ３０３およびＦＦ１に入力される。

このように構成される第２の実施の形態の半導体集積回路３００においては、ユーザデータのデータパス（ＩＯ２０〜バッファ３１〜マルチプレクサ４１〜マルチプレクサ３０６〜ＦＦ１）は、ＩＯ側の経路、すなわちＩＯ２０〜バッファ３１〜マルチプレクサ４１〜マルチプレクサ３０６〜ＦＦ３０３（経路５）と、ＩＰ１０側の経路、すなわちＦＦ３０４〜マルチプレクサ３０６〜ＦＦ１（経路６）と、の二つに分割され、入力Ｄｅｌａｙは、経路５の遅延時間と経路６の遅延時間との和に基づいて求められる。

経路５の遅延時間は、以下のようにして求められる。すなわち、まず、作業者は、テストモード信号をスキャンモードに設定する。そして、作業者は、ＦＦ３０３で立下り信号が観察できるようなテストパターンを求めてスキャン入力する。具体的には、ＦＦ３０３に１をスキャン入力する。このように、ＦＦ３０３の接続関係は作業者にとって既知であるので、ＦＦ３０３に入力すべきテストパターンを求めることは簡単である。

そして、作業者は、ＩＯ２０への入力値を１とする。そして、作業者は、テストモード信号をシステムモードに設定し、マルチプレクサ３０６への入力元としてマルチプレクサ４１を選択させ、経路５を形成させる。

そして、作業者は、ＩＯ２０に０を入力する。すなわち、ＩＯ２０への入力を１から０にトグルさせることによって立下り信号（第３のテストデータ）を入力する。そして、作業者は、ＦＦ３０３に０をキャプチャーさせるべくクロックを入力する。そして、作業者は、ＦＦ３０３に立下り信号が伝達されて０がキャプチャーされているか否かを観察する。クロックが入力されてからＦＦ３０３に０がキャプチャーされるまでの最短の時間が経路５の遅延時間に等しい。

経路６は、モードに関係なく形成される。言い換えると、第１の実施の形態の経路３の遅延時間算出時と同様、経路６の遅延時間をもとめるためにシステムモードにする必要がない。したがって、経路６の遅延時間は、ＡＴＰＧツールを利用して求めることができる。作業者は、まず、マルチプレクサ３０６の入力元としてＦＦ３０４を選択させて経路６を形成させ、テストモード信号をスキャンモードに設定する。そして、作業者は、ＦＦ３０４〜ＦＦ１間の遅延時間、すなわち経路６の遅延時間を求めるための第４のテストデータとしての立下り信号をＦＦ３０４が出力し、ＦＦ１が観察できるようなテストパターンをＡＴＰＧツールに生成させ、生成されたテストパターンを用いて経路の遅延時間を求める。また、経路６の遅延時間を求める作業に関しても、テストパターン算出以降の作業をＡＴＰＧツールを用いて自動化するようにしてもよい。

このように、第２の実施の形態によれば、ＩＯ２０からの入力をＩＰ１０に転送するデータパスにＤＦＴ用ＦＦ群３０２を接続して前記データパスをＩＯ側のパスとＩＰ側のパスとに分割し、ＤＦＴ用ＦＦ群３０２は、ＩＯ２０から入力された第３のテストデータをＩＯ側のパスを介して受け取るＦＦ３０３と、ＩＰ側のパスを介してＦＦ１に出力するための第４のテストデータを保持するＦＦ３０４、ＦＦ３０５を備えるように構成したので、作業者はＦＦ３０３の接続関係を分かっているためＩＯ２０からの第３のテストデータの遅延時間を観察可能にするためのテストパターンを簡単に求めることができ、かつＦＦ３０３からＩＰ１０までの遅延時間をＡＴＰＧツールが自動生成するテストパターンにより求めることができるため、境界領域の遅延テストを効率的に実行することができる。

また、ＤＦＴ用ＦＦ群３０２は、切り替え回路群４０とＩＰ１０との間のユーザデータ転送経路に接続されているので、ＦＦ３０４からＩＰ１０までの遅延時間をシステムモードにすることなく求めることができる。

（第３の実施の形態）
上記第１の実施の形態と第２の実施の形態とを同時に適用するようにしてもよい。第３の実施の形態の半導体集積回路は、第１および第２の実施の形態を同時に適用したものである。

図６は、第３の実施の形態の半導体集積回路の構成を説明する図である。図示するように、第３の実施の形態の半導体集積回路４００では、ＩＰ１０は、スキャンモードでもシステムモードでもアクセス可能なＤＦＴ専用の６個のＦＦであるＦＦ２０３〜ＦＦ２０５およびＦＦ３０３〜ＦＦ３０５を備えるＤＦＴ用ＦＦ群４０２とともに、ＩＰカラー４０１内に含まれている。また、切り替え回路群４０には、マルチプレクサ２０６およびマルチプレクサ３０６が追加されている。ＦＦ２０３〜ＦＦ２０５およびＦＦ３０３〜ＦＦ３０５は、スキャンモードでもアクセスできるように、スキャン化されている。ＣＧ５１は、ＩＰ１０のみならずＤＦＴ用ＦＦ群４０２にもクロックを供給する。

ＦＦ２０３〜ＦＦ２０５、ＦＦ３０３〜ＦＦ３０５、マルチプレクサ２０６およびマルチプレクサ３０６の接続関係は、第１および第２の実施の形態にて説明した接続関係と同じである。

このように、第３の実施の形態によれば、第１および第２の実施の形態が同時に適用されているので、入力信号および出力信号の両方に関する遅延テストを効率的に実行することができる。

１〜６ ＦＦ、１０ ＩＰ、２０ ＩＯ、３０ バッファ回路群、３１ バッファ、３２ スリーステートバッファ、４０ 切り替え回路群、４１ マルチプレクサ、４２ マルチプレクサ、５０ ＴＣＵ、５１ ＣＧ、１００ 半導体集積回路、２００ 半導体集積回路、２０１ ＩＰカラー、２０２ ＤＦＴ用ＦＦ群、２０３〜２０５ ＦＦ、２０６ マルチプレクサ、３００ 半導体集積回路、３０１ ＩＰカラー、３０２ ＤＦＴ用ＦＦ群、３０３〜３０５ ＦＦ、３０６ マルチプレクサ、４００ 半導体集積回路、４０１ ＩＰカラー、４０２ ＤＦＴ用ＦＦ群。

Claims (5)

1. 複数のスキャンフリップフロップを含む内部回路部と、
   ＩＯピンと、
   前記内部回路部の出力を前記ＩＯピンへ転送するデータパスに接続されるとともに前記データパスを内部回路部側パスとＩＯピン側パスとに分割する、前記データパスの遅延時間を求める遅延テストのための遅延テスト回路部と、
   を備え、
   前記遅延テスト回路部は、
   前記内部回路部から出力された第１のテストデータを前記内部回路部側パスを介して受け取る内部回路部側スキャンフリップフロップと、
   前記ＩＯピン側パスを介して前記ＩＯピンに出力するための第２のテストデータを保持する複数のＩＯピン側スキャンフリップフロップと、
   を備え、
   前記データパスの遅延時間を、前記内部回路部側パスを転送される前記第１のテストデータの遅延時間と、前記ＩＯピン側パスを転送される前記第２のテストデータの遅延時間と、の和に基づいて求めることを可能とする、
   ことを特徴とする半導体集積回路。
2. 前記第１のテストデータの遅延時間を求めるためのテストパターンはＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｉｏｎ）ツールにより自動生成される、ことを特徴とする請求項１に記載の半導体集積回路。
3. 複数のスキャンフリップフロップを含む内部回路部と、
   ＩＯピンと、
   前記ＩＯピンからの入力を前記内部回路部へ転送するデータパスに接続されるとともに前記データパスをＩＯピン側パスと内部回路部側パスとに分割する、前記データパスの遅延時間を求める遅延テストのための遅延テスト回路部と、
   を備え、
   前記遅延テスト回路部は、
   前記ＩＯピンから入力された第３のテストデータを前記ＩＯピン側パスを介して受け取るＩＯピン側スキャンフリップフロップと、
   前記内部回路部側パスを介して前記内部回路部に出力するための第４のテストデータを保持する複数の内部回路部側スキャンフリップフロップと、
   を備え、
   前記データパスの遅延時間を、前記ＩＯピン側パスを転送される第３のテストデータの遅延時間と、前記内部回路側パスを転送される第４のテストデータの遅延時間と、の和に基づいて求めることを可能とする、
   ことを特徴とする半導体集積回路。
4. 前記第４のテストデータの遅延時間を求めるためのテストパターンはＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｉｏｎ）ツールにより自動生成される、ことを特徴とする請求項３に記載の半導体集積回路。
5. 前記ＩＯピンと前記内部回路部との間に介在して接続され、前記データパスと前記遅延テスト回路部が備える夫々のスキャンフリップフロップにスキャンシフト動作させるための前記データパスと異なるスキャンパスとを切り替える切り替え回路部をさらに備え、
   前記遅延テスト回路部は、前記切り替え回路部と前記内部回路部との間の前記データパスに接続されている、
   ことを特徴とする請求項１乃至請求項４のうちの何れか１項に記載の半導体集積回路。

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