DE602004008234T2

DE602004008234T2 - Automatisches detektieren und routen von testsignalen

Info

Publication number: DE602004008234T2
Application number: DE602004008234T
Authority: DE
Inventors: Daniel Lee San Jose AVERY; Joel San Jose BAILEY
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2003-03-04
Filing date: 2004-02-28
Publication date: 2008-05-08
Anticipated expiration: 2024-02-29
Also published as: WO2004079382A1; EP1601984B1; ATE370424T1; EP1601984A1; CN1756962A; DE602004008234D1; JP2006519388A; US20060200715A1

Description

Die vorliegende Erfindung bezieht sich allgemein auf das Testen integrierter Schaltungen (ICs) und vor allem auf IC-Testverfahren und Anordnungen, wie sie in Verbindung mit IEEE JTAG-Standards (Joint Test Access Group) und anderen, die digitale Testsignale und digitale Signalprotokolle beinhalten, verwendet werden.
Die Elektronikindustrie verlässt sich weiter auf Fortschritte in der Halbleitertechnologie, um Bauelemente höherer Funktion auf kompakteren Flächen zu realisieren. Für viele Anwendungen erfordert das Realisieren von Bauelementen höherer Funktion das Integrieren einer großen Anzahl von elektronischen Bauelementen in eine einzelne Siliziumscheibe. Da die Anzahl elektronischer Bauelemente pro gegebener Fläche der Siliziumscheibe zunimmt, werden Herstellungs- und Testprozesse schwieriger.
Eine breite Vielfalt von Techniken wurde in integrierten Schaltungen (IC) verwendet, um sicherzustellen, dass sie, wenn sie einmal hergestellt sind, völlig in Übereinstimmung mit ihren beabsichtigten Design- und Implementierungsspezifikationen arbeiten. Viele der komplexeren IC-Designs enthalten Schaltungen, die schaltungsinternes Testen über die IC-Zugangsgins erlauben. Die IEEE 1149.1-JTAG-Empfehlung stellt beispielsweise Testschaltungsarchitektur für die Verwendung innerhalb solcher ICs bereit. Diese Architektur beinhaltet einen an die IC-Pins gekoppelten Testzugangs-Portcontroller (TAP) zum Bereitstellen von Zugang zu und zum Steuern von verschiedenen in ein solches IC designte Standardfeatures. Einige dieser Features sind interner Scan, Boundary-Scan, eingebauter Test und Emulation.
Für eine Vielfalt von Implementierungen werden verschiedene Schaltungspfade unter Verwendung der JTAG-Empfehlungen getestet, abhängig von der Art des durchgeführten Tests. Typisch wurden mechanische Verbindungen (d.h. Steckbrücken) verwendet, um für JTAG-Art-Testen einen solchen gewünschten Schaltungspfad auszuwählen. Aber das Setzen mechanischer Verbindungen erfordert Zugang zu den Verbindungen, die gesetzt werden. Schaltungsmodule (z.B. permanente und/oder wiederverwendbare Blöcke und ICs) können beispielsweise aufeinandergestapelt sein, sodass beim Setzen der Steckbrücken die Schaltungsmodule auseinander gezogen werden müssen. Wenn beim Set zen der Steckbrücken Fehler gemacht werden, muss der Prozess, die Module auseinanderzuziehen und die Steckbrücken zu setzen, wiederholt werden. Die Implementierung dieses mechanischen Setzens von Verbindungen war herausfordernd. Beispielsweise beinhaltet das Auseinandernehmen von Modulen, um Verbindungen herzustellen, ein Risiko, die Anschlussstecker, Platinen und/oder andere daran beteiligte Schaltkreise zu beschädigen.
Zusätzlich werden, für viele Chipdesigns, kundenspezifische Chips durch Beschreiben ihrer Funktionalität unter Verwendung einer Hardwarebeschreibungssprache (HDL), wie z.B. Verilog oder VHDL, gemacht. Die Hardwarebeschreibung wird oft geschrieben, um das Design als eine Menge funktionaler Makros zu charakterisieren. Das Design wird computersimuliert, um sicherzustellen, dass den Kundendesignkriterien genügt wird. Ein Beispiel eines kundenspezifischen Chips ist in „ICEBERG, an embedded incircuit emulator synthesizer for microcontrollers„ von Huang et al. in: Proc. of the 36^th Design Conference, New Orleans, LA, USA 21.-25. Juni 1999, Seiten 580-585 gegeben, in dem ein modifizierter Chip offenbart wird, in dem die JTAG-Schaltkreise der offenbarten Schaltung mit dedizierten Debug-Registern verbessert sind, um Silizium-Debug zu ermöglichen.
Für hoch komplexe Kunden-Chipdesigns kann der obige Prozess mühsam und teuer sein. Die hochintegrierte integrierte Struktur solcher Chips führt zu unerwarteten Problemen, wie z.B. Signaltiming, Rauscheinkopplung und Signalpegelthemen. Folglich beinhalten solche komplexen Kunden-Chipdesigns umfangreiche Validierung. Diese Validierung wird im Allgemeinen an verschiedenen Phasen unter Verwendung eines Verilog- oder VHDL-Simulators durchgeführt. Einmal auf diesem Niveau validiert, wird der Verilog- oder VHDL-HDL-Code, beispielsweise unter Verwendung von „Synopsis", zu einer Netzliste synthetisiert, die an eine ASIC (Application Specific Integrated Circuit, anwendungsspezifische integrierte Schaltung) – Foundry zur Prototypenherstellung geliefert wird. Der ASIC-Prototyp wird dann in Silizium getestet. Sogar nach einer solchen Validierung mit dem Verilog- oder VHDL-Simulator sind unerwartete Probleme typisch.
Überwinden dieser Probleme beinhaltet mehr Iterationen des obigen Prozesses, mit Testen und Validierung bei sowohl den Simulations- als auch den Prototypherstellungsphasen. Solche Wiederholung erhöht signifikant die Designzeit und Kosten um ein solches Maß, dass diese Praxis in dem heutigen zeitempfindlichen Markt nicht tolerierbar ist. Diese und andere Schwierigkeiten stellen Herausforderungen an das Design und Testen für eine Vielfalt von Anwendungen. Unterschiedliche Aspekte der vorliegenden Erfindung beinhalten Testansätze für eine Vielfalt von integrierten Schaltungen, wie z.B. solche, die Speicherschaltungen und andere einschließen. Die vorliegende Erfindung wird in einer Anzahl von Implementierungen und Anwendungen veranschaulicht, von denen einige unten zusammengefasst sind.
Gemäß einer Beispielsausführungsform der vorliegenden Erfindung wird ein steuerbarer Schalter betätigt, um Testsignale über einen ausgewählten Schaltungspfad zu koppeln, wobei der Schalter als Antwort auf an einem Eingangsknoten detektierte Testsignale gesteuert wird. Mit diesem Ansatz wird das Schalten zum Leiten von Testdaten automatisch herbeigeführt, ohne notwendigerweise manuelle Schaltansätze zu beinhalten, wie solche, die die Verwendung von Steckbrücken beinhalten.
In einer spezielleren Beispielausführungsform der vorliegenden Erfindung wird ein Mikrocontroller programmiert, automatisch Testdateneingänge (TDIs) auf Testsignale hin zu beobachten. Auf die Detektierung eines Testsignals hin identifiziert der Mikrocontroller einen speziellen Schaltungspfad, zu dem die Testdaten geleitet werden sollen, und steuert einen Schalter zum Leiten des Testsignals zwischen den TDIs und dem Schaltungspfad. In einer spezielleren Implementierung ist der Mikrocontroller weiter programmiert, einen Schalter zum Leiten einer Antwort auf das Testsignal zu einem Testdatenausgang (TDO) zu steuern.
In einer anderen Beispielausführungsform der vorliegenden Erfindung enthält eine zwischenschaltbare Leiterplatte eine Vielzahl von Schaltungspfaden und steuerbaren Schaltern, die angepasst sind, Testdaten zwischen mindestens einem der Schaltungspfade und einem Kommunikationsknoten zu leiten. Ein Mikrocontroller ist programmiert, die steuerbaren Schalter als Antwort auf an dem Kommunikationsknoten beobachtete Signale zu steuern. Als Antwort auf das Detektieren eines Testsignals an dem Kommunikationsknoten wird der Mikrocontroller programmiert, einen speziellen der Schaltungspfade, zu dem das Testsignal geleitet werden soll, zu identifizieren. Der Mikrocontroller steuert dann die steuerbaren Schalter, einen Signalpfad zwischen dem Kommunikationsknoten und dem Schaltungspfad zu koppeln. Mit diesem Ansatz ist Zugang zu der zwischenschaltbaren Leiterplatte, beispielsweise zum Verbinden von Steckbrückenleitungen für Schaltschaltungen, nicht notwendig. Dieser Ansatz wurde auch nützlich gefunden, wenn die zwischenschaltbare Leiterplatte so mit einer anderen Anordnung verbunden ist, dass physischer Zugang schwierig oder nicht möglich ist.
In einer anderen Beispielausführungsform enthalten ein oder mehr der in den obigen Abschnitten diskutierten Schaltungspfade Pfade zum Leiten von Testdaten zwischen der zwischenschaltbaren Leiterplatte und einer anderen zwischenschaltbaren Leiterplatte. Der Mikrocontroller detektiert das Vorhandensein der anderen zwischenschaltbaren Leiterplatte als Antwort auf die beobachteten Signale und steuert die steuerbaren Schalter, Daten zu oder von der anderen zwischenschaltbaren Leiterplatte zu leiten.
Die obige Zusammenfassung der vorliegenden Erfindung ist nicht dafür vorgesehen, jede Ausführungsform oder jede Implementierung der vorliegenden Erfindung zu beschreiben. Die obige Zusammenfassung der vorliegenden Erfindung ist nicht dafür vorgesehen, jede illustrierte Ausführungsform oder jede Implementierung der vorliegenden Erfindung zu beschreiben. Die Figuren und detaillierte Beschreibung, die folgen, veranschaulichen diese Ausführungsformen genauer.

Claims

Kommunikativ an JTAG-Testknoten (210) gekoppelte Mikrocomputeranordnung (200), wobei die Mikrocomputeranordnung Folgendes umfasst: eine steuerbare Schalteranordnung (220), die kommunikativ zwischen die JTAG-Testknoten und mindestens zwei JTAG-Signalpfade (240, 246) gekoppelt ist; und einen Mikrocontroller (205), der kommunikativ an die JTAG-Testknoten gekoppelt ist und programmiert ist, die steuerbare Schalteranordnung zu steuern, Daten zwischen mindestens einem der JTAG-Testknoten und mindestens einem der JTAG-Signalpfade zu leiten, dadurch gekennzeichnet, dass der Mikrocontroller: angeordnet ist, die JTAG-Testknoten zu beobachten, um automatisch ein Testsignal an einem der JTAG-Testknoten zu detektieren; und programmiert ist, die steuerbare Schalteranordnung als Antwort auf das automatisch detektierte Testsignal zu steuern.
Mikrocomputeranordnung nach Anspruch 1, in der der Mikrocontroller programmiert ist, die steuerbare Schalteranordnung zu steuern, Daten entlang eines der JTAG-Signalpfade zwischen den JTAG-Testknoten und einer bestimmten Einrichtung zu leiten, um einen JTAG-Test an der bestimmten Einrichtung durchzuführen.
Mikrocomputeranordnung nach Anspruch 1, in der der Mikrocontroller programmiert ist, die JTAG-Testknoten unter Verwendung einer Interrupt-Routine zu beobachten, um automatisch das Testsignal zu detektieren.
Mikrocomputeranordnung nach Anspruch 3, in der der Mikrocontroller programmiert ist, die JTAG-Testknoten unter Verwendung einer Vielzahl von Interrupt-Routine zu beobachten, wobei jede der Vielzahl von Interrupt-Routinen angepasst ist, einen der JTAG-Testknoten zu beobachten, um ein Testsignal darauf zu detektieren, der Mikrocontroller angepasst ist, als Antwort darauf, dass die Interrupt-Routine auf dem beobachte ten JTAG-Testknoten ein Testsignal detektiert, die Daten zwischen dem beobachteten JTAG-Testknoten und mindestens einem der JTAG-Signalpfade zu leiten.
Mikrocomputeranordnung nach Anspruch 4, in der jede Interrupt-Routine einem einzelnen JTAG-Testknoten zugeordnet ist und in der der Mikrocontroller programmiert ist, den steuerbaren Schalter zu steuern, als eine Funktion der Zuordnung der bestimmten Interrupt-Routine, die ein Testsignal detektiert, Daten zwischen einem bestimmten JTAG-Testknoten und einem der JTAG-Signalpfade zu leiten.
Mikrocomputeranordnung nach Anspruch 1, in der die steuerbare Schalteranordnung angepasst ist, als Antwort auf den Mikrocontroller Daten entlang eines JTAG-Signalpfades von einem ersten JTAG-Testknoten zu einem zweiten JTAG-Testknoten zu leiten.
Mikrocomputeranordnung nach Anspruch 1, in der die steuerbare Schalteranordnung angepasst ist, Daten entlang eines JTAG-Signalpfades von einem ersten JTAG-Testknoten zu einer Einrichtung, die auf die Daten antwortet, zu leiten und eine Antwort der Einrichtung zu einem JTAG-Ausgangsknoten zu leiten.
Mikrocomputeranordnung nach Anspruch 7, in der die Einrichtung mindestens eins des Folgenden enthält: eine FPGA-Einrichtung, eine FPGA-Steckkarte, eine Erweiterungskarte und eine externe Schaltung, die kommunikativ mit dem Mikrocontroller gekoppelt ist.
Mikrocomputeranordnung nach Anspruch 1, die weiter eine zwischenschaltbare Leiterplatte umfasst, die konfiguriert und angepasst zum Anschließen an andere zwischenschaltbare Leiterplatten ist, in der die steuerbare Schalteranordnung und mindestens zwei JTAG-Signalpfade auf der zwischenschaltbaren Leiterplatte aufgebracht sind.
Mikrocomputeranordnung nach Anspruch 9, in der die zwischenschaltbare Leiterplatte für ein derartiges Koppeln mit einer anderen zwischenschaltbaren Leiterplatte konfiguriert und angeordnet ist, dass physischer Zugang zu der steuerbaren Schalteranordnung verhindert wird.
Mikrocomputeranordnung nach Anspruch 10, in der die steuerbare Schalteranordnung angepasst, die Daten entlang eines JTAG-Signalpfades zu leiten, der einen Signalpfad zwischen der zwischenschaltbaren Leiterplatte und der anderen zwischenschaltbaren Leiterplatte enthält.
System zum Designen eines Halbleiterbauelements, wobei das System Folgendes umfasst: eine dekonfigurierbare und erweiterbare Referenz-Chip-Entwicklungsplattform, die programmierbar ist, und eine Hardware-rekonfigurierbare Schaltung (300) und eine Vielzahl von Funktionsblock-Makros enthält, wobei die Hardware-rekonfigurierbare Schaltung (300) Folgendes umfasst: eine Mikrocomputeranordnung nach Anspruch 1; eine Sammlung von Funktionsblock-Makros, von denen mindestens eines aus der dekonfigurierbare und erweiterbare Referenz-Chip-Entwicklungsplattform erhalten wird; eine Interfaceschaltung, die konfiguriert und angeordnet ist, die dekonfigurierbare und erweiterbare Referenz-Chip-Entwicklungsplattform zu erweitern, einschließlich einer Zweiwegepufferanordnung und Logikschaltkreisen, die angepasst sind, kommunikativ eine Vielzahl externer Einrichtungen mit der Referenz-Chip-Entwicklungsplattform zu koppeln und darin eine erweiterte dekonfigurierbare und erweiterbare Referenz-Chip-Entwicklungsplattform zu schaffen, die Co-Entwicklung und Co-Validierung von Hardware und Software ermöglicht; einen Synthesizer, der angepasst ist, zu verursachen, dass der genannte mindestens eine der Funktionsblock-Makros als eine Konfiguration der Hardware-rekonfigurierbaren Schaltung repräsentiert wird; und worin die erweiterte dekonfigurierbare und erweiterbare Referenz-Chip-Entwicklungsplattform angepasst ist, die Konfiguration in der Hardware-rekonfigurierbaren Schaltung innerhalb der erweiterten dekonfigurierbaren und erweiterbaren Referenz-Chip-Entwicklungsplattform zu validieren.