JP2000022081A - 半導体集積回路におけるバウンダリスキャンレジスタの配置方法 - Google Patents
半導体集積回路におけるバウンダリスキャンレジスタの配置方法Info
- Publication number
- JP2000022081A JP2000022081A JP10184850A JP18485098A JP2000022081A JP 2000022081 A JP2000022081 A JP 2000022081A JP 10184850 A JP10184850 A JP 10184850A JP 18485098 A JP18485098 A JP 18485098A JP 2000022081 A JP2000022081 A JP 2000022081A
- Authority
- JP
- Japan
- Prior art keywords
- boundary scan
- circuit
- scan register
- cell
- functional core
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ＡＮＳＩ／ＩＥＥＥ１１４９．１標準のテス
トを実現する複数のバウンダリスキャンレジスタと機能
コアを含む半導体集積回路において、タイミングあるい
は信号鈍りによる品質問題を引き起こす配線長の増大を
防ぐ。 【解決手段】 機能コアセル３１０のＩ／Ｏ回路セル隣
接辺にバウンダリスキャンレジスタセル３０１〜３０３
を配置する領域を生成し、Ｉ／Ｏ回路セルと相対する位
置にバウンダリスキャンレジスタセル３０１〜３０３を
配置させ、機能コアセルの入出力ピン３３１〜３３４と
バウンダリスキャンレジスタセルの入出力ピン３４１〜
３４６とが外部入出力ピンとなるような機能セルを構成
して、チップ上に配置することによってバウンダリスキ
ャンレジスタセルをＩ／Ｏ回路セルに近接配置する。
トを実現する複数のバウンダリスキャンレジスタと機能
コアを含む半導体集積回路において、タイミングあるい
は信号鈍りによる品質問題を引き起こす配線長の増大を
防ぐ。 【解決手段】 機能コアセル３１０のＩ／Ｏ回路セル隣
接辺にバウンダリスキャンレジスタセル３０１〜３０３
を配置する領域を生成し、Ｉ／Ｏ回路セルと相対する位
置にバウンダリスキャンレジスタセル３０１〜３０３を
配置させ、機能コアセルの入出力ピン３３１〜３３４と
バウンダリスキャンレジスタセルの入出力ピン３４１〜
３４６とが外部入出力ピンとなるような機能セルを構成
して、チップ上に配置することによってバウンダリスキ
ャンレジスタセルをＩ／Ｏ回路セルに近接配置する。
Description
【０００１】
【発明の属する技術的分野】ＡＮＳＩ／ＩＥＥＥ１１４
９．１標準に規定されているバウンダリスキャンテスト
を可能にするバウンダリスキャンレジスタと、機能的に
最適化、あるいは面積的に最小化された機能コアを含む
半導体集積回路に適用されるバウンダリスキャンレジス
タの配置方法に関するものである。
９．１標準に規定されているバウンダリスキャンテスト
を可能にするバウンダリスキャンレジスタと、機能的に
最適化、あるいは面積的に最小化された機能コアを含む
半導体集積回路に適用されるバウンダリスキャンレジス
タの配置方法に関するものである。
【０００２】
【従来の技術】従来、バウンダリスキャンレジスタは半
導体集積回路中で、機能コアを制御する回路あるいは機
能コアと独立した機能を提供する回路中に配置するか、
あるいはバウンダリスキャンレジスタを包含するＩ／Ｏ
回路として配置されるものであった。
導体集積回路中で、機能コアを制御する回路あるいは機
能コアと独立した機能を提供する回路中に配置するか、
あるいはバウンダリスキャンレジスタを包含するＩ／Ｏ
回路として配置されるものであった。
【０００３】従来の半導体集積回路におけるバウンダリ
スキャンレジスタの配置方法を図５（ｂ）を参照して説
明する。すなわち、従来では、１チップ回路接続情報５
０１に基づいて、複数のバウンダリスキャンレジスタと
一つ以上のテスト制御回路を挿入するＢＳ（バウンダリ
スキャン）回路挿入５０２の工程を行った後、バウンダ
リスキャン回路の挿入された接続情報５０３が得られ、
この接続情報５０３に基づいて配置配線５０４の工程に
おいて配置配線することにより、１チップのレイアウト
が完成５０５していた。
スキャンレジスタの配置方法を図５（ｂ）を参照して説
明する。すなわち、従来では、１チップ回路接続情報５
０１に基づいて、複数のバウンダリスキャンレジスタと
一つ以上のテスト制御回路を挿入するＢＳ（バウンダリ
スキャン）回路挿入５０２の工程を行った後、バウンダ
リスキャン回路の挿入された接続情報５０３が得られ、
この接続情報５０３に基づいて配置配線５０４の工程に
おいて配置配線することにより、１チップのレイアウト
が完成５０５していた。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来の方法では、バウンダリスキャンレジスタが機能コア
を制御する回路、あるいは機能コアと独立した機能を提
供する回路中に配置された場合、バウンダリスキャンレ
ジスタは、機能コアなどの配置によって制約を受けて、
接続しているＩ／Ｏ回路から遠方に配置され、そのため
配線遅延によるタイミングエラーあるいは電気信号の鈍
りによる品質の問題を発生させ、また、バウンダリスキ
ャンレジスタを包含するＩ／Ｏ回路として配置された場
合、Ｉ／Ｏ回路の面積が増大することによって、Ｉ／Ｏ
回路のみでチップ外郭の大きさが固定されてしまい、面
積最小化を妨げる等の問題があった。
来の方法では、バウンダリスキャンレジスタが機能コア
を制御する回路、あるいは機能コアと独立した機能を提
供する回路中に配置された場合、バウンダリスキャンレ
ジスタは、機能コアなどの配置によって制約を受けて、
接続しているＩ／Ｏ回路から遠方に配置され、そのため
配線遅延によるタイミングエラーあるいは電気信号の鈍
りによる品質の問題を発生させ、また、バウンダリスキ
ャンレジスタを包含するＩ／Ｏ回路として配置された場
合、Ｉ／Ｏ回路の面積が増大することによって、Ｉ／Ｏ
回路のみでチップ外郭の大きさが固定されてしまい、面
積最小化を妨げる等の問題があった。
【０００５】本発明は、従来の問題を解決するためにな
されたものであり、Ｉ／Ｏ回路と対をなすバウンダリス
キャンレジスタを、機能コアのＩ／Ｏ回路に隣接する外
郭部に配置し、かつ回路接続情報上は機能コアとバウン
ダリスキャンレジスタを包含するブロックとすること
で、タイミング上の問題を引き起こす配線長の増加を抑
制し、半導体集積回路全体へのタイミングに関する影響
を最小限にとどめることを可能にした半導体集積回路に
おけるバウンダリスキャンレジスタの配置方法を提供す
るものである。
されたものであり、Ｉ／Ｏ回路と対をなすバウンダリス
キャンレジスタを、機能コアのＩ／Ｏ回路に隣接する外
郭部に配置し、かつ回路接続情報上は機能コアとバウン
ダリスキャンレジスタを包含するブロックとすること
で、タイミング上の問題を引き起こす配線長の増加を抑
制し、半導体集積回路全体へのタイミングに関する影響
を最小限にとどめることを可能にした半導体集積回路に
おけるバウンダリスキャンレジスタの配置方法を提供す
るものである。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るバウンダリスキャンレジスタの配置方
法は、半導体集積回路の配置位置情報から機能コアに隣
接するＩ／Ｏ回路に接続するバウンダリスキャンレジス
タを特定し、特定されたバウンダリスキャンレジスタと
機能コアを包含するブロックを生成する。前記機能コア
の、Ｉ／Ｏ回路隣接辺にはバウンダリスキャンレジスタ
を接続する配線をもつブロックを、Ｉ／Ｏ回路の配置順
序にしたがって並べ、機能コアのＩ／Ｏ回路隣接辺に存
在した機能コアの入出力ピンを、このバウンダリスキャ
ンレジスタを接続する配線をもつブロック上を通過して
新たなブロックの辺へピンとして生成する。新たなブロ
ックには回路接続情報として、包含したバウンダリスキ
ャンレジスタへの入出力情報と、機能コアの入出力情報
が付加される。
め、本発明に係るバウンダリスキャンレジスタの配置方
法は、半導体集積回路の配置位置情報から機能コアに隣
接するＩ／Ｏ回路に接続するバウンダリスキャンレジス
タを特定し、特定されたバウンダリスキャンレジスタと
機能コアを包含するブロックを生成する。前記機能コア
の、Ｉ／Ｏ回路隣接辺にはバウンダリスキャンレジスタ
を接続する配線をもつブロックを、Ｉ／Ｏ回路の配置順
序にしたがって並べ、機能コアのＩ／Ｏ回路隣接辺に存
在した機能コアの入出力ピンを、このバウンダリスキャ
ンレジスタを接続する配線をもつブロック上を通過して
新たなブロックの辺へピンとして生成する。新たなブロ
ックには回路接続情報として、包含したバウンダリスキ
ャンレジスタへの入出力情報と、機能コアの入出力情報
が付加される。
【０００７】このようにすることによって、機能コアと
バウンダリスキャンレジスタを包含するブロックを機能
コアと同位置に配置するだけで、バウンダリスキャンレ
ジスタは対応するＩ／Ｏ回路と近接配置され、その配線
長は短く抑制される。
バウンダリスキャンレジスタを包含するブロックを機能
コアと同位置に配置するだけで、バウンダリスキャンレ
ジスタは対応するＩ／Ｏ回路と近接配置され、その配線
長は短く抑制される。
【０００８】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【０００９】図５（ａ）は本発明の一実施形態を説明す
るための半導体集積回路におけるバウンダリスキャンレ
ジスタの配置方法の概略説明図であり、図５（ｂ）に基
づいて説明した部分には同一符号を付して詳しい説明は
省略する。
るための半導体集積回路におけるバウンダリスキャンレ
ジスタの配置方法の概略説明図であり、図５（ｂ）に基
づいて説明した部分には同一符号を付して詳しい説明は
省略する。
【００１０】図５（ａ）に示すように、本実施形態で
は、図５（ｂ）に示す工程進行５２１による配置配線５
０４の工程へは進まず、新機能コア生成５１１の工程と
接続情報修正５１３の工程を行い、これによって新機能
コア５１２と修正接続情報５１４を得て、この新機能コ
ア５１２と修正接続情報５１４とを用いて配置配線５０
４の工程を行う。
は、図５（ｂ）に示す工程進行５２１による配置配線５
０４の工程へは進まず、新機能コア生成５１１の工程と
接続情報修正５１３の工程を行い、これによって新機能
コア５１２と修正接続情報５１４を得て、この新機能コ
ア５１２と修正接続情報５１４とを用いて配置配線５０
４の工程を行う。
【００１１】図１は図５（ａ）におけるＢＳ回路挿入５
０２のバウンダリスキャンレジスタが挿入された状態の
回路接続情報の構成図である。
０２のバウンダリスキャンレジスタが挿入された状態の
回路接続情報の構成図である。
【００１２】図１において、Ｉ／Ｏ回路１０１〜１０８
は、それぞれ１つ以上のバウンダリスキャンレジスタ１
１１〜１１８に接続している。回路接続情報は既に配置
配線されたブロックである機能コア１４１とその制御回
路あるいは付加機能回路である論理回路１４４，１４８
を包含するチップコア１４２を含み、それらはネット１
４３，１４６，１４７等により接続されている。バウン
ダリスキャンレジスタ１１１〜１１８はネット１４５に
よりリング状に接続され、ネット１４５のリング上にテ
スト制御回路１２１が接続されて、テスト入力１２２〜
１２５によってテストが制御される。バウンダリスキャ
ンレジスタ１１１〜１１８は、チップコア１４２に対し
てネット１３１〜１３８により接続して、その入出力と
なっており、機能コア１４１あるいは論理回路１４４，
１４８への信号入出力となる。
は、それぞれ１つ以上のバウンダリスキャンレジスタ１
１１〜１１８に接続している。回路接続情報は既に配置
配線されたブロックである機能コア１４１とその制御回
路あるいは付加機能回路である論理回路１４４，１４８
を包含するチップコア１４２を含み、それらはネット１
４３，１４６，１４７等により接続されている。バウン
ダリスキャンレジスタ１１１〜１１８はネット１４５に
よりリング状に接続され、ネット１４５のリング上にテ
スト制御回路１２１が接続されて、テスト入力１２２〜
１２５によってテストが制御される。バウンダリスキャ
ンレジスタ１１１〜１１８は、チップコア１４２に対し
てネット１３１〜１３８により接続して、その入出力と
なっており、機能コア１４１あるいは論理回路１４４，
１４８への信号入出力となる。
【００１３】図２は図１に示した回路接続情報に基づく
配置状態を示す概略構成図である。
配置状態を示す概略構成図である。
【００１４】図２において、論理回路レイアウトブロッ
ク２２２には、図１の論理回路１４４，１４８およびテ
スト制御回路１２１が配置される。図１のＩ／Ｏ回路１
０１〜１０８およびテスト入力１２２〜１２５に対応す
るＩ／Ｏ回路セル２０１〜２１２のなかで、機能コアセ
ル２２１に隣接するＩ／Ｏ回路セル２０１，２０２，２
１２が、図１のＩ／Ｏ回路１０１，１０２，１０３に対
応しており、このＩ／Ｏ回路セル２０１，２０２，２０
３にバウンダリスキャンレジスタセルが接続している場
合、論理回路レイアウトブロック２２２内に配置すると
バウンダリスキャンレジスタセルがＩＯ回路セルから離
れてしまう。そこで、図５（ａ）に示すように、新たな
機能コアセル５１２を生成する。
ク２２２には、図１の論理回路１４４，１４８およびテ
スト制御回路１２１が配置される。図１のＩ／Ｏ回路１
０１〜１０８およびテスト入力１２２〜１２５に対応す
るＩ／Ｏ回路セル２０１〜２１２のなかで、機能コアセ
ル２２１に隣接するＩ／Ｏ回路セル２０１，２０２，２
１２が、図１のＩ／Ｏ回路１０１，１０２，１０３に対
応しており、このＩ／Ｏ回路セル２０１，２０２，２０
３にバウンダリスキャンレジスタセルが接続している場
合、論理回路レイアウトブロック２２２内に配置すると
バウンダリスキャンレジスタセルがＩＯ回路セルから離
れてしまう。そこで、図５（ａ）に示すように、新たな
機能コアセル５１２を生成する。
【００１５】前記新たな機能コアセル５１２に対応する
セルの構成図を図３に示す。
セルの構成図を図３に示す。
【００１６】図３において、図１の機能コア１４１に対
応する機能コアセル３１０に、図２の配置位置情報から
得られた隣接するＩ／Ｏ回路セルが図１の回路接続情報
上で接続されているバウンダリスキャンレジスタ１１１
〜１１３に対応するバウンダリスキャンレジスタセル３
０１〜３０３を、図２のＩ／Ｏ回路セルの近傍になる図
３の位置に配置する。
応する機能コアセル３１０に、図２の配置位置情報から
得られた隣接するＩ／Ｏ回路セルが図１の回路接続情報
上で接続されているバウンダリスキャンレジスタ１１１
〜１１３に対応するバウンダリスキャンレジスタセル３
０１〜３０３を、図２のＩ／Ｏ回路セルの近傍になる図
３の位置に配置する。
【００１７】図１のバウンダリスキャンレジスタをリン
グ状に接続するネット１４５は、配線３２２〜３２４の
ように配線され、その終端３２１，３２５ではピンを形
成する。またバウンダリスキャンレジスタセルの電源に
関する配線も、この配線３２２に沿って配線される。機
能コアセル３１０に当初から存在している入出力ピン３
１１〜３１６のうち、バウンダリスキャンレジスタセル
を配置した上辺と左辺のピンは、配線３２２とは異なる
配線層で最外周まで配線されてピンを形成し、右辺と下
辺のピンはそのまま利用される。バウンダリスキャンレ
ジスタセル３０１〜３０３の入出力は新たな機能コアセ
ルのピンとして生成される。また、電気信号の鈍りを防
ぐためにバウンダリスキャンレジスタセル３０１〜３０
３に加えて、ドライブ強度の大きなバッファセルを配置
してもよい。
グ状に接続するネット１４５は、配線３２２〜３２４の
ように配線され、その終端３２１，３２５ではピンを形
成する。またバウンダリスキャンレジスタセルの電源に
関する配線も、この配線３２２に沿って配線される。機
能コアセル３１０に当初から存在している入出力ピン３
１１〜３１６のうち、バウンダリスキャンレジスタセル
を配置した上辺と左辺のピンは、配線３２２とは異なる
配線層で最外周まで配線されてピンを形成し、右辺と下
辺のピンはそのまま利用される。バウンダリスキャンレ
ジスタセル３０１〜３０３の入出力は新たな機能コアセ
ルのピンとして生成される。また、電気信号の鈍りを防
ぐためにバウンダリスキャンレジスタセル３０１〜３０
３に加えて、ドライブ強度の大きなバッファセルを配置
してもよい。
【００１８】図４は前記のように生成された新たな機能
コアを含む修正接続情報５１４の構成図である。
コアを含む修正接続情報５１４の構成図である。
【００１９】図４において、新機能コア４４１にＩ／Ｏ
回路４０１〜４０３からの入出力ネット４１１〜４１３
が直接入力されて、新機能コア４４１内部のバウンダリ
スキャンレジスタに接続し、ネット４５１〜４５３によ
り論理回路４４４，４４８、あるいは新機能コア内部の
機能コアに接続する。バウンダリスキャンレジスタをリ
ング状に接続するネット４４５は、新たに図３の新機能
コアセルに生成されたピン３２１，３２５に相当する新
機能コアの入出力ピン４５４，４５５に接続し、新機能
コアセル内部においてバウンダリスキャンレジスタをリ
ング状に接続する。バウンダリスキャンレジスタ４１４
〜４１８は、チップ上では論理回路４４４，４４８およ
びテスト制御回路４２１と同じく図２の論理回路レイア
ウトブロック２２２内においてＩ／Ｏ回路セルの近傍に
配置される。
回路４０１〜４０３からの入出力ネット４１１〜４１３
が直接入力されて、新機能コア４４１内部のバウンダリ
スキャンレジスタに接続し、ネット４５１〜４５３によ
り論理回路４４４，４４８、あるいは新機能コア内部の
機能コアに接続する。バウンダリスキャンレジスタをリ
ング状に接続するネット４４５は、新たに図３の新機能
コアセルに生成されたピン３２１，３２５に相当する新
機能コアの入出力ピン４５４，４５５に接続し、新機能
コアセル内部においてバウンダリスキャンレジスタをリ
ング状に接続する。バウンダリスキャンレジスタ４１４
〜４１８は、チップ上では論理回路４４４，４４８およ
びテスト制御回路４２１と同じく図２の論理回路レイア
ウトブロック２２２内においてＩ／Ｏ回路セルの近傍に
配置される。
【００２０】このようにして、大規模な機能コアを内蔵
するチップにおいて、バウンダリスキャンテストを可能
にする配置を、タイミングのずれ、あるいは信号鈍りに
よる品質低下を抑えつつ行うことが可能になる。
するチップにおいて、バウンダリスキャンテストを可能
にする配置を、タイミングのずれ、あるいは信号鈍りに
よる品質低下を抑えつつ行うことが可能になる。
【００２１】
【発明の効果】以上説明したように、本発明の半導体集
積回路におけるバウンダリスキャンレジスタの配置方法
によれば、機能コアセルに隣接するＩ／Ｏ回路セルに接
続するバウンダリスキャンレジスタセルと、その機能コ
アセルを共に包含する新たな機能コアセルを生成するこ
とにより、Ｉ／Ｏ回路セルからバウンダリスキャンレジ
スタセル、あるいはバウンダリスキャンレジスタセルか
ら内部回路への配線長の増加を防ぐことができ、配線遅
延によるタイミングずれ、あるいは信号鈍りによる品質
の問題の発生を防ぐことが可能となる。
積回路におけるバウンダリスキャンレジスタの配置方法
によれば、機能コアセルに隣接するＩ／Ｏ回路セルに接
続するバウンダリスキャンレジスタセルと、その機能コ
アセルを共に包含する新たな機能コアセルを生成するこ
とにより、Ｉ／Ｏ回路セルからバウンダリスキャンレジ
スタセル、あるいはバウンダリスキャンレジスタセルか
ら内部回路への配線長の増加を防ぐことができ、配線遅
延によるタイミングずれ、あるいは信号鈍りによる品質
の問題の発生を防ぐことが可能となる。
【図１】本発明の一実施形態を説明するための半導体集
積回路における接続情報の構成図
積回路における接続情報の構成図
【図２】本発明の一実施形態における図１に示した回路
接続情報に基づく配置状態を示す概略構成図
接続情報に基づく配置状態を示す概略構成図
【図３】本発明の一実施形態における新たな機能コアセ
ルに対応するセルの構成図
ルに対応するセルの構成図
【図４】本発明の一実施形態における新たな機能コアを
含む修正接続情報の構成図
含む修正接続情報の構成図
【図５】（ａ）は本発明のバウンダリスキャンレジスタ
の配置方法に係る工程の説明図、（ｂ）は従来のバウン
ダリスキャンレジスタの配置方法に係る工程の説明図
の配置方法に係る工程の説明図、（ｂ）は従来のバウン
ダリスキャンレジスタの配置方法に係る工程の説明図
１０１〜１０８，４０１〜４０８ Ｉ／Ｏ回路 １１１〜１１８，３０１〜３０３，４１４〜４１８ バ
ウンダリスキャンレジスタ １２１，４２１ テスト制御回路 １２２〜１２５，４２２〜４２５ テスト入力 １３１〜１３８，１４３，１４５〜１４７，４３４〜４
３８，４４３，４４５〜４４７，４５１〜４５３ ネッ
ト １４１ 機能コア １４２ チップコア １４４，１４８，４４４，４４８ 論理回路 ２０１〜２１２ Ｉ／Ｏ回路セル ２２１，３１０ 機能コアセル ２２２ 論理回路レイアウトブロック ３１１〜３１６，３３１〜３３４，３４１〜３４６，４
５４，４５５ 入出力ピン ３２１，３２５ 配線の終端 ３２２〜３２４ 配線 ４１１〜４１３ 入出力ネット ４４１ 新機能コア ４４２ チップコア
ウンダリスキャンレジスタ １２１，４２１ テスト制御回路 １２２〜１２５，４２２〜４２５ テスト入力 １３１〜１３８，１４３，１４５〜１４７，４３４〜４
３８，４４３，４４５〜４４７，４５１〜４５３ ネッ
ト １４１ 機能コア １４２ チップコア １４４，１４８，４４４，４４８ 論理回路 ２０１〜２１２ Ｉ／Ｏ回路セル ２２１，３１０ 機能コアセル ２２２ 論理回路レイアウトブロック ３１１〜３１６，３３１〜３３４，３４１〜３４６，４
５４，４５５ 入出力ピン ３２１，３２５ 配線の終端 ３２２〜３２４ 配線 ４１１〜４１３ 入出力ネット ４４１ 新機能コア ４４２ チップコア
Claims (1)
- 【請求項１】 バウンダリスキャンテストを可能にする
複数のバウンダリスキャンレジスタと、大規模機能コア
を内蔵する半導体集積回路に用いられるバウンダリスキ
ャンレジスタの配置方法であって、複数のＩ／Ｏ回路か
らチップコアへの接続が前記バウンダリスキャンレジス
タを経由してなされる際に、Ｉ／Ｏ回路にチップ上で隣
接する機能コアと、そのＩ／Ｏ回路に接続するバウンダ
リスキャンレジスタを包含するブロックを生成すること
により、回路接続情報上では、機能コアに隣接するＩ／
Ｏ回路のバウンダリスキャンレジスタを前記ブロック内
部に配置するようにしたことを特徴とする半導体集積回
路におけるバウンダリスキャンレジスタの配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10184850A JP2000022081A (ja) | 1998-06-30 | 1998-06-30 | 半導体集積回路におけるバウンダリスキャンレジスタの配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10184850A JP2000022081A (ja) | 1998-06-30 | 1998-06-30 | 半導体集積回路におけるバウンダリスキャンレジスタの配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022081A true JP2000022081A (ja) | 2000-01-21 |
Family
ID=16160408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10184850A Pending JP2000022081A (ja) | 1998-06-30 | 1998-06-30 | 半導体集積回路におけるバウンダリスキャンレジスタの配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000022081A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399355B1 (ko) * | 2001-03-12 | 2003-09-26 | 삼성전자주식회사 | 로컬 모니터 회로를 포함하는 반도체 집적 회로 |
| KR100430074B1 (ko) * | 2002-01-08 | 2004-05-03 | 학교법인 한양학원 | 시스템칩 테스트 접근을 위한 랩드 코아 연결 모듈 |
| EP1460569A1 (en) * | 2003-02-27 | 2004-09-22 | NEC Electronics Corporation | Semiconductor integrated circuit device with test signal repeater circuit and related design automation apparatus, method and program |
| JP2005294719A (ja) * | 2004-04-05 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1998
- 1998-06-30 JP JP10184850A patent/JP2000022081A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399355B1 (ko) * | 2001-03-12 | 2003-09-26 | 삼성전자주식회사 | 로컬 모니터 회로를 포함하는 반도체 집적 회로 |
| KR100430074B1 (ko) * | 2002-01-08 | 2004-05-03 | 학교법인 한양학원 | 시스템칩 테스트 접근을 위한 랩드 코아 연결 모듈 |
| EP1460569A1 (en) * | 2003-02-27 | 2004-09-22 | NEC Electronics Corporation | Semiconductor integrated circuit device with test signal repeater circuit and related design automation apparatus, method and program |
| US7263679B2 (en) | 2003-02-27 | 2007-08-28 | Nec Electronics Corporation | Semiconductor integrated circuit device with boundary scan test and design automation apparatus, boundary scan test method and program |
| JP2005294719A (ja) * | 2004-04-05 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4572564B2 (ja) * | 2004-04-05 | 2010-11-04 | パナソニック株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1219031B1 (en) | Integrated circuit including dedicated and programmable logic | |
| JP2000022081A (ja) | 半導体集積回路におけるバウンダリスキャンレジスタの配置方法 | |
| JP4020462B2 (ja) | テストインタフェースを含む集積回路及びテストインタフェースを使用する方法 | |
| JP3412745B2 (ja) | 半導体回路におけるクロック供給装置およびその設計方法 | |
| JP2001155045A (ja) | クロック供給制御方式、クロック供給制御回路の設計方法、及び、クロック供給制御回路の設計プログラムを記録した記録媒体 | |
| US20080054939A1 (en) | Creating high-drive logic devices from standard gates with minimal use of custom masks | |
| JPH05282895A (ja) | 標準セルとアプリケーションセルと試験セルとを含む集積回路 | |
| JP4471582B2 (ja) | 半導体集積回路及び回路設計装置 | |
| JP3925679B2 (ja) | 半導体装置および半導体設計装置 | |
| JPH0652640B2 (ja) | メモリを内蔵した半導体集積回路 | |
| JPH1167923A (ja) | 半導体集積回路とその配線配置方法、および該方法を記録した記録媒体 | |
| JP2003256488A (ja) | Ｌｓｉレイアウト方法、プログラムおよび記録媒体 | |
| JP2643585B2 (ja) | 集積回路 | |
| JP4223319B2 (ja) | 半導体集積回路およびテスト生成プログラム | |
| JPH10154793A (ja) | 半導体集積回路のレイアウト設計方法 | |
| JPH05175334A (ja) | 半導体集積回路及びそのレイアウト方法 | |
| JP2003076576A (ja) | 半導体装置 | |
| JP3071044B2 (ja) | マイクロコンピュータを備える半導体集積回路の試験方法 | |
| JP2000294651A (ja) | クロックスキュー低減レイアウト方法 | |
| JPH09145785A (ja) | バウンダリ・スキャン・ダミーセルを用いた回路設計方法 | |
| JPH11272729A (ja) | Ｌｓｉのレイアウト設計方法 | |
| JPH0786415A (ja) | 自動配置配線方法 | |
| JP3930584B2 (ja) | 半導体集積回路のレイアウト設計手法 | |
| JPH05235164A (ja) | 半導体集積回路の自動配置処理システム | |
| JP2002076123A (ja) | スキャンパスレイアウト方法及び半導体集積回路 |