JP4020462B2 - テストインタフェースを含む集積回路及びテストインタフェースを使用する方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般的には電子集積回路の機能性の評価に関し、特に集積回路内のテストアクセスポート(TAP)の制御および設計における改良に関する。
【0002】
【従来の技術】
IEEE規格のテストアクセスポートおよび境界走査アーキテクチャ(IEEE Standard Test Access Port and Boundary Scan Architecture)(IEEE STD 1149.1)は、公知のIEEEのテスト規格であり、この規格は、集積回路(IC)内のレジスタを走査するための走査アクセスを提供しており、その内容は、ここで参照して本明細書に取り込むこととする。図12は、1149.1テスト論理の概略図である。このテスト論理は、TAP制御装置120と、命令レジスタと、複数のテストデータレジスタとを含む。TAP制御装置は、テストモード選択(TMS)ピンと、テストクロック(TCK)ピンと、テストリセット(TRST* )ピンと、に接続されている。TAP制御装置は、TCKおよびTMS上の制御入力に応答して、テストデータ入力(TDI)ピンおよびテストデータ出力(TDO)ピンを経て、命令レジスタまたはデータレジスタを通るデータを走査する。TRST* は、テスト論理、すなわちTAP制御装置、命令レジスタ、およびデータレジスタを、リセットまたは初期化するために用いられるオプションのピンである。命令レジスタおよびデータレジスタへの入力は、共に直接TDI入力ピンに接続されている。命令レジスタおよびデータレジスタの出力は、TDOピンに対して多重化される。命令レジスタの走査中に、TAP制御装置は、マルチプレクサ121をして、命令レジスタをTDO上に出力せしめる。命令レジスタ内で走査された命令は、後のデータレジスタ走査動作中に複数のデータレジスタのどの1つが走査されるかを選択する。TAP制御装置が命令レジスタまたはデータレジスタを通るデータを走査しつつある時、それはTDOピンからデータを出力するための出力段を使用可能にする制御信号を出力し、そうでなければTAP制御装置は該出力段を使用不能にする。
【0003】
図13は、それぞれのICが図12のTAP制御装置、命令レジスタ、およびデータレジスタを含む4つのICが、どのようにして、直列データ転送(TDI、TDO)および並列制御(TMS、TCK)のためにボードレベルにおいて接続されるかを示す。
【0004】
図14は、図12のTAP制御装置の動作の状態図を示す。このTAP制御装置は、TCKによりクロックされ、TMS入力に応答して、その状態間で遷移する。TMSの論理状態は、図14の状態を接続する経路のそばに示されている。テスト論理リセット状態は、TAP制御装置が、パワーアップリセット信号や、TRST* 上の低レベルや、または適切なTMS入力シーケンスに応答した場合に生じる。TAP制御装置は、テスト論理リセット状態から、テスト実行/アイドル状態へ遷移しうる。TAP制御装置は、テスト実行/アイドル状態から、DR(データレジスタ)走査選択状態へ遷移しうる。TAP制御装置は、DR走査選択状態から、データレジスタ走査動作へ、またはIR(命令レジスタ)走査選択状態へ遷移しうる。もしこの遷移が、データレジスタ走査動作へのものであれば、DR捕獲状態を経てのTAP制御装置の遷移が、並列データを選択されたデータレジスタ内へロードし、次に、選択されたデータレジスタをDRシフト状態中にTDIからTDOへシフトさせる。このデータレジスタシフト動作は、DRエグジット1状態を経てDR休止状態へ遷移することにより休止せしめられ、DRエグジット2状態を経てDRシフト状態へ復帰することにより再開されうる。データレジスタシフト動作の終了時には、TAP制御装置は、DR更新状態を経てデータレジスタからの新しい並列データを更新(出力)し、それによりデータレジスタ走査動作を完了する。TAP制御装置は、DR更新状態から、テスト実行/アイドル状態へ、またはDR走査選択状態へ遷移しうる。
【0005】
DR走査選択状態からIR走査選択状態へ入れば、TAP制御装置は、テスト論理リセット状態へ、または命令レジスタ走査動作へ遷移しうる。もしこの遷移が、命令レジスタ走査動作へのものであれば、データレジスタ走査動作の諸状態と類似して、IR捕獲、IRシフト、オプションのIR休止、およびIR更新の諸状態が与えられる。IR更新状態からの次の状態遷移は、テスト実行/アイドル状態またはDR走査状態へのものでありうる。もしTAP制御装置が、IR走査選択状態から、テスト論理リセット状態へ遷移すれば、TAP制御装置は、リセット信号を出力して、命令レジスタおよびデータレジスタをリセットまたは初期化する。
【0006】
図15は、図12のTAP制御装置の状態遷移がTCKの立上り端において起こり、諸動作が、TAP制御装置が与えられた状態にある間の、TCKの立上り端または立下り端において起こることを示している。
【0007】
今後参照されるTAPという用語は、TAP制御装置と、命令レジスタと、テストデータレジスタと、図12に示されている一般的タイプのTDO多重化と、を含むが、ここで詳述される本発明の新しい特徴によって図12とは異なっていることが理解されよう。1149.1規格は、IC毎に1つのTAPのみが存在するであろうことを理解した上で発展せしめられた。今日では、ICは多重TAPを含みうる。この理由は、ICが、埋込み形メガモジュールコア(embedded megamodule core)を用いて設計され、それらのメガモジュールコアが自身のTAPを含むからである。メガモジュールは、DSPのような完全な回路機能であり、それ自身のTAPを有し、IC内の部分回路として、または孤立ICとして用いることができる。多重メガモジュールを含むICは、従って、多重TAPを有する。
【0008】
図1の例には、4つのTAPを含むIC10が示されている。TAP1は、図示されているように、境界走査レジスタ(BSR)に接続されて、1149.1規格の従来のボードレベルの相互接続テスト機能を与える。TAP1はまた、メガモジュールの外部に存在するIC内の他の回路にも接続されうる。TAP2は、メガモジュールMM1の一体部分である。同様にして、TAP3およびTAP4は、メガモジュールMM2およびMM3の一体部分である。図1のそれぞれのTAPは、制御(TMS、TCK、およびTRST)信号およびデータ(TDIおよびTDO)信号の転送のための、従来の1149.1規格のTAPを含む。しかし、1149.1規格は、ICの内部に1つのTAPのみが含まれるように、かつ、1149.1テストバス13を経ての外部テスト制御装置への接続のために、この1つのTAPが、該ICの外部から該ICの端子(またはピン)においてアクセスされうるように、設計されている。
【0009】
【発明が解決しようとする課題】
従って、ICの全てのTAPが、外部1149.1規格のテストバスから、単一の外部的にアクセス可能な1149.1規格のTAPインタフェースを経て、制御され、またアクセスされうるアーキテクチャを提供することが望ましい。
【0010】
【課題を解決するための手段】
本発明は、複数のTAPが、単一の1149.1規格のTAPインタフェースから選択的にアクセスされ、かつ制御されることを可能にするアーキテクチャを提供する。本発明はさらに、複数のTAPの任意の選択された1つを経ての、単一のレジスタへのアクセスを提供する。本発明はさらに、TAP制御装置による状態マシン制御が、所望の状態に同期して該状態マシンを駆動する外部的に発生せしめられたオーバライド信号により選択的にオーバライドされうる、前記TAP制御装置を提供する。本発明はさらに、外部データ経路を選択するためにデコードされうるTAP命令を提供する。また、本発明によれば、単一の1149.1規格TAPインタフェースからの諸TAPへの順次アクセスは、異なるTAPに関連するテスト動作が時間的に互いにオーバラップすることを許容する。
【0011】
【発明の実施の形態】
図2は、本発明による典型的なICを示し、このICは、選択(SEL1ないしSEL4)信号およびイネーブル(EN1ないしEN4)信号によりそれぞれのTAPに結合せしめられる、またTDI、TCK、TMS、TRST* 、およびTDOの諸ピンを含む外部的にアクセス可能な1149.1規格のTAPインタフェース20に結合せしめられるTAPリンキングモジュール(TLM)21を含む。これらのTAPは、TCKおよびTMSピンに接続され、またTLMからのリセット出力に接続されている。SEL1信号ないしSEL4信号は、これらのTAPからTLMへ出力され、EN1信号ないしEN4信号は、TLMからこれらのTAPへ出力される。それぞれのTAPの選択信号は、その命令レジスタ内へ走査して入力された特殊命令に応答して出力される。この命令は、TAPからの選択出力を高レベルにセットし、これはTLMが、ICのTDIピン26とTDOピン27との間のデータレジスタ走査経路として選択されるようにする。TDIからTDOへのデータをTLM内へ捕獲し、次にデータをTDIからTDOへTLMを経てシフトさせるために、従来のデータレジスタ走査動作が用いられる。そのようなTLM走査動作中には、TLMからのTLM選択出力信号が、TLMのTDO出力25から、マルチプレクサ3SMUXを経て、ICのTDO出力27に至る接続を作る。また、TLM走査動作中には、現在使用可能にされているTAPからのイネーブル出力(イネーブル1、2、3、4の1つ)が、ORゲート29を経て、(3SMUX内の)TDO出力バッファを使用可能にする。これは、図12における出力段の使用可能化に類似している。TLM走査動作に続いて、TLMは、EN1信号ないしEN4信号をTAPへ出力し、かつTAPSEL0信号およびTAPSEL1信号をマルチプレクサ23へ出力して、TAPのリンク構成を確立する。TLM内へ走査して入力されたデータは、アクティブであるべき、4つの出力EN1ないしEN4の1つを選択し、対応する1つのTAPを使用可能にする。また、TAPSEL0信号およびTAPSEL1信号、およびTLM選択信号は、使用可能にされたTAPのTDO(TDO1ないしTDO4の1つ)を、ICのTDOピン27に接続する。
【0012】
この説明から、TLM21が、ICの1149.1規格テストピンを経てアクセスされるべき1つのTAPを、選択的に使用可能にするために動作しうることがわかる。使用可能にされたTAPに結合せしめられている回路(BSR、MM1、MM2、MM3)は、従って、1149.1規格テストピンから直接アクセスされうる。現在使用可能にされているTAPは、TLM21を選択して走査することができ、TLM21はそれに続いて、別のTAPを選択して走査する。別のTAPが使用可能にされる時、前に使用可能にされたTAPは使用不能にされ、それはTLMにより再び使用可能にされるまで、その状態に留まる。TAPへのEN1ないしEN4の入力は、多くの方法によりTAPを使用可能にし、または使用不能にしうる。例えば、EN1ないしEN4の入力は、単にTCKをゲートオンおよびオフするために用いられうる。あるいは、また好ましくは、EN1ないしEN4の入力は、TAPを、使用不能にされた時、テスト実行/アイドル状態に保持するように、TAP制御装置状態マシンの設計内に含めることができる。EN1ないしEN4の信号の、この好ましい使用方法は、図9Aおよび図9Bに関連して以下に説明される。
【0013】
図3は、TLM21の1つの回路例の具体化を示す。この回路は、TLM TAP制御装置31と、2ビットシフトレジスタと、デコード論理と、リンク更新レジスタと、を含む。TLM−TAP制御装置31は、常に使用可能にされていて、TCKピンおよびTMSピン上のテストバスプロトコルに従い、すなわち、TLM−TAP制御装置は常に、TCKピンおよびTMSピンに接続された1149.1規格テストバス13の状態に同期される。しかし、TLM−TAP制御装置の出力(すなわち、TLM−DRシフト、TLM−DRクロック、TLM−DR更新、およびTLM−選択)は、現在使用可能にされているTAPからの選択入力(SEL1ないしSEL4)が高レベルである場合に限って、データレジスタ走査動作中に使用可能にされるのみである。
【0014】
もし現在使用可能にされているTAPが、高レベルの選択入力を、SEL1ないしSEL4の1つに入力すれば、TLM TAP制御装置31は、TCKおよびTMSに応答して、TLM−DRシフト、TLM−DRクロック、およびTLM選択上へ制御を出力し、2ビットシフトレジスタを通るデータを捕獲し、またシフトし、次に、TLM−DR更新制御を出力して、シフトレジスタからリンク更新レジスタへのデコードされた出力を更新する。この捕獲、シフト、および更新動作は、IEEE STD 1149.1規格に教示された、公知のTAP制御装置の走査動作であり、その図5−1および図5−7に示されている。この走査動作中に、TLM−TAP制御装置は、TLM−選択制御を出力して、TLM21のTDO出力を、図2の3SMUXを経て、ICのTDOピン27に結合させる。また、この走査動作中に、使用可能にされたTAPにより3SMUXの出力(イネーブル1ないしイネーブル4の1つ)が起動され、ICのTDOピン27上にデータを出力する。リンク更新レジスタからのデータは、EN1ないしEN4、および、TAPSEL0およびTAPSEL1、として出力され、所望のTAPと、ICのTDOピン27へのそのTDO接続(TDO1ないしTDO4の1つ)とを使用可能にする。イネーブル信号EN1ないしEN4のアクティブな1つは、選択信号SEL1ないしSEL4の対応する1つを、ANDゲート33ないしANDゲート36の1つにおいて認定し、それにより、SEL1ないしSEL4の対応する1つは、ORゲート37を経てTLM−TAP制御装置へ入力されうる。使用不能にされたTAPからの選択信号は、イネーブル信号EN1ないしEN4のイナクティブなものに関連するANDゲートによりゲートオフされる。2ビットシフトレジスタからのデコードは、TAP1、TAP2、TAP3、またはTAP4のそれぞれが、20における1149.1規格ピンから、個々に選択され、アクセスされ、制御され、また走査されることを可能にする。
【0015】
典型である図4は、TLM−TAP制御装置31の詳細図を示す。このTLM−TAP制御装置は、図12の従来の1149.1規格TAP制御装置120を含み、TLM−TAP制御装置のTLM選択、TLM−DRクロック、TLM−DRシフト、およびTLM−DR更新の諸出力を使用可能にし、または使用不能にするためにゲートする。パワーアップリセットの後、1149.1規格TAP制御装置120は、常に1149.1規格テストバスの状態に同期せしめられる。図3のANDゲート38の出力信号39は、1149.1規格TAP制御装置120の、従来はTRST* 信号が接続されていた入力ノード123に接続されることに注意すべきである(図12と対比されたい)。1149.1規格TAP制御装置の従来の出力は、ORゲート41および43と、ANDゲート45および47と、によりゲートオフされるので、ORゲート37(図3)からのSEL入力が低レベルである間に行われるデータレジスタ走査中は、TLMのシフトレジスタおよびリンク更新レジスタの状態は妨害されない。SELが低レベルである間、TLM選択およびTLM−DRクロックは高レベルであり、SELが低レベルである間、TLM−DR更新およびTLM−DRシフトは低レベルである。これらの出力条件は、従来の1149.1規格TAP制御装置120が、データレジスタ走査が行われていない時に、類似した信号タイプ(すなわち、選択、DRクロック、DRシフト、DR更新)により出力したものと一致する。SEL入力が高レベルである時、TLM−TAP制御装置からのゲートされた出力は、従来の1149.1規格TAP制御装置の出力に続いて行われる。TLM−TAP制御装置からのリセット出力は、IC内のTAPへ、従来の1149.1リセット規格信号を出力するために、常に使用可能にされている。TLM−TAP制御装置は、全ての他のTAPを超えるリセット権限を有するので、IC内のマスタTAP制御装置と見ることができる。
【0016】
TLM−TAP制御装置が、パワーアップリセット回路により、またはTRST* ピンの起動により、または適切なTMSシーケンスにより、リセットされた(すなわち、強制的に図14のテスト論理リセット状態にされた)時は、それはリセット信号を出力する。パワーアップリセット回路、またはTRST* 信号は、ANDゲート38(図3参照)の出力39を低レベルに駆動し、それにより、強制的にテスト論理リセット状態にすることができる。TMS上の適切な論理的1のシーケンスもまた、TLM−TAP制御装置を、テスト論理リセット状態にしうる(図14参照)。TLM21に対し内部的にリセット信号は、リンク更新レジスタに、EN1および適切なTAPSEL0およびTAPSEL1制御(図3参照)をロードし、TDIピン26と3SMUXと(図2参照)の間のTAP1を使用可能にし、かつリンクさせる。制御装置31がテスト論理リセット状態にある時は、テスト論理リセット状態において従来の1149.1規格TAP制御装置120からの選択出力が高レベルになるので、TLM選択は高レベルへ駆動される。TLM選択が高レベルになると、MUX23の出力は、3SMUXを経てTDOピン27に接続される。最初にTAP1がアクティブであるように選択すると、ICはテストバス13にとって、1149.1規格に記載されている1TAP形ICと同様に動作しているように見える。TAP1の最初の選択に続いて、TAP1はTLMを選択することができ、次に、TLMは走査されて、アクティブTAPとなるべきIC内の他のTAPを選択する。TLM21に対し外部的に、リセット信号は、全てのTAPを、図14のテスト論理リセット状態へ初期化する。
【0017】
図5は、本発明によるもう1つの例のICを示し、このICは、図2と同様にTAP、1149.1規格テストピン、およびマルチプレクサに結合せしめられた、TAPリンキングモジュール(TLM51)を含む。さらに、TLM51は、リンク制御(LC2ないしLC4)信号により、TAP2ないしTAP4に結合せしめられる。TLM51の動作は、図2のTLM21と同様であるが、以下の点は除外される。(1)TLM51には、IC内の1つより多くのTAPを一時に使用可能にするデータをロードでき、(2)TLM51は、諸TAPを、TDI26のピンと、TDO27のピンとの間の、単一走査経路内におけるさまざまな配置で互いにリンクさせることを可能にするリンク制御を、諸TAPへ出力する。選択された多重TAPのリンキングおよび使用可能化は、TAPに関連する回路(BSR、MM1、MM2、MM3)を、同時にアクセスされうるようにする。
【0018】
図5においては、TAP2ないしTAP4が、多重走査入力を有することがわかる。特に、TAP2ないしTAP4は、以下の走査入力を有する。TAP2はTDIピン26およびTDO1を有し、TAP3はTDIピン26、TDO1、およびTDO2を有し、TAP4はTDIピン26、TDO1、TDO2、およびTDO3を有する。これは、使用可能にされた諸TAPを、さまざまな方法で互いに直列に連結しうるようにするためである。例えば、TAP1およびTAP4は、同時に使用可能にされ、かつTDI26とTDO27との間の直列経路内へリンクされうる。この配置においては、TAP1およびTAP4は、TAP2およびTAP3が使用不能にされている間のテストに、いっしょに参加しうる。TAP2ないしTAP4への、リンク制御信号LC2ないしLC4は、これらのTAPに対する適切な走査入力を選択し、TAP間に特定の直列リンクを作る。TLM51は、TDI26とTDO27との間に、以下のTAPリンキング配置を与えうる。
TAP1のリンク: TAP1、TAP1および2、TAP1および3、TAP1および4、TAP1、2、および3、TAP1、2、および4、TAP1、2、3、および4、TAP1、3、および4
TAP2のリンク: TAP2、TAP2および3、TAP2および4、TAP2、3、および4
TAP3のリンク: TAP3、TAP3および4
TAP4のリンク: TAP4
【0019】
TAP毎の走査入力が多くなると、可能なリンキング配置も多くなる。例えば、TAP3は、走査入力として、図5に示されているもののほかにTDO4をも有しうる。図5のTAPの多重走査入力に関連する多重化回路は、わかりやすくするために図5には示されていないが、後に図8に関連して例を説明する。
【0020】
図6は、TLM51の1つの回路例の具体化を示す。このTLM51は、図3のTLM21と同様であるが、以下の点は除外される。(1)多重TAPをリンクするに要する追加のデコードにより、シフトレジスタはより長く、(2)デコード回路およびリンク更新レジスタは、リンク制御LC2ないしLC4のために追加の出力を供給し、(3)全ての使用可能にされ、かつリンクされたTAPからの選択入力は、対応するアクティブイネーブル信号により認定されて、ANDゲートおよびORゲート33ないし37を経てTLM TAP制御装置31へ入力される。
【0021】
図7の例は、図2のTAP4の設計の一部を示す。図2の他のTAPは、類似して設計されうる。TAP制御装置71は、TLM21からのEN4信号のための入力を含み、この信号はTAP制御装置71を使用可能にし、または使用不能にするために用いられる。また、TAP制御装置71は、全てのTAPの全体的リセットを行う、TLM21からのリセット出力に接続された入力73を有する。TAP4の命令レジスタデコードは、TLM21へのSEL4出力を含む。また、SEL4出力を高にセットしてTLM21の走査アクセスを可能にすることを許容する命令が供給される。
【0022】
図8の例は、図5の設計をサポートするために、TAP4の走査入力上へ多重化されるTDIピン26、TDO1、TDO2、およびTDO3を示す。図5の他のTAPの走査入力は、類似して多重化される。この例においては、4:1マルチプレクサ81が、2つのリンク制御信号LC4AおよびLC4BによりTLM51に接続され、いずれの走査入力(TDIピン26、TDO1、TDO2、またはTDO3)がTAPのTDI入力に接続されるかを制御する。
【0023】
図9Aは、図2および図5のTAP1ないしTAP4の、TLM21またはTLM51からの出力EN1ないしEN4を用いての使用可能化、および使用不能化をサポートする、TAP制御装置の設計の例を示す。図9AのTAP制御装置の状態図は、図7のTAP制御装置71に対応していて、テスト実行/アイドル状態を含み、イネーブル信号(この場合はEN4)がTMS信号と共に評価されて次の状態遷移を決定する。図9Aのテスト実行/アイドル状態においては、もしEN4が低ならば、TMS上の論理レベルにかかわらず次の状態は常にテスト実行/アイドル状態となる。もしEN4が高ならば、テスト実行/アイドルからの次の状態は、TMS上の論理レベルにより決定される。DR更新状態においては、EN4信号がTMS信号と共に評価されて次の状態遷移を決定する。図9AのDR更新状態においては、もしEN4が低レベルならば、TMS上の論理レベルにかかわらず次の状態は常にテスト実行/アイドルとなる。もしEN4が高レベルならば、DR更新からの次の状態は、TMS上の論理レベルにより決定される。図9Aは、TAP4のTAP制御装置のための状態図の例を示しているが、TAP1ないしTAP3は類似して設計されうる。
【0024】
図9Aのテスト実行/アイドル状態は、従来のテスト実行またはアイドル機能のほかに、TAP制御装置がとる安定状態であって、TAP制御装置が、1149.1規格テストバスピンにリンクされるよう使用可能にされていない時にとり、かつその状態に留まる前記該安定状態を与える。テスト実行/アイドル状態を、アンリンクのための安定状態として用いることは有利である。そのわけは、与えられた命令に関連するテスト動作の、1つの公知の初期化の方法は、TAPを、命令レジスタ内の与えられた命令により、テスト実行/アイドルへ遷移させることであるからである。テスト実行/アイドル状態を、アンリンクのための安定状態として用いることの、この利点の例は、RunBist命令に関して以下に説明される。
【0025】
図9AのDR更新状態は、従来のデータ更新機能のほかに、リンク変更状態を与え、該状態においては、現在使用可能にされているTAP制御装置は使用不能にされてテスト実行/アイドル状態になり、一方新しいTAP制御装置が使用可能にされてICのテストバスピンに従う。
【0026】
例えば、図2においてはリセットの後、TLM TAP制御装置31と、TAP1ないしTAP4の全てのTAP制御装置とは、図9Aのテスト論理リセット状態になる。ICの1149.1テストバスピンもまた、外部テスト制御装置により駆動されて、テスト論理リセット状態になる。テストバスがテスト論理リセットからテスト実行/アイドルへ移行すると、TAP1ないしTAP4の全てのTAP制御装置は、テストバスに従うようになる。しかし、テストバスが、テスト実行/アイドルからDR選択走査へ移行すると、TAP1のTAP制御装置のみが(前述のように、TAP1はリセットにおいて、リンクされたTAPとなるように使用可能にされる)、従うようになる。TAP2ないしTAP4の他のTAP制御装置は、それらのイネーブル入力EN2ないしEN4が低レベルであるため、テスト実行/アイドルに留まる。TAP1は、TLM21を走査することによりもう1つのTAPが使用可能にされるまで、テストバスに従い続ける。TLM21が走査されると、新しいイネーブルおよびTAPSEL0,1制御は、TLM21から更新される。例えば、もしTAP2が選択されるべき新しいTAPであれば、DR更新状態においては、TAP1のためのEN1は低になり、TAP2のためのEN2は高になる。また、TAPSEL0,1出力は、マルチプレクサ23からTDO2を出力するように変化する。TLM21からのイネーブル出力が変化すると、TAP1のTAP制御装置はEN1上の低を受け、それは、TMS上の論理レベルにかかわらず、DR更新状態からテスト実行/アイドルへ強制的に遷移せしめられる。TAP2のTAP制御装置がEN2上の高レベルを受けると、それは使用可能にされて、(1)もしTMSが高ならば、テスト実行/アイドル状態からDR選択走査状態へ遷移し、または(2)もしTMSが低ならば、テスト実行/アイドル状態に留まる。それゆえ、アンリンクされているTAPは、TMS上の論理レベルにかかわらず、強制的にDR更新状態からテスト実行/アイドル状態へ遷移せしめられるが、リンクされているTAPは、もしテストバスの次の状態がテスト実行/アイドル状態(TMS=0)であれば、テスト実行/アイドル状態に留まり、あるいは、もしテストバスの次の状態がDR選択走査状態(TMS=1)であれば、DR選択走査状態へ遷移しうる。
【0027】
図9Bは、図7のTAP制御装置71が、どのようにEN4信号を用いて図9Aの状態図を実現しうるかの例を示す。図9BのTAP状態マシン回路97は、図14の状態図を実現する従来の1149.1TAP状態マシンでありうる。しかし、図9Bにおいては、従来TMSがこの状態マシンに印加されていた入力95は、マルチプレクサ90の出力に接続されており、マルチプレクサ90のデータ入力は、TMSと、ANDゲート93の出力91と、であり、ANDゲート93の入力は、TMSとEN4とである。マルチプレクサ90は、TAP状態マシンのデコードされた状態が、DR更新またはテスト実行/アイドルである時は、ANDゲートの出力91を選択するように、また、そうでない時は、TMSを選択するように、制御される。
【0028】
図7ないし図9B(および以下の図17)に関連する改良を別にすると、図2および図5のTAP1ないしTAP4は、その他の点では、図12の従来の1149.1規格TAPの設計と一致している。事実、図7ないし図9BのTAP制御装置71は、もしEN4が高レベルに接続されれば、図12の従来の1149.1規格TAP制御装置120のように動作する。TAP制御装置71の入力73は、従来のTAP制御装置120のTRST* 入力に対応していることに注意すべきである(図12参照)。
【0029】
図10および図11における例は、TAPがテストバス13に同期的にリンクされうる2つの方法を示す。図10の例は、テストバス13が、DR更新からテスト実行/アイドル状態へ遷移する時に、TAPがどのようにテストバス13に同期的にリンクされるかを示す。図11の例は、テストバス13が、DR更新からDR選択走査へ遷移する時に、TAPがどのようにテストバス13に同期的にリンクされるかを示す。
【0030】
図10は、タイミングの例を示し、そこでは、テストバスがDR更新状態からテスト実行/アイドル状態へ、DR選択走査状態へと遷移している間に、リンクされていないTAP2がリンクされ、リンクされたTAP1がリンク解除される。リンク変更は、DR更新状態中のTCKの立下り端で起こって、TAP1のEN1は低になり、TAP2のEN2は高レベルになる。TCKの次の立上り端では、テストバスはテスト実行/アイドル状態へ遷移し、(現在はアンリンクされている)TAP1は強制的にテスト実行/アイドルへ遷移せしめられ(図9A参照)、(現在はリンクされている)TAP2はテスト実行/アイドルに留まる(図9A参照)。TCKの次の立上り端では、テストバスはDR選択走査状態へ遷移し、TAP2はテストバスと共にDR選択走査状態へ遷移し、TAP1はテスト実行/アイドル状態に留まる。
【0031】
図11は、タイミングの例を示し、そこでは、テストバスがDR更新状態から直接DR選択走査状態へ遷移している間に、リンクされていないTAP2がリンクされ、リンクされたTAP1がリンク解除される。リンク変更は、DR更新状態中のTCKの立下り端で起こって、TAP1のEN1は低になり、TAP2のEN2は高になる。TCKの次の立上り端では、テストバスはDR選択走査状態へ遷移し、TAP1は強制的にテスト実行/アイドルへ遷移せしめられ(図9A参照)、TAP2はテストバスと共にテスト実行/アイドルからDR選択走査状態へ遷移する(図9A参照)。TCKの次の立上り端では、テストバスはIR選択走査状態へ遷移し、TAP2はテストバスと共にIR選択走査状態へ遷移し、TAP1はテスト実行/アイドル状態に留まる。
【0032】
全てのTAPアクセスを完了した後、テストバスはテスト論理リセット状態へ遷移しうる。現在テストバスにリンクされているTAPは、それに従ってテスト論理リセット状態になる。テストバスにリンクされていないTAP(すなわち、アンリンクされ、テスト実行/アイドル状態に残留しているTAP)は、常にテストバスの遷移に従いテストバスがテスト論理リセット状態に入った時に全てのTAP(図2および図5)へリセット信号を出力するTLM−TAP制御装置31(図3および図4)からのリセット出力により、強制的にテスト論理リセット状態にされる。
【0033】
IC内のTAPを使用可能にし、また使用不能にするTLM21またはTLM51の使用に柔軟性を与えるためには、TLMは、好ましくは、それぞれのTAPのために定められた命令のあるもの、または全て、に際して選択可能であるべきである。例えば、1149.1規格は、必要な、またオプションのTAP命令の、以下のリストを定めている:Bypass、Extest、Sample/Preload、Intest、RunBist、Clamp、Highz、Idcode、およびUsercode。Bypass、Sample/Preload、Idcode、およびUsercodeの諸命令中は、TAPに関連する機能回路は、その正規の動作モードに留まる。Extest、Intest、RunBist、Clamp、およびHighzの諸命令中は、TAPに関連する機能回路は、その正規の動作モードを使用不能にされる。1149.1規格のユーザは、内部走査、エミュレーション、またはオンラインのBISTのような、カスタマイズされたテスト動作を実現するための命令を定義し、追加することができる。
【0034】
TLMの使用の柔軟性は、もしそれぞれの前述の従来の命令が、本発明に従って1対の命令により置換されれば増強され、その命令の対は、TLMが選択されるかどうかを決定する。例えば、従来のExtest命令は、ICのTDIピンとTDOピンとの間のデータを走査するために境界走査レジスタを選択するが、図7に示されている選択出力SEL4を全く含まない。従って、Extest置換対の1つの命令は、(1)従来のExtest命令のように境界走査レジスタを選択し、(2)SEL4をイナクティブにしてTLMを選択から外し、(3)その他の点では、ICに従来のExtest命令と同じ作用を及ぼす。Extest置換対のもう1つの命令は、(1)境界走査レジスタを選択から外し、(2)SEL4をアクティブにして走査のためにTLMを選択し、(3)その他の点では、ICに従来のExtest命令と同じ作用を及ぼす。
【0035】
1つの利点は、TLMが、使用不能にされるTAPに関連する機能回路の効果を維持しつつ、1つのTAPを使用不能にし、もう1つのTAPを使用可能にするように動作しうることである。例えば、図2および図5においては、MM1に関するテストまたはエミュレーション動作を行いつつ、ICのI/Oを使用不能にすることが望ましい。これを行うために、TLMを選択し、かつバイパスレジスタを選択から外すが、その他の点では、ICのI/Oを使用不能にする従来のHighz命令と同じ作用をICに対して及ぼす、Highz命令バージョンにより、TAP1が使用可能にされ、かつ走査される。次に、TLMに対するデータレジスタ走査が、TAP1への走査アクセスを使用不能にし、TAP2への走査アクセスを使用可能にして、MM1に関する所望のテストまたはエミュレーション動作を可能ならしめる。MM1に関するテストまたはエミュレーションが行われている間、TAP1内に事実上残されているHighz命令バージョンは、ICのI/Oを使用不能状態に保つ。他の1149.1命令、またはユーザが定義した命令も、同様にして、TLMを選択から外してTAP内のデータレジスタを選択する第1命令と、TAPデータレジスタを選択から外して外部TLMを選択する第2命令と、により置換でき、両置換命令は、その他の点では、対応する従来の命令と同じにICに作用する。
【0036】
図16Aないし図18の例は、与えられた従来の命令を、TLMを選択し、または選択から外す1対の置換命令により置換する、上述の置換を示す。図16Aは、図12の従来のIEEE STD 1149.1アーキテクチャ内の命令レジスタにより制御されるさまざまな機能を示す。図16Aにおいては、命令はシフトレジスタ162内へシフトされ、シフトレジスタビットSRB3、SRB2、およびSRB1(すなわち命令)は、次にデコード論理165によりデコードされる。このデコード論理の出力は更新レジスタ167内へロードされ、更新レジスタ167の出力は、テストアーキテクチャ内のさまざまな機能を制御する。図16Aの例においては、更新レジスタから6つの信号が出力されて、さまざまな機能を制御する。信号BRは、バイパスレジスタを使用可能にして、それを通るデータを走査せしめ、信号BSRは、境界走査レジスタ(BSR)を使用可能にして、それを通るデータを走査せしめ、BSRに印加されるMODE信号は、BSRが、テストデータを処理するテストモードにあるか、またはそれを経て正規の機能信号を通過させる透過モードにあるかを決定し、HIGHZ信号は、集積回路またはコアメガモジュールの出力バッファ163を使用不能にすることができ、BENA信号は、Bist動作を可能にするBistイネーブル信号であり、REGSEL信号は、マルチプレクサ161を制御して、いずれのデータレジスタ(この例においては、バイパスレジスタまたはBSR)がマルチプレクサ121の入力に接続されるかを決定し、それは、ひいてはデータレジスタが走査されるのか、または命令レジスタが走査されるのかを決定する。
【0037】
図16Bは、図16Aの従来のアーキテクチャに用いる従来の命令を示す。それぞれの命令はデコードされて、図16Aの6つの制御信号の表示されている論理レベルを発生する。例えば、HIGHZ命令は、走査のためのバイパスレジスタを使用可能にし(BR=1)、走査のためのBSRを使用不能にし(信号BSR=0)、BSRを透過モードにし(MODE=0)、出力バッファ163を使用不能にし(HIGHZ=1)、Bistを使用不能にし(BENA=0)、マルチプレクサ161においてバイパスレジスタを選択する(REGSEL=0)。もう1つの例として、従来のExtest命令は、走査のためのバイパスレジスタを使用不能にし(BR=0)、走査のためのBSRを使用可能にし(信号BSR=1)、BSRをテストモードにし(MODE=1)、出力バッファ163を使用可能にし(HIGHZ=0)、Bistを使用不能にし(BENA=0)、マルチプレクサ161においてBSRを選択する(REGSEL=1)。
【0038】
典型的な図17は、本発明による、図7のTAP4内における命令レジスタ制御を詳細に示す。残余のTAP1ないしTAP3は、類似して設計されうる。図17の更新レジスタ175は、図16Aの6つの制御信号と、TLMを選択するための信号SEL4とを出力する。図17のシフトレジスタ171は、図16Bからの6つの例の命令が、図18に示されているように本発明による12の置換命令を必要とするので、追加のシフトレジスタビットSRB4を有する。追加のビットSRB4は、このように図18の12の命令を一意的にエンコードするために必要である。
【0039】
図18を参照すると、従来のHighZ命令のための置換対は、図18の第3および第9項目に見られる。さらに詳述すると、TLMを選択しないHighZ命令は、173(図17参照)においてデコードされて、従来のHighZ命令と同じ論理レベルを出力し、さらに追加して、TLMを選択しないことを保証するためにSEL4出力に論理的0を出力する。TLMを選択するHighZ命令のデコードされた出力は、TLMが選択され、かつバイパスレジスタが選択から外されることを保証するためのBR=0およびSEL4=1を除外すれば、TLMを選択しないHighZ命令のデコードされた出力と同じである。同様にして、TLMが選択されないExtest命令のデコードされた出力は、従来のExtest命令と同じ6つの論理レベルと、TLMが選択されないことを保証するためのSEL4の論理的0とを含む。TLMが選択されるExtest命令のデコードされた出力は、BSRを選択から外すためにBSR信号が論理的0にあり、かつTLMを選択するためにSEL4=1であることを除外すれば、TLMが選択されないExtestのデコードされた出力と同じである。このようにして、図18に示されている上述の命令対および他の命令対は、走査のためのTLMまたは(バイパスレジスタまたはBSRのような)内部データレジスタの選択を可能にするが、それぞれの命令対の両命令は、その他の点では、図16Bに示されている、対応する従来の命令によって与えられる制御信号と同じ制御信号を与える。このようにして、図18の命令対は、TAP4が走査のために、TLM内の外部データ経路、または、バイパスレジスタまたはBSRのような内部データレジスタ、を選択することを可能にするが、その他の点では、図16Bの、対応する従来の命令に関連する制御信号と同じ制御信号を出力する。
【0040】
RunBist動作の実行は、RunBist置換命令を用いることにより改善される。従来のRunBist命令は、TAPがテスト実行/アイドルに入るとBist(組込み自己テスト(Built−in−Self−Test))動作を開始させるが、従来のRunBist命令は、走査のためにTAP内のデータレジスタ(図16Aないし図17における境界走査レジスタ)を選択する。第1TAPは、TLMを選択し、かつ境界走査レジスタを選択から外す置換RunBist命令により、使用可能にされ、かつ走査されうる。TLMの走査の後に第2TAPを使用可能にするために、第1TAPは使用不能にされて、自動的にテスト実行/アイドル状態へ遷移し(図9Aないし図11)、そこで置換RunBist命令は発効してBist動作を開始させる。第1TAPが、テスト実行/アイドルにおいてBist動作を実行している間に、第1TAPは、TLMを選択し、かつ境界走査レジスタを選択から外す前述の置換RunBist命令により、走査されうる。第3TAPを使用可能にするためのTLMの走査は、第2TAPを強制的にテスト実行/アイドル状態にし、そこで置換RunBist命令は発効してBist動作を開始させる。このスキームは、順次TAPを選択し、所望される数のTAPにおいてBistのテストを開始させることを続けうる。このようにして、選択された諸メガモジュールにおけるBIST動作は、純粋に順次にではなく、時間的にオーバラップするように行われうる。
【0041】
図17のBSRからBistの結果を得るために、TLMを経てTAP4を使用可能にし、次に、TLMを選択から外してBSRを選択する置換RunBist命令をTAP4にロードすることができる。BSRが選択されると、Bistの結果はBSRから、データレジスタ走査動作により走査して取り出しうる。
【0042】
図5のアーキテクチャもまた、多重RunBist動作を開始する上述のプロシージャを実行することができ、すなわち、全ての、または選択されたTAPをいっしょに簡単に使用可能化/リンクし、従来のRunBist命令を走査してそれぞれに対して入力し、次にテスト実行/アイドルに入ってRunBist命令を同時に実行することができる。図5におけるTAPの第1グループをいっしょにリンクした後、それらのそれぞれに、TLM51を選択する置換RunBist命令をロードすることができ、その後その第1グループはTLM51によりアンリンクされうるので、TLM51が同じプロシージャを繰返すために第2グループのTAPをリンクしつつある間に、第1グループはテスト実行/アイドルにおいてBist動作を実行しうる。それゆえ、図2のアーキテクチャは、TAPを使用可能にし、RunBistをロードし、次にTAPを使用不能にして、メガモジュールにおけるBist動作を行う準備をするが、図5のアーキテクチャは、TAPのグループを使用可能化/リンクし、RunBistをロードし、次にTAPのグループを使用不能化/アンリンクし、メガモジュールのグループにおける同時的なBist動作を行うことを可能にする。TAPのグループを順次選択し、それぞれのグループがそのグループ内におけるBist動作を同時に、かつ他のグループに対して時間的にオーバラップする様式で行うようにする能力は、与えられたICのメガモジュールのレイアウトのために最も時間効率的なアプローチを選択するための柔軟性を追加する。
【0043】
それぞれの命令のための置換命令対の使用は、TAPが使用不能にされた後に、いずれの命令をも有効なままにすることを考慮しているが、もし所望ならば、TLMを選択するために単一の命令が定義されうる。単一のTLM選択命令を用いる時は、TAPは、TLMがアクセスされた時に、ICに対する特定の命令の効果を維持しえない。
【0044】
ここで説明したTAPリンキングアプローチは、それぞれがSEL1ないしSEL4およびEN1ないしEN4に対応する外部アクセス可能な選択信号およびイネーブル信号を用いるTAPを有する個々の回路(例えば、ダイまたはIC)を含む基板(例えば、マルチチップモジュールまたはボード)上に実現されうる。TLM回路(例えば、ダイまたはIC)もまた、基板上に必要であろう。さらに、図5の複数のTAPのリンキングスキームをサポートするためには、ある、または全てのTAPを有する回路のTDI入力上に、マルチプレクサ回路(例えば、ダイまたはIC)も必要であろう。
【0045】
以上においては本発明を典型的な実施例に関して説明したが、この説明は本発明の範囲を限定するものではなく、本発明はさまざまな実施例により実施することができる。
【0046】
以上の説明に関して更に以下の項を開示する。
(1)データ転送動作を行うレジスタと、
テストバスと、
複数のターゲット回路と、
前記テストバスと、前記それぞれのターゲット回路との間に結合せしめられた複数のテストインタフェースであって、それぞれの該テストインタフェースが、データ転送動作を行う前記レジスタを選択するレジスタ選択出力を有する、前記複数のテストインタフェースと、
を含む、集積回路。
【0047】
(2)テストバスと、それぞれのターゲット回路と、の間に結合せしめられ、レジスタへのアクセスを与える複数のテストインタフェースを使用する方法であって、
前記それぞれのテストインタフェースからのレジスタ選択信号を受けるステップと、
データ転送動作を行う前記レジスタを選択することを含め、第1の前記レジスタ選択信号に応答するステップと、
データ転送動作を行う前記レジスタを選択することを含め、第2の前記レジスタ選択信号に応答するステップと、
を含む、前記方法。
【0048】
(3)走査制御装置と、
該走査制御装置が発生した第1走査制御信号に応答してデータを走査する、前記走査制御装置に結合せしめられた第1走査可能テストデータレジスタと、
第2走査制御信号に応答してデータを走査する、該第2走査制御信号に結合せしめられる第2走査可能テストデータレジスタであって、前記第2走査制御信号が前記走査制御装置と無関係に発生せしめられる、前記第2走査可能テストデータレジスタと、
走査のために前記第1走査可能レジスタを選択し、さらにまた走査のために前記第2走査可能レジスタを選択する出力を有する走査可能制御回路と、
を含む、走査テストアーキテクチャ。
【0049】
(4)第1および第2走査可能テストデータレジスタの制御方法であって、
走査制御装置を用い第1走査制御信号を発生するステップと、
該第1走査制御信号を用い前記第1レジスタの走査を制御するステップと、
前記走査制御装置と無関係に第2走査制御信号を発生するステップと、
該第2走査制御信号を用い前記第2レジスタの走査を制御するステップと、
走査可能制御回路を用い走査のために前記第1レジスタを選択するステップと、
前記走査可能制御回路を用い走査のために前記第2レジスタを選択するステップと、
を含む、前記方法。
【0050】
(5)テストバスと、それぞれのターゲット回路と、の間に結合せしめられた第1および第2テストインタフェースを経て、第1および第2ターゲット回路をテストする方法であって、
テストバスを経ての前記第1テストインタフェースへのアクセスを含め、前記第1ターゲット回路のテストを準備するステップと、
その後、前記第1テストインタフェースに応答して前記第1ターゲット回路をテストするステップと、
前記第1ターゲット回路の前記テスト中に、前記テストバスを経ての前記第2テストインタフェースへのアクセスを含め、前記第2ターゲット回路のテストを準備するステップと、
を含む、前記方法。
【0051】
(6)テストバスと、
ターゲット回路と、
前記テストバスと、前記ターゲット回路と、の間に結合せしめられたテストインタフェースであって、該テストインタフェースが、前記テストバスに応答して複数の状態をとるように動作しうる第1状態マシンを含む、前記テストインタフェースと、
前記テストバスに、かつ前記第1状態マシンに結合せしめられた第2状態マシンであって、該第2状態マシンが、前記テストバスに応答して複数の状態をとるように動作しうる、前記第2状態マシンと、を含み、
前記第2状態マシンに関連する前記状態の所定のシーケンスを経ての前記第2状態マシンの前進に応答して、前記第1状態マシンが、該第1状態マシンに関連する前記状態の所定の1つをとるよう動作しうる、
電気回路。
【0052】
(7)テストバスと、ターゲット回路と、の間に結合せしめられ、かつ第2状態マシンを含むテストインタフェースを制御するために、第1状態マシンを使用する方法であって、
該第1状態マシンを、前記テストバスに応答して所定の状態シーケンスを経て前進させるステップと、
前記所定の状態シーケンスを経ての前記第1状態マシンの前記前進に応答して、前記第2状態マシンをして所定の状態をとらしめるステップと、
を含む、前記方法。
【0053】
(8) テストバスと、
複数のターゲット回路と、
前記テストバスに結合せしめられ、該テストバスと同時に通信する複数のテストインタフェースであって、該テストインタフェースが、前記テストバスと、前記それぞれのターゲット回路との間に結合せしめられ、それぞれの該テストインタフェースが、該テストインタフェースが前記テストバスとの通信のために使用可能にされた時を表示し、かつまた前記テストインタフェースが前記テストバスとの通信を使用不能にされた時を表示するイネーブル入力を含む、前記複数のテストインタフェースと、
を含む、電気回路。
【0054】
(9)複数のテストインタフェースにアクセスする方法であって、該テストインタフェースがテストバスとの同時通信のために該テストバスに結合せしめられており、前記テストインタフェースがそれぞれのターゲット回路にも結合せしめられており、前記方法が、
前記テストインタフェースの第1のものを、前記テストバスとの通信のために使用可能にするステップと、
前記テストバスと前記第1テストインタフェースとの間でテスト情報を通信するステップと、
前記第1テストインタフェースが前記テストバスと通信しつつある間、前記テストインタフェースの第2のものを、前記テストバスとの通信から使用不能にするステップと、
を含む、前記方法。
【0055】
(10)テストバスと、
ターゲット回路と、
前記テストバスと、前記ターゲット回路と、の間に結合せしめられたテストインタフェースであって、該テストインタフェースが、走査制御装置と、該走査制御装置が発生した第1走査制御信号に応答してデータを走査する、前記走査制御装置に結合せしめられた第1走査可能テストデータレジスタと、を含み、前記テストインタフェースが、走査可能制御回路内へ走査して入力された第1制御コードに応答して、走査されるべき前記第1テストデータレジスタを選択し、かつ前記ターゲット回路へ制御信号を供給する前記走査可能制御回路を含む、前記テストインタフェースと、
第2走査制御信号に応答してデータを走査する、該第2走査制御信号に結合せしめられる第2走査可能テストデータレジスタであって、前記第2走査制御信号が前記走査制御装置と無関係に発生せしめられ、前記走査可能制御回路が、該走査可能制御回路内へ走査して入力された第2制御コードに応答して、走査されるべき前記第2テストデータレジスタを選択し、かつ前記ターゲット回路へ前記制御信号を供給する、前記第2走査可能テストデータレジスタと、
を含む、集積回路。
【0056】
(11)テストバスと、
ターゲット回路と、
前記テストバスと、前記ターゲット回路と、の間に結合せしめられたテストインタフェースであって、該テストインタフェースが状態マシンを含み、該状態マシンが、第1状態にある時に通常は前記テストバスの所定条件に応答して、前記状態マシンに関連する所定の状態図により前記第1状態から第2状態へ前進する、前記テストインタフェースと、を含み、
前記状態マシンが、オーバライド信号を受けるように配置されており、
前記状態マシンが、前記第1状態にある時、前記オーバライド信号に応答して前記テストバスの所定条件を無視し、前記第2状態以外の状態をとる、
集積回路。
【0057】
(12)ターゲット回路と、テストバスと、の間に結合せしめられ、かつ状態マシンを含むテストインタフェースの動作方法であって、
前記状態マシンが第1状態にある時、前記状態マシンを該第1状態から第2状態へ前進させることを含め、前記テストバスの所定条件に応答するステップと、
オーバライドが所望されることを表示するステップと、
前記状態マシンが前記第1状態にある時、前記テストバスの所定条件を無視し、前記状態マシンをして前記第2状態以外の状態をとらしめることを含め、前記オーバライド表示に応答するステップと、
を含む、前記方法。
【0058】
(13)TAPリンキングモジュール21、51は、複数のTAP(TAP1ないしTAP4)が、テストバス13から単一のTAPインタフェース20を経て制御され且つアクセスされうるようにする。
【図面の簡単な説明】
【図1】多重TAPを有する集積回路に接続されたテスト制御装置を示す。
【図2】本発明による多重TAPを有する集積回路を示す。
【図3】図2のTAPリンキングモジュールを詳細に示す。
【図4】図3のTLM−TAP制御装置を詳細に示す。
【図5】本発明による、もう1つの典型的な多重TAPを有する集積回路を示す。
【図6】図5のTAPリンキングモジュールを詳細に示す。
【図7】図2および図5のTAP4を詳細に示す。
【図8】図5のTAP4の走査入力に関連する多重化回路を示す。
【図9】図9Aは図7のTAP制御装置に関連する状態図を示し、図9Bは図7のTAP制御装置の一部を詳細に示す。
【図10】図2および図5のTAPが、どのようにして図2および図5のテストバスに対しリンクされ、またアンリンクされうるかの例を示すタイミング図。
【図11】図2および図5のTAPが、どのようにして図2および図5のテストバスに対しリンクされ、またアンリンクされうるかの例を示すタイミング図。
【図12】従来の1149.1規格TAPのアーキテクチャを示す。
【図13】1149.1テストのために、従来の様式で接続された複数の集積回路を示す。
【図14】図12の従来のTAP制御装置に関連する状態図。
【図15】図12の従来のTAPアーキテクチャにおいて、状態変化および他の作用が起こりうる時を示すタイミング図。
【図16】Aは従来技術の図12の一部を詳細に示し、Bは図16のアーキテクチャに関連する従来の命令を示す。
【図17】図7のTAP4の一部を詳細に示す。
【図18】図17のアーキテクチャに関連する命令対の組を示す。
【符号の説明】
10 IC
13 テストバス
20 TAPインタフェース
21 TAPリンキングモジュール
26 ICのTDIピン
27 ICのTDOピン
31 TLM−TAP制御装置
51 TAPリンキングモジュール
71 TAP制御装置
97 TAP状態マシン
LC リンク制御信号
TAP テストアクセスポート
Claims (4)
- A.集積回路(10)に形成され、互いに相互接続する個別部を有する機能回路(MM1、MM2、MM3)と、
B.前記集積回路に形成され、テスト信号を伝送し、当該集積回路の外部からアクセス可能な、テストリード(TDI、TDO、TCK、TMS)のテストバスと、
C.前記集積回路に形成されたテストポート(TAP1、TAP2、TAP3、TAP4)であって、各テストポートは前記機能回路の少なくとも1部と関連し且つテストリードに接続されるインタフェースリード(11)を有する、テストポートと、
D.各テストポートはまた、テストポートがテストバスと通信のために選択されているかどうかを指示する出力選択信号を伝送する選択出力リード(SEL1、SEL2、SEL3、SEL4)と、テストポートがテストバスと通信可能かどうかを指示するイネーブル入力信号を受信するためのイネーブル入力リード(EN1、EN2、EN3、EN4)を有する、ことを特徴とする集積回路。 - Cにおける機能回路の少なくとも1部がメガモジュール(MM1、MM2、MM3)であり、1つのテストポート(TAP1、TAP2、TAP3、TAP4)がメガモジュールと関連している、請求項1に記載の集積回路。
- テストリードがテストデータ入力リード(TDI)、テストデータ出力リード(TDO)、テストクロックリード(TCK)、テストモード選択リード(TMS)そしてテストリセットリード(TRST)である、請求項1に記載の集積回路。
- 集積回路に形成され、テストリードに接続されたテストインタフェースリードと、各テストポートの選択出力リードに接続された選択入力リードと、各テストポートのイネーブル入力リードに接続されたイネーブル出力リードとを有するリンキングモジュール(21)を含む、請求項1に記載の集積回路。
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