TW541429B - Method and apparatus for analyzing a source current waveform in a semiconductor integrated circuit - Google Patents

Method and apparatus for analyzing a source current waveform in a semiconductor integrated circuit Download PDF

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Atsushi Iwata
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Description

541429 立、贫咧說明（1) 發明所屬的技術領域 特別ί: : : : ί大規模半導體積體電路的設計技術， 的解折^ 4以及=“導體積體電路内邏輯電路的電源電流 的解析方法以及所使用的電路設計技術。 習知技術 的i 導體積體電路(以下稱⑻)内電子元件 搭载的數位電路的規模擴大以及動作 電ϋ 土的^，大規模數位電路動作時，流入電路的 性能顯著惡化的問題 Κ而引起的⑻及應用系統的 第1 0圖係顯示類比·數位混載 稱AD混載LSI)的-構成例。將 =體積體電路（以下 度地數位化的類比·數位變換；口？類比信號高精確 電路的高速時脈信號的時脈產（)、j給内部數位 路、及微處理器（CPU)和數位p (PLL)荨的類比電 理主體所形成的數位電路混载於一半^ θ H t °唬處 此種AD混载LSI中，數位電路導曰曰片上。 基板内部或搭載LSI晶片的封穿、£d的基板雜訊經由矽 至類比電路，影響了類比電路：動刷基板的配線等混漏 度惡化、產生PLL的時脈頻率不稃—作/使ADC的轉換精確 晶片本身的動作性能惡化或產亨Ί λ，結果會弓丨起 ^ . ^ t 〜庄王获動作。 毛生基板雜訊的主要原因係，告 流過連接電路内部電源配線、 萄數位電路的電源電流 LSi晶片的電源線路與接地線 配^線、和外部電源至 路上的寄生阻抗時，根據物 541429 五、發明說明（2) 理法則如Ri和Ldi/dt等的對應電源電流變化所產生的電壓 變動。 又，LSI產生的電磁波雜訊干擾周圍的電子電路的動 作’使其性能惡化。電磁波雜訊的產生係基於反映數位電 路的電源電流變化的電磁交互作用。 如所了解的，雜訊的發生量係大部分視電源電流的變 化s而疋。因此’非常需要提供一解析方法，用以高速和 精確地估計大規模數位電路區塊的電源電流波形，以作為 LS I设計者有效施行避免性能惡化的技術支援。 習知的電源電流波形的解析方法如以下所述。得到電 源電流波形的第1方法係，將數位電路全部展開至電晶體 電位，並利用電路模擬實施轉換解析。第2方法係，使構 成數位電路的每一邏輯閘的消耗電流的波形近似開關動作 時產生的充放電電荷容量於一開關時段内移動的三角波 形’然後將數位電路的電流波形全部相加以得到電源電流 的波形。（K· Shimazaki，H· Tsujikawa，S. Kojima， and S· Hirano，"LEMINGS: LSI，s EMI-NoiseAnalysis with Gate Level Simulator，丨丨 Proceedings of IEEE-ISQED2000) [發明所欲解決的課題] ^ 上述習知的方法有如下的問題。第1方法可以得到高 解析精確度，但會增加大規模數位電路上的電路模擬的執 行時間，對於低雜訊化的電源/接地系統的最適化設計等 不適合，因為設計.條件中必須返覆執行模擬。第2方法中
2065-4444-PF.ptd 第6頁 541429 五、發明說明（3) --- 利用邏輯模擬，可以期待高速化。但是，實際的數位電路 内’作為邏輯閘的開關動作的初期過程，由於與周邊寄生 電容量的電荷再分佈而產生高速充放電電荷的移動，之 後，由外部電源進行開關時間數倍以上的時間定數的電荷 供給。而第2方法不能包含此過程，高精確度的電源電流° 波形難以再現，因此不適於上述電源電流的時間變化時的 敏感雜訊解析。 、 本發明可解決上述問題，考慮到數位電路内的電荷再 分配，本發明的目的係提供解析方法和解析装置，可用以 高速處理並解析高精確度的電源電流波形。又，本發明的 另一目的係利用高精確度及高速的電源電流波形解析方法 誕供基板雜訊解析方法和L s I的低雜訊化設計方法。 [用以解決課題的手段] 根據本發明的電源電流解析方法係解析具有複數個 輯閘電路所形成的數位電路之半導體積體電路的電源電流 ，形之方法，其根據數位電路内邏輯閘電路的開關動作 佈^表現數位電路為連接於電源和接地間充電的寄生 J時列的寄生電容列、以及靜態充電狀態的寄生電容 嫂ίί寄生電容列一端的電極、靜態充電狀態的電容群 :=f、電源線的寄生阻抗，以及連接寄生電容列： 疋數位電路的電源電流波形。 、八以决 上述電源電流解析方法中，數位電路内部的電源配線 第7頁 2065-4444-PF.ptd 541429 五、發明說明（4) 及接地配線局部增加的寄生 寬度大小相異的幹線/支線 t作為卽的邊緣，譬如線路 等，因此數位電路係分判成—制接點和線路層間的連接點 態充電狀態的寄生電容d”且寄生電容列及靜 群產生。 」由各卽内所屬的邏輯閘電路 上述電源電流解析方法中 生電容列内的各寄生電容，：時定時間間隔決定寄 生頻率。 或内的邏輯閘電路的開關動作發 例如，決定各寄生電容的眭 開關動作發生頻率越大時，==的邏輯閉電路的 上述電源電流解析方法中，充電二^，度可設定為越短。 析的數位電路所含的邏輯閉的輸出二電jm,由被解 本發明的基板雜訊的解浙方 于 產生的電源電流與電源線路和地二：3體電路内所 互作用所產生的電壓變動視為間的相 訊。 玉原電抓解析方法解析上述基板雜 本發明的設計方法係混有類比 體積體電路之設計方法，包括. 數位電路之半導 據設計規格’設計類比電路及數位的步驟；根 之基板雜訊的解析方法，解析 、/驟，利用上述 雜訊的步驟；以及根據上述基板生之基板 類比電路和數位電路或電路的配置和防護以配 541429 五、發明說明⑸ "— 合設計規格的步驟。 本發明的電源電流解析裝置係解析具有複數個邏輯 閘電2所形成的數位電路之半導體積體電路的電源電流波 形之裝置’其根據數位電路的邏輯閘電路的開關動作分 佈’表現數位電路為連接於電源和接地間充電的寄生電容 之時系列的寄生電容列、以及靜態充電狀態的寄生電容 群，連接寄生電容列一端的電極、靜態充電狀態的電容 端的電極、電源線路的寄生阻抗，以及連接寄生電容 另一端的電極、靜態充電狀態的電容群另一端的電極、 地t ί，寄生阻抗，並產生解析模式，利用上述解析模式 以決疋數位電路的電源電流波形。 、 上述電源電流解析裝置中’數位電路内部的電源配 也配線局部增加的寄生阻抗作為節的邊緣，因此數 分=數個節，且寄生電容列及靜態充電ί; 的電今群，譬如線路寬度大小相異〜 和配線層間的連接點等，可由: 、厘、、、、接點 產生。 田各即内所屬的邏輯閘電路群 $ ? I t、可動 、、/ 宅 — 1設開 間 寺度路 B長電 U隔Μ β間輯 1 @邏 母寺的 且内 t，域 置 裝容領 P電間 I生時 ^ ^ ^ 流 電ΐ谷 原的電。 t/'内生佈 ^列寄分 I容各率 電定頻 生決生 寄應發 的。解 路短被 電越由 閘為以 輯定可 邏設量 的可容 内度電 域長生 領隔寄 間間的 時間電 的時充 容，， 電時中 生大置 寄越裝 各率析 定頻解 決生流 ，發電 如作源 例動電 β 開上
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頁 f 9 第 541429 發明說明（6) 析的數位電路内邏輯閘的輸出入電容量求得。 [發明的實施例] 以下參考附圖，說明本發明的電源電流波形的解析方 法、解析裝置的實施形態。 〈電源電流解析模型的概念〉 首先’利用本發明的電源電流波形的解析方法，說明 電源電流解析模型的的概念。 根據本發明的電源電流波形解析方法中，大規模數位 電路的電源電流的形成主要依據數位電路内的每一邏輯閘 的開關操作時之負載電容充電的過程，且根據内部邏輯閘 電路的開關動作分佈，表現大規模數位電路為連接於電源 和接地間充之時系列的寄生電容列，以及決定將寄生電容 充放電的電流的電源電流波形。在各邏輯閘的開關動作時 之負載電谷的放電過程等於利用邏輯閘内局部的短路電浐 消去之前充電過程的負載電容充電電荷之過程，因此，^ 電過程對電源電流的貢獻近於可以忽視。 具？地’如第1圖所示’大規模數位電路被視為負 二電容群，彡中m線和接地配線的連接係以邏輯 =來切換開關。若忽略所有的邏輯功能且只有著眼於= „桑作，大規模數位電路的内部動作 包= =上升遷移的邏輯閑的寄生電容群(Α)、ΐί 遷移的邏輯閘的寄生電容群(Σ 、 下降 邏輯閘的寄生電容群(C‘) = 所不的等效電路中，各寄生雷*认仏 ^ 乐1圖 寸生電谷的一端設有開關元件用以 第10頁 2〇65-4444-PF.ptd 五、發明說明（7) 的開關動作係由 源配線和接地配 連接或切斷電源配線或接地配線。邏輯間 開關元件的開關動作適切地表現於切換電 線間的寄生電容的連接狀態切換。 又，第！圖甲，如去搞電容或⑽s元件内 的寄生電容CS係靜態存在於區塊令，而7 n y ^ 和接地線路上的寄生阻抗。上升遷移2'/^電源線路 Low(等於接地配線的電位）到!^ 别從 的變化動作，而下降遷移意味邏輯 ¥位） 的變化動作。 、饵閘的輸出kHlgh到Low 高密述電；邏輯電路所形成的半導體晶片内部 可以小到忽略。因此，動態邏短i向線或接地配線的阻抗 靜態電容Ct和C r内的寄生電容(^和(^、 輯閘的古、i ^s間產回速電荷的再分佈，於是實現了遴 輯閘的呵速開關動作。此時 $霄見了邏 為電荷再分佈過程的電荷庫。〜、:st和S的功能為作 終由外部電源供應。此另：：：，▼充電的電荷最 zd、Zg，因此產生以 由於充電係經由寄生阻抗 結果，基板4 π M 有時間常數r的電源電流， Γ=( 3;'比開關動作數倍以上慢地變化。 (寄生電容;的；F/JCt+2：q+2Cst + Cs) ..(1) 為、、以的日寸間分割化） 化，將寄1c作進行時的電源電流的時間變 因此，如第以(的f電容時間分割，以時間系列表示。 以及時間分割區c 5 3 了，上述等效電路内導人週期τ u以下稱「時區間」）的數字η。又，上 541429 五、發明說明（8)
升遷移的邏輯閘的寄生電容群Σ(^(ηΤ)以及下降遷移的邏 輯閘的寄生電谷群Σ(^(ηΤ)分類為被放電的電容群X Cdis(nT)以及被充電的電容群Σ(^(ηΤ)，然後分別將放電 電谷群及充電電谷群加總。又，第2圖中，「c (η τ)」係 代表在第η時區間的電容cxx。 XX 如第2(a)圖所示，第n時區間的上升開關動作的寄生 電容群ECt(nT)被分類為放電電容群Σ Cdis (nT)以及充電 電容群Σ Cch ( ηΤ)。同樣地，如第2 (b)圖所示，第η時區間 的下降開關動作的寄生電容群Σ(^(ηΤ)被分類為放電電容 群ECdis(nT)以及充電電容群SCch(nT)。第2(a) 、（b)圖 中，放電電容由開關動作短路而放電，另一方面，充電電 容由開關動作連接於電源配線和接地配線間來充電。 因第η時區間的電荷再分佈而移動的電荷量Q(nT)以 電源電壓Vdd如下所示。 Q(nT) - ( ZCt(nT)+ ZC^nT) · Vdd .·(2) 其中，放電電荷Qdis(nT)、充電電荷Qch(nT)分別以了式表 不 ·
Qdis(nT)= ( ICdis, t(nT)+ ECdis, .(nT)) · Vdd ..(3)
Qch (nT)= (ICch, t(nT)+ ZCch, ^nT)) · Vdd ..(4) 放電電荷Qdis (nT)主要由各邏輯閘的短路電路消除， 另一方面，充電電荷Qch (nT)由電源重新供給並在數位電路 内部分散儲存。在此，外部電源的作用係經常地供應 Qch(nT)。 全部的能量Ech (nT) (= Qch (nT) · Vdd)在此過程中消耗
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Mi429 五、發明說明（9) 與數位電路内部儲存的靜電能詈（―F 電過程是如何散逸廿π 4 ^此里（―Ech/2)在之後的放 區間）充電的電容群/c相;^因此，在一時區間内（第η時 配線和接地配線門，々Ch’丨η )、 Σμ，1 (ηΤ)連接至電源 路這此電容以切二史久一個時區間隔内（第η +1時區間）短 源的；： = 源配線和接地配線的連接，但外部電 時區門沾* i被衫響。此過程在每一時區間重複，而在各 作用m過程中，因電源線和接地線上的寄生阻抗的 動作時的電源電流波形。結果，數位電路内的 ;!二：的效果包括在模型中，因此根據實際數位電路 的電何移動現象可以忠實地解析電源電流波形。 在此’時間系列的充電寄生電容的集合{ Σ Ceh t nT)_ ’/Cch，i (nTM稱為「時分割寄生電容列」:第2(0) 回所不係時分割寄生電容列的第η時區間的動作。Σ Cch t (nT)及Σ Cch丨（ητ)的電容連接於電源配線和接地配線之 間，同時在第（n —時區間將Σ(^丨（（η-1)τ)及Σ(：& 〆1)Τ)的電容短路。又，其它的時區間的電容係短路 狀態。根據邏輯合成後的數位電路的網路連接資料，可由 ，知的邏輯閘的輸出入電容以及假想的線路長推定各電 各又’線路配置後，由線路配置信號抽出的邏輯閘間的 4吕號配線的寄生電容，可以更高精確地求得。 又’用於時系列分割的時間間隔Τ(= △ t)在全部的時 間領域内不一定均等地設定，而可以對應邏輯閘電路的開 關動作的發生頻率分佈來變化。例如，可以對應開關動作
麵_ 第13頁 2〇65-4444-PF.ptd 541429 五、發明說明（10) 的發生頻率分佈來變化。總之，時間間隔的發生頻率愈 尚’可連續最適宜地分配愈小的時間分割的時間間隔T (= △ t )，藉此可縮短解析所需的處理時間。 又’在各時間間隔内充電的電容遠小於數位電路内全 部寄生電容的總和。接著，靜態充電狀態的寄生電容群近 似於數位電路内全部寄生電容的總和集中於一單一電容 (等於第2C圖所示的Cs)，此單一電容插入於電源線和接地 線之間並比寄生阻抗更接近數位電路。 (節區化） ^ 在小規模的數位電路中，電源線和接地線上的寄生阻 抗Zd *Zg主要成份係決定於LS!晶片内部和外部電源間的黏 接線、封裝的引線框、以及印刷基板上配線的寄生阻抗， 因此’、在小規模的數位電路中，電源電路解析只考慮這些 阻抗成份。相對地，在大規模的數位電路 ^ ^ 地線的引導距離增大，因此也有必要考慮晶= 屬配線的寄生阻抗。 从阶Ξ ^史本實施例中，大規模數位電路的電源配線、接 局邻乓大之處分節，例如線寬不同的主 ί列由連接Λ、Λ配線㈣^ 係依據配置的電=西己=輯間群計算出。節區分割的樣態 例如，第3A圖所示'的=配置上的引導方式； 平方向邏輯單元列的^準早兀為基礎的1^1結構中’當水 路51和53束在一起拉電f配線41和接地配線43係與垂直線 f ’每對水平方向的電源配線41和接地 541429 五、發明說明（Η) __ 配線43(即每一邏輯單元列）可以定義 節區1、Μ .面對於”， 另一方面，靜恶充電狀態的寄生電 部數位電路内全部寄生電容的總和集一 f :於節區内 單一電容插入於電源線和接地線之間比^ ^合，此 數位電路。 X比寄生阻抗更接近 # 考慮到大規模數位電路内的電湄雷冷 數位電路内部的各邏輯閘電路的開關動：時：：2只有 程’以上的電源電流解析模型生電充 其中根據内部邏輯閘的開關動作分佈 電令列求传， 以時間系列連接充電的寄生電容列、以;^電=接地間的 寄生電容群的時分割寄生電容评4充電狀態的 佳的*，時分割寄生電容=路。更 為求得的各節區的分割界線 。。卩曰大的部分 〈解析精確度的改善〉 以上的解析模型無法考慮邏輯間電路的 生的電源-接地間的直接短路電1動作所產 電荷損失也考慮進I，則可更提高解析精確度“貝失，右 邏輯閘電路在開關動作時，在 :(JSW)更小的瞬間電源短路線路和接地短路“比=: U Π 〇 r r. m /、中’構成電路的N型及Ρφ】 mosfet的界電壓及Beta值分別為Beta， 的電源電壓為vdd。 乂及’電路
541429 五、發明說明（12)
QscHBeta/ (24 · Vdd) } . (Vdd _ 2 . v ) =程與來自開關動作的電荷I的放；：:) 過程並列進行’短路電荷“由於 ；： %由周邊的電荷庫供給。 佈過 不過，與放電電荷Qdis不同，由於外部電源必 量於短路電荷Qsc的電荷給Qch，所以相當於短路行、加專 電容加入充電電容可以等效地表現此過程。路電何Q-的 參恭：二ί上由下式求得的電容量Csc，當作各閘電路(見 ^載電谷里的表1)上升或下降的電容量補正值，而由於 ^寄生電容列模型可以結合短路電荷&的效果，因^ 以传到更高的解析精確度。 匕了 ^sc= Csc · Vdd (6) :般的數位電路中，標準單元的BetaA被標準化為失 ί it整數倍，又，由於選出標準單元使開關時間u 持理想的一定，因此電容Csc可以是一常數。 、 由於MOSFET的細微化，開關性能可以改進，因此 工=關時間TStf ’同時降低電源電壓Vdd設定以確保元件的可 =。也路電荷Qse成比例於開關時 — 電壓V.的平方’因此，時分割寄生電容列模型的短以 ，所產生的誤差可以隨著的31?打的細微化而降低。因而， 當近年的數位電路的電源電路解析應用本 的近似中短路電容可以被忽視。 在初期 〈大規模數位電路的電源電流解析方法〉 其次將說明使用上述解析模型來執行大規模數位電路
541429 五、發明說明（13) 的電源電流解析。第4圖係此 圖。此解析方法由5個處理步j電流的解析方法的流程 輪入處理S1中，關於成為~S5構成。 數位電路，在硬體記述語古原電流解析對象的被解析 電位產生排線表列，或是^ =°Veril〇g HDL)形式的閉 形式的電晶體電位產生排線表^記，語言（例如SPICEB N) 被解析數位電路的輸入信號的測=^，也產生記述啟動 示的電源配線41以及接地配線2 ° 士 ’由第3圖所 接點和接地接點的名稱分配’因此電源 有節區化時，邏輯閑或電路』二又：如果沒 表列中环Γ2 X担W 、 >、即區的連接關係在排線 輯閘動作& ^又，為了正確反映數位電路内部的邏 $閘動作的延遲時間’排線表列最好包括從 唬延遲模型或信號配線寄生元件的訊息。置4出的4 電路接點連接解析處理S2中，解析被解析的數位電路 的排線表列以產生數位電路的負載電容表。如表丨所示， 負載電容表顯示被解析數位電路所含的各邏輯閘的輸出接 點的上升遷移時的負載電容值、其下降遷移時的負^電容 值、以及邏輯閘所屬的節區之間的關聯。於是，從排線表 列抽出被解析數位電路所含的各邏輯閘的輸出接點，然^ 對於抽出的各輸出接點，求出分別在邏輯閘的上升開關時 及下降開關時的各充電負載電容值CcM、Cch i。負載電容、 值可以從預先抽出的輸出電容、後段邏輯閘群的輸入電容 成份、及配線電容成份之上升及下降開關時的充電電容成 2〇65-4444-PF.ptd 第17頁 541429 五、發明說明04) 份計算而得 [表1] 節區屬性 上升負載雷& —--- ^ c _ ch 个，i m2 c lCh 个，2 m3 c ^chf ,3 m4 • · Cch 个，4 •鲁 Mx Cch个,η ：L降負載電容 α "ch^ ,1 ch小，2 ch|，3 ch|，4 c ch|，r <負載電容表: 輸出接點 Ni n2 n3 n4 镛· 開關動作處理S3係解析和記錄在時間領域内，對於被 解析的測试向量，被解析數位電路内的各邏輯閘的 點的開關動作。具體地說，關於被解析的測試向量/解析 被解析的數位電路内的各邏輯閘的輸出接點的開關動作在 時區間内如何遷移。因此，關於被解析的數位電路，利用 對應排線表列的記述形式之時間領域模擬以及利用被解析 的測試向量實行時間領域的動作模擬，並記錄全輸出接點 的開關時刻及開關方向。開關方向指示開關動作是上升遷 移或還是下降遷移。更具體地，關於被解析的測試向量， 如表2所示，各所定的時區間内，解析並記錄各輸出接點 Nl、N2是上升遷移、或是下降遷移，還是狀態不變。
2〇65-4444-PF.ptd 第18頁
T, ； 个 个 个 个 541429 五、發明說明（15) [表2] <開關動作記綠> 時區間 ,2 3 4 N N N ·· T1 T2 个 个 个 - 个 个 - - - (个··上升遷移、小··下降遷移、_
T 狀態不變） ιί刀割寄生電容列模型產生處理84中，舛笪1« 動作處理S3所記錄的各開關動作 ^计异上述開 的分割區間内充電的負載電的p t = Τ間軸方 3所示，對於夂浐F 谷里的總和。具體地說，如 田沾她、 p£ ’產生各時區間求得充電的負載電溶 =總和Cxy(X :對應節區、y ••對應時區間）的時分割寄 •谷2表又，表3中，節區Mx、時區間τ所含的i，j係 別指示上=、下降開關接點的充電寄生電y容。以下的時 割寄生電容列表為被解析的一數位電路的每一測試向量 作成。
541429 五、發明說明（16) [表3] <時分割寄生電容列表> 時間 j
_ 在 Ty内的 内所含 的各輸 的動作 出接點 負載電 作狀態 電容列 接地線 寄生電容列表内，相對一節區Μχ的— 負載電何總和Cxy具體地由下式求出。首節曰 ::的輸出接點參照負載電容表來指定。對 出接點，泉昭μ „知& > „ / 士 Λ、 . τ ^ ^ ^ 、/ 容的總和cxy。 然後，在電路記述語言形式中，產生時間分割寄生 ---- 丄各電源線和 出接Ek 、、只料屯分取不相疋。對於特 U點，參照關開動作記錄（表2)以確認時區間Ty 〜'(上升遷移/下降遷移/狀態不變）；而對於各輸 丄對應此動作狀態的負載充電T—— -▲賊 容j(表1)而求得。因此求得根 而知到的負載充電電容的總和cx FK1昔a形式中，產生时间刀切 的排線表列，時間分割寄生電容列係由各電源〗 分割的各節區札（i = i，2，··）之子電路。如第
541429 五、發明說明（17) _ 2(c)圖所示，時間分割寄生電容列的排 =件來記述時間分割寄生電容列關配：開 據時間軸動作，因此，使開關元件插入 凡件依 時間區間⑴内以充電對應的電$ 電容和接地間以在 區間U + 1)内局部放電。 …、後電奋在下一時間 電源電流解析處理S5中，對於上述產生 =電容列的排線表歹，卜數位電路和外部電路間二寄 要的話，f區間追加適當的配線阻抗成份必 擬模器的過渡解析機能執行排線表中 Z ^路 析。 4 」电/摩電流波形解 _ 如上所述，根據上述的解析電源電流的方 ^生電容列擬模器内大規模數位電路記 ：：二 時間區間内充電的電容列’因此可以實現高 ^ ^， =路内部的電荷再分佈過程的高精確度電源電；波= 也杈擬方法。為了產生時間分割寄生電容列的模型，必 f執行-次有關具有數十萬到數百萬邏輯閑規模的數位電 t的測試向量之高精確度的時間領域動作模擬。這相當費 二，不過一旦產生模型，之後此模型可用作解析，由於只 ^「個電容可以在各時區間内成為解析對象，於是可以極 回速杈擬。因此，在不同條件下，反覆執行電源電流模擬 時所要求的设计項目，如來自電源/接地配線系的阻抗的 電源電流波形的影響評估、雜訊發生量評估、以及最適於 ，雜訊化的去耦電路設計、和電磁波發生量評估等，可以 實現高效率化。
541429 五、發明說明（18) 〈大規模數位電路的電源電流解析裝置〉 事置Γ機圖Λ實Λ上述電源電流解析方法'的電源電流解析 本裝置的各機能方塊…15對應上述 電腦系統内既定的程式可由例如具有⑽的 柝备：C f理σΡ 11中’輸入成為電源電流解析對象的被解 述語言形式的閉電位的排線表列或ΐ 入測排線❹卜並且，也輸 號。如第3圖所示/電源配缘H的數位電路的輸入信 名J，於定m Ρ電線接配線間實行各節區分 :s疋名稱、，.δ各郎區内的電源接點和接地接點， 或電路元件與節區間的連接關俜 〃匕輯閘 又，如果沒有節區化時，表：中明確提供。 二2連接關係。為了正確解析反映數位電： 遲模二己遲時間’由配置抽出的信號配線延 中。…波配線寄生兀件的資訊最好包括在排線表列 電路接點解析處理部12中，解析被解析數位 線表列而產生對應數位電路的負載電容 路的排 電容表儲存於記錄製置21中。 f(見表1)。負載 開關動作記錄處理部1 3中，對應被解析測續 ^和5己錄時間領域内被解析數位電路的全邏輯^ ^ ^ ：關動作狀態。具體地說，對應被二白：出 解析破解析數位電路的全邏輯閑的輸出接點的在 發明說明（19) 時區間内如何遷移。因 應被解析數位電路，二1動作記錄處理部13中，對 動作模擬，且在記錄褒？析測試向量執行時間領域的 與開=向為開關^乍%己錄（參=1)輸出接點的開關時刻 作記錄，中，參照開關動 的總節區的各時區間内充電負載電容量 後，在電= = 生=表(參照表3)。然 並記錄於記錄時間分割寄生電容列的排線表列， 寄生電【：二：：處理部1 5中，對於上述求得的時間分割 必要的4，線表列’數位電路和外部電路間，如果有 阻抗出λ，即區間插入靜態充電狀態的電容且適當的配線 的模擬^ °電源電流解析處理部15包括具有過渡解析機能 終得糾1，例如電路模擬器，用以解析由過渡解析機能最 的排線表列中的電源電流波形。 ”源流波形的解析方法的應用例〉 例。Μ下說明上述電源電流波形的解析方法的數個應用 (應用例1 :基板雜訊解析） 電利用上述電源電流的解析方法，解析用做泛用的數位 電、、☆的移位暫存器所產生的基板雜訊波形。利用上述電源 “ Μ的解析方法解析基板雜訊波形，半導體積電路内的基 541429 五、發明說明（20) ;=的！生係由於移位暫存器的動作所引起的電源電流 ΐ:變ί: ’原線和接地線間的線型電阻器(i〇hm)而產生的 試：電路的構造有10個相同且各包括2個8位元移位暫 存益的區塊’連接至相同的輸入以並 CM〇S技術設計的標準單元庫内，8位元移位暫存器由8^Γ 準D-型正反器(DFF)且串聯連接構成，而試驗電路内包括-的總兀件數有IG’OOO個。對於本試驗電路 型基板谓井構造)的元件參數，並二 : = 述的電路排線表列，執行電路模擬；當 時間間^為T = 250PS以及Τ=1〇_ .，抽出 電容值，作成時分割寄生電容列。又， ’内的充電 ;ί = ί試驗電路的全體電源配線和接地配線；的寄生 電谷小很…式驗電路的電源/接地配線間寄生 成份的總和為靜態電容成份Cs，並作為電荷 第6圖所示係當電源配線和接地配線的寄生阻抗 只是串聯電阻值Rp = l時的解析結果。 2電源電流。圖中，從左邊開始提供的條== 曰曰體電位所記述的排線表列（習知方 存器的輸入信號為π ο ο 0 0 0 0 0 0 "、 ，，〇 Q i i Q q π ”01010101”時，分別顯示上段、 ； 訊波形。由全電晶體電位記述的排線二：：J : :: J 視為基準波形。當上述三種輸入波形時的電二= 第24頁 2〇65-4444-PF.ptd 541429 五、發明說明（21) ------ 度不同時’任-模型的波形與(a)所得到的波形一致，因 此很明顯地可由模型精確地解析電源電流。解析2〇〇以期 間所需的CPU時間的比較：（a)中需要25〇〇秒；（㈧及（y 要10秒以下，比（a)快250倍以上。 具有本試驗電路和基板雜訊偵測電路的測試電路由前 述的0.6 //mCMOS的技術所試製。本試驗電路的啟動與產生 時/刀割電谷列的方式相同時，基板雜訊的實測波形如第7 圖所不。另一方面，利用對應本試驗電路作成的T = 25〇ps 的時分割電容列模型，第8圖所示為基板雜訊模擬波形， 且具有與電源配線與接地配線的寄生阻抗串聯的電感 LP-1 0nH。圖中也顯示分別由不同數量的移位暫存器對所 產生的活化狀悲變化時的基板雜訊波形。第7圖、第8圖所 示的實測及模擬波形在頻率成份和振幅的相對 性地相同，因此明顯地此模型可以精確地再】 發生。又’兩者的基板雜訊振幅的絕對值不同的原因係， 實測波形包括從雜訊發生點由基板中傳導到偵測電路所 產生的基板雜訊衰減效果。利用本模型結合基板的電阻網 模型等可輕易地實行解析，而且可以實行定量評估。 此實施例中，形成試驗電路的P型基板與接地配線藉 由低阻抗連接，因此以基板雜訊發生的主因係接地線路的 電壓變動的漏失到基板來實行解析。解析得到的結果顯 示’可以以本基板雜訊解析方法高精確度地模擬基板雜 訊。但是，關於時分割寄生電容列模型的電源電流解析中 可以忽視的寄生電容的放電電流，放電電流的短路路徑可
541429 五、發明說明（22) 能包括一部份的基板。根據電流分別處理基板電位 可以更高精確度地解析局部基板雜訊。 (應用例2 :低雜訊邏輯電路的最適當設計） 本發明的解析方法，如日本專利第299724 1號 於解析低開關雜訊邏輯電路内的電源電流波形及基 訊，也非常適於應用於雜訊低減化設計。在此專利 關雜訊邏輯電路中，構成數位電路的CMOS邏輯電路 端或接地端中至少一端附加靜電電容，附加靜電電 加電容）的一端與靜電電容間連接電阻元件（附加電 因此邏輯元件在充放電時速度緩慢，所以減低了尖 所引起的雜訊。 具體地說，根據本解析方法，產生以附加電阻 數位子區塊領域（由CM0S邏輯電路構成）的時分寄生 模型’並作-由附加電容、附加電阻、以 :::之模擬電路來解析流過附加電阻的電源電流 王體數位區塊的電源電流係子區塊的電源電流總 雜訊的評估係解析由流經電源配線阻抗和接地配 總電源電流所引起的電位變動。根據各子區塊的電 量、區塊的基板雜訊發生量，可以最恰當地分 (應用例3 :電磁波雜訊解析） 邁向大規模且高速化的先進VLSI中，電源電流 相备大，此結果產生的電磁場環境變動影響了 引起誤動作。VLSI中的電源配線上形成的電源 狀線路有天線的作用，而流經此天線的電源電流變 變動 適用 板雜 的低開 的電源 容（附 阻）， 峰電流 區分的 電容列 所構成 〇又， 。基板 阻抗的 源電流 塊。 的變化 元件並 的迴路 動使電
541429 發明說明（23) 磁波雜訊放射。已知電磁 量Ul/dT)的一次方以上成正、汛的強度與電流的時間變化 ，主要依據高精確度的電源電比汽口 ^此’電磁波雜訊的預 解析方法，能更高精確度地J:’二：測。根據本發明的 LSI内部的電流電源波則〜用例所示相同的 測。 因此也適用於電磁波雜訊預 (應用m猶載的LSI中最適當的抗雜 弟1 0圖所不之範例AD混載的LS i的执 計的類比電路及數位電路 °又6十中’冑分別設 -晶片上。此時，|電路：塊以配置配線統合在同 電路動作時的雜訊ίΠ;:保=電：性能因受到數位 晶片上的各電路動作時的 而^預測AD混載的 方法，以使晶片性能適合；並；：雜訊對策的設計 =電：如奸分離各電路間的電源配線和接二= 上！：ί L 護頻帶於各電路間、分離各電路時間軸 低門μ ϋ時刻、類比電路的耐雜訊設計、卩及數位電路的 外歼^雜讯化设計等。$ 7AD混載的LSI上的低雜訊化設 ::虽施行基板雜訊解析時’有必要使用上述的雜 方法以設計最適合的電路。 低 以下，參考第9圖，說明根據本發明應用基板雜訊 析之AD混載的LSI中的低雜訊化設計流程。 在說明第9圖的流程圖之前，先說明設計類比電路和 數位時所參考的庫。—般，設計AD混載的LS1時，會利用 儲存關於已設計的類比電路的訊號的庫以及另一儲存關於
541429 五、發明說明（24) 已設計的數位電路沾 庫所登錄的設計;。㈣是’關於數位電路的 體記述模型（排後#二\甲“位日守、或動作記述電位的硬 本例中，為了 ΓΛ歹資料、酉己置、測試向量等。 號，還有關於庫訊解析方法，除了上述訊 量所作成的寄生電數位電路之各機能動作的測試向 參照第9圖，以二登錄至庫中。 設計類比電路和先ϋΑΐ)^ _1的設計規格（s21)。 路設計係從庫中所八丄路以適合此設計規格(s22)。電 計規格的電路。關==員及數位電路中分別選出適合設 選出的電路予以t電路，可從庫中登錄的電路中所 計以適合設呀賴故良全部或一部份後利用，或是利用新設 有利用庫中：登登錄的電路。關於數位電路的設計， 的電路。設計新已设計電路，也有利用新設計後登錄 料先登錄到庫中以適合設計規格時，新設計的電路資 電路時，數位雷ί再選出。特別&，如果重新設計數位 的綠認時，產生相ΓΓ:過程中，各機能在閘電位的動作 並登錄至庫中相對種種測試向量的時分割寄生電容列’ 設計後的α π 配罟阳姑J·、7 、比電路和數位電路的在同一晶片的配置上 減低方法rj;;(S23)。同時，導入先前所述的雜訊 的總和以及電置配線後，☆區塊的寄生電容值 置中抽出。又，配線分別的寄生阻抗成份從配 上的& ^ ^ 預測晶片安裝時的包裝或是安裝的電路板 的哥生阻抗。你^ Η 於疋’產生了LSI晶片全體的晶片等效電
541429
路、：組合為代表晶片表面配置構造的等效電路，具有各 電路或防護頻帶的配置、電源配線、#地配線、井區和基 板接觸窗，以及搭載這些元件的半導體基板的等效電路。 然後，對晶片全體的機能作性能評估。因此，實施晶 片全體的動作解析（S24)。因此，使用習知的方法以類 比·數位混載的模擬來解析硬體記述的數位電路、以及 含電路記述或硬體記述的類比電路。另一方面，實施晶片 全體内的基板雜訊解析，並解析到達各電路的基板雜訊， 同時導入雜訊低減方法並使其最適化（基板雜訊解析係利 用庫中登錄的時分割寄生電容列模型以前述的方法執 行。）。因此，被解析數位電路換置為上述的時分割寄 電容列模型，然後等於之前抽出的各區塊的寄生電容值 總和的靜態電容與電源配線和接地配線的寄生阻抗連、 並當作雜訊發生源而動作。 ’ 因此，解析類比電路和雜訊發生源以及之前產生的曰 片等效電路，以評估基板雜訊所引起的類比電路的性能= 化。由於反映此結果為晶片全體的動作解析，所以 估晶片全體的性能。 根據以上的解析結果，判定是否晶片全體的機炉 能適合設計規格（S25)。如果不適合設計規格，回到b再产性 電路設計步驟（S22)，其中對於預測的基板雜訊為了得^ 有效的雜訊低減化，執行類比電路的設計變更。例如，。 塊電位内的配置配線變更，以及插入區塊間的防護頻帶= 數位電路區塊的耐雜訊性提高的設計變更等的實施。j 里復
2065-4444-PF.ptd 第29頁 541429 五、發明說明（26) 上述步驟（S 2 2〜S 2 5 )使晶片全體的性能評估結果適合設計 規格。當性能適合設計規格時，本處理結束，並進行後段 的設計處理。 將庫中數位電路的排線表列等的電 如上述 時分割寄生電容列模型當作設計信號的一個予以登錄，因 此在LS I設計中，其中對於數位電路的基板雜訊解析可高 速且正確地實行。因此，AD混載LS I的設計中可輕易實施 抗雜訊設音設計的最適化。 [發明效果] 根據本發明的電源電流解析方法，電流解析中將大規 模數位電路記述為在時間軸上的時區間充電的寄生電容列 和靜態充電狀態時的寄生電容群的解析模型並予利用，因 ΐ开包：ϊί:路㈣電荷再分佈過程的高精確度電源電流 波形解析可以以南速實行模擬方法來實現。 又，上述的電源電流解析方法 充電狀態時的寄生雷交藓玎Λ + π &吁玍电今夕彳和靜態 寄生阻抗作為節的=接地線局部增加的 進解析精確度。緣所77割的各㈣生，因&，可更增 列的ί間中’求得寄生電容的時系 率。據此可達到高速：的“輯閉電路的開關操作頻 越短例大時，時間間隔長度可設定為 的解析結果。 间逮化的解析處理，同時得到更精確 2〇65-4444-PF.ptd 第30頁 541429 五、發明說明（27) 又’上述電源電流解析方法中，充電的寄生電容量可以由 被解析數位電路所含的邏輯閘的輸出入電容量求得，並可 以輕易地求得寄生電容量。 根據本發明的基板雜訊的解析方法，由於利用上述的 電源電流解析方法，可得到高精確度且高速的基板雜訊波 形解析結果。 根據半導體積體電路的設計方法，由於利用上述的基 板雜訊的解析方法，可得到更適合的低雜訊化設計。 根據本發明的電源電流解析裝置，電流解析中將大規 /越^電路§己述為在時間軸上的時區間充電的寄生電容列 ^ ϋ ^電狀態時的寄生電容群的解析模型並予利用，因 、皮ϋ & ί電路内的電荷再分佈過程的高精確度電源電流 波形解析可以以高速實行模擬方法來實現。 又上述的電源電流解析褒置中，卑；^雪六& 3 κ 充電狀態時的寄生電容群；中寄生電谷列和靜態 寄生阻抗作為節Μ@ 電源線及接地線局部增加的 机马即的邊緣所分割 進解析精確度。 」的各即產生，因此，可更增 又’上述電源電流解析 ,.^ 列的時間間隔長度的設定 ：2:寄生電容的時系 率。據此可達到高速化的解析U輯閘電路的開關操作頻 例如，開關操作頻率越二 越短，因此可以達到高速守，時間間隔長度可設定為 的解析結果。 、、解析處理，同時得到更精確 又’上述電源電流解析 t置中，充電的寄生電容量可 1^1
2065-4444-PF.ptd
第31頁 五、發明說明（28) 以由被解析的數位電路所含的邏輯 得，並可以輕易地求得寄生電容量。的翰出入電容量求 [圖式簡單說明] [第1圖]利用本發明電源電流解 流解析模型。 Υ万法采吮明電源電 [第2(a)圖]說明上升遷移狀態的寄生雷六 電容以及放電電容的狀態； 生冤4分類為充電 —[第2(b)圖]說明下降遷移狀態的寄 電谷以及放電電容的狀餘· 電各分類為充電 [第2 (c )圖]說明時分割寄生電容列。 [第3 (a)圖]用以說明節區； [第3(b)圖]用以表示節區化 圖。 吁生電谷列的等效電路 [第4圖]根據本發明的電源 [第5圖]電源電流解析裝 的流程圖。 [第δ圖]應用例】中， b方塊圖。 的移位暫存器的基板雜訊波形的i析源電流解析方法 接地配線的寄生阻抗視作口日 斫m果（當電源配線和 [第7圖]表示應用例“：：： =時）。 [第8圖]應用例1中，利用5的貝測波形。 的移位暫存器的基板雜訊波形^明的電源電流解析方法 接地配線的寄生阻抗内包括^ %解析結果（當電源配線和 [第9圖]應用本發^聯阻抗時）° 的尾原電流解析方法的基板雜訊 2065-4444-PF.ptd 541429 五、發明說明（29) 解析，用於AD混載LSI的抗雜訊設計最適化的流程 [第10圖；|說明AD混载LSI的一範例。 L回 [符號說明] 11〜輸入部； 1 2〜電路接點連接解析部，· 13〜開關動作記錄部； 1 ^時分割寄生電容列模型產生部； 15〜電源電流解析部； 負栽電容表的記錄裝置； 2 5 ~ ^，動作記錄的記錄裝置； C 、〜寄生電谷列表/排線表列的記錄裝置； c’t上升遷移且充電的電容；
Ch’^、下降遷移且充電的電容； d二2源、配線的寄生阻抗； g〜妾地配線的寄生阻抗。
2〇65-4444-PF.ptd 第33頁

Claims (1)

  1. 541429 案號 901269^ 、申請專利範圍 1 · 一種電源電流波形解析方法， 的邏輯閘電路形成的數位電路的半導 流波形^ 其特徵在於： 根據上述數位電路的邏輯閘電路 現上述數位電路為連接於電源線和接 容之時系列的寄生電容列、以及靜態 =’、連接上述寄生電容列一端的電極 容=一端的電極、電源線的寄生阻抗 電谷列另鳊的電極、靜態充電狀態 ^ '、接地線的寄生阻抗，以產生解析 模式以決定上述數位電路的電源電流 、2 ·如申4專利範圍第丨項所述之 ：其中數位電路内部的電源配線及 個」且抗作為節的邊緣，因此上述數 内二凰且上述寄生電容列及靜態充電 内所屬的邏輯閘電路群產生。 、去，t广-申凊專利範圍第1項所述之 生雷二母一既定時間間隔決定上述 容的ί R且上述時間間隔長度的設定 -的：間領域内的上述邏輯間電路的 、去1 士如申清專利範圍第3項所述之 關操作頻率越2生電容的時間領域 干嘴人日守，上述時間間隔長
    用以解析具有複數 體積體電路之電源電 的開關動作 地線間充電 充電狀態的 、靜態充電 ，以及連接 的電容群另 模式，利用 波形。 電源電流波 接地配線局 位電路係分 狀態的電容 分佈，表 的寄生電 寄生電容 狀態的電 上述寄生 一端的電 上述解析 形解析方 部增加的 割成複數 群由各節 電源電流波形解析方 寄生電容列内的各寄 係對應決定各寄生電 開關操作頻率。 電源電流波形解析方 内的邏輯閘電路的開 度设定為越短。
    :;: 六付傲在 電路的開關動作分佈， 和接地線間充電的寄生 根據上述數位電路的玉 現上述數位電路為連接於^ 表 電
    曰 修正 γρ ! 年月f:: m ___ 9ni9RQQ〇 稱减圍 容之時系列的寄生電容列 群之裝置； ±_a 以及猙怨充電狀態的寄生電容 容群一：的m容列-端的電極、靜態充電狀態的電 極、接地“2 靜‘悲充電狀g的電容群另—端的電 、、、、寄生阻抗，以產生解析模式之裝置；以及 形之裝置f述解析模式以決定上述數位電路的電源電流波
    置，9盆如申請專利範圍第8項所述之電源電流波形解析裝 上^、、數位電路内部的電源線及接地線局部增加的寄生 ^ 作為節的邊緣’因此上述數位電路係分割成複數個 即’且上述寄生電容列及靜態充電狀態的電容群由各節内 所屬的邏輯閘電路群產生。 壯1 〇 ·如申請專利範圍第8項所述之電源電流波形解析 衣置’其中每一既定時間間隔決定上述寄生電容列内的各 寄^電容’且上述時間間隔長度的設定係對應決定各寄生 電奋的時間領域内的上述邏輯閘電路的開關操作頻率。
    士 11.如申請專利範圍第1 〇項所述之電源電流波形解析 叙置’其中決定各寄生電容的時間領域内的邏輯閘電路的 開關操作頻率越大時，上述時間間隔長度設定為越短。 士 1 2 ·如申請專利範圍第8項所述之電源電流波形解析 衣置’其中上述充電的寄生電容量係由被解析的數位電路 所含的邏輯閘的輸出入電容量求得。
    第36貢 541429 第90126922號圖式修正頁
    修正日期：92.2.14 53 51、 (a) 1 1~~1 1—1 1—I ~ 邏輯單元列 f43 」 L. -1 U -1 U j L _
    第3圖 51525354 S5
    第4圖 21 541429 一92.爷 棑線表列，測試向量 U. 輸入部 電路接點連接解析部 開關動作記錄部 電源電流解析部 動體錄 23 負載電容表 ^—_ __> 分割寄生電容列模型產生部
    參 解析結果第5圖 (a) (b) (c) iO οiO K)ϊΟ P»% /% ί% isl I w 1 1 L 1 1 1 1 · :人： ;人： :人： 顯 LAj :A : 2 第6圖 ns) 541429 開始
    第9圖 至後段處理
    第10圖
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