KR100349280B1

KR100349280B1 - 집적 회로 설계 방법 및 집적 회로 설계 장치

Info

Publication number: KR100349280B1
Application number: KR1019990041697A
Authority: KR
Inventors: 와따나베스스무
Original assignee: 가부시끼가이샤 도시바
Priority date: 1998-09-29
Filing date: 1999-09-29
Publication date: 2002-08-21
Also published as: US20030088839A1; US6993728B2; JP2000114379A; KR20000028727A; TW459348B; US6543039B1; JP3562975B2

Abstract

본 발명은 데이타의 병렬 처리가 가능한 계산기를 이용하여, 계층 구조를 유지한 상태에서 행하는 LSI 설계 레이아웃 데이타의 병렬 처리의 고효율화를 꾀하기 위한 것이다.

본 발명에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치는, 제1 구성으로서, 집적 회로 설계 레이아웃 데이타 중 설계 셀 데이타에 의해 특정되는 설계 셀을 셀 분할 판단 기준에 기초하여 분할한 분할 셀과 분할한 것 이외의 상기 설계 셀로 이루어지는 내부 셀로 하고, 상기 내부 셀을 조합하여 데이타 량이 거의 같은 복수의 유닛 그룹을 작성하여, 상기 유닛 그룹마다 상기 내부 셀에 포함되어 있는 데이타의 계층적 병렬 처리를 행하고, 제2 구성으로서, 집적 회로 설계 레이아웃 데이타 중 어레이 데이타가 포함되어 있는 어레이 데이타 영역 중 중복하는 데이타를 구비한 데이타 영역을 제외한 비중복 어레이 데이타 영역을, 복수 또는 단수의 어레이 셀 또는 단위 셀의 조합에 따라 복원한다.

Description

집적 회로 설계 방법 및 집적 회로 설계 장치{METHOD AND APPARATUS OF DESIGNING LSI}

본 발명은 집적 회로 설계 방법 및 집적 회로 설계 장치에 관한 것으로, 특히 LSI 설계 레이아웃 데이타의 계층적 병렬 처리 방법 및 어레이 셀 재구성 방법 및 이들 방법을 실행하는 CAD 툴 및 이들 방법을 실행하는 컴퓨터 프로그램을 기록한 기록 매체에 관한 것이다.

최근의 대규모 집적 회로(LSI)의 레이아웃은 계층적으로 설계되어 있기 때문에, 설계 레이아웃 데이타를 고속으로 처리하는 방법 및 장치로서, 설계 레이아웃 데이타의 계층 구조를 유지한 상태에서 취급하는 방법 및 CAD 툴이 이용되고 있다. 이 경우, 계층 구조를 구성하는 각 설계 셀은, 설계 셀로서의 그 대로의 형태로 취급된다.

한편, 계층적인 데이타 처리 방법과는 별개의 기술로서, 밀결합(密結合) 구성의 복수 CPU를 탑재한 계산기, 또는 네트워크 접속한 복수 계산기를 이용하여 설계 레이아웃 데이타를 병렬 처리하는 CAD 툴도 이용되고 있다.

이들 모두가 그 목적으로 하는 점은, 설계 레이아웃 데이타 처리의 고속화 및 작업용 기억 파일의 저감화에 있다.

한편, 계층 구조를 구비한 설계 레이아웃 데이타 처리의 고속화 및 작업용 기억 파일의 저감화를 위해서는, 반복 패턴 데이타에 의해 표현되는 어레이 셀을 얼마나 효율적으로 취급할지가 중요한 포인트가 된다. 어레이 셀은, 범용 메모리 제품에는 반복 수가 큰 2차 어레이가 이용되는 것이 통상이고, 마이크로 컴퓨터의 RAM/ROM 메모리부등에도 이용되고 있다. LSI 설계 레이아웃 데이타를 계층적으로 취급하는 경우에, 어레이 셀 데이타 영역에 도형 데이타, 셀 데이타 또는 다른 어레이 데이타가 중복 배치되어 있을 때는, 어레이 셀 데이타를 전개하던지, 또는 단위 배치 셀 데이타로 변환하여 처리하는 것이 지금까지의 데이타 처리 방법이다.

도 18은, 계층 구조를 구비한 LSI의 레이아웃의 일례를 나타내는 설명도, 도 19는, 도 18에 도시된 LSI의 계층 구조를 나타낸 블럭도이다.

도 18에 도시된 LSI의 레이아웃에서는, 도 19의 블럭도에도 도시된 바와 같이 1칩을 구성하는 ROOT 셀 상에, 2개의 A셀, 1개의 B셀, 6개의 E 셀이 배치되어 있고, 또한 B 셀 상에, 3개의 C셀, 2개의 D 셀이 계층적으로 배치되어 있다. 여기서는, ROOT 셀의 사이즈는 10000㎛×10000㎛, A 셀의 사이즈는 2000㎛×8000㎛, B 셀의 사이즈는 3000㎛×3000㎛, C 셀의 사이즈는 700㎛×700㎛, D 셀의 사이즈는 1800㎛×600㎛, E 셀의 사이즈는 500㎛×1000㎛인 것으로 한다.

종래에는, LSI의 설계 레이아웃 데이타의 계층 구조를 유지한 상태에서 취급하는 경우, 설계 셀에 포함되는 도형수의 대소(데이타 사이즈의 대소) 또는 사이즈의 대소에 상관없이, 설계 셀의 형태대로 취급하고 있었다. 예를 들면, 도 18에 도시된 예에서는, ROOT셀, A셀, B셀, C셀, D셀, E셀은, 사이즈가 상당히 다르므로, 각 셀에 포함되는 도형수, 즉 데이타 사이즈도 상당히 다름에도 불구하고, ROOT셀, A셀, B셀, C셀, D셀, E 셀로서 설계된 그 대로의 형태로 취급하였다. 그 때문에, 밀결합 구성의 복수 CPU를 탑재한 계산기, 또는 네트워크 접속한 복수 계산기를 이용하여 설계 레이아웃 데이타를 병렬 처리하는 경우, 예를 들면 사이즈가 상당히 다른 A 셀 및 E 셀도 동일한 레벨의 처리 단위로서 취급되게 이루어진다. 극단적인 경우에는, 도형 데이타가 수개밖에 포함되지 않은 설계 셀과 수백만개의 도형 데이타를 포함하는 거대한 설계 셀이 동일한 레벨의 처리 단위로서 취급되게 이루어진다.

그 결과, 종래의 설계 레이아웃 데이타의 병렬 처리에서는, 이하와 같은 큰 문제가 있었다.

첫째로, 매우 다수종류, 극단적인 경우는 수천 종류이상의 설계 셀을 취급하게 되고, 병렬 처리를 행하는 조브를 기동시키기 위한 전처리/후 처리를 위한 오버헤드 시간이 커진다.

두번째로, 병렬 처리하는 각 설계 셀의 데이타 량이 불균형하기 때문에, 병렬 처리의 각 처리 시간도 불균형해지고, 병렬 처리의 처리 시간의 장단을 좌우하는 요소로서 거대한 설계 셀의 처리 시간이 지배적이 되고, 병렬 처리의 효과를 발휘할 수 없다.

또한, 종래에는, LSI 설계 레이아웃 데이타를 계층적으로 취급하는 경우에, B 셀 상에 배치되어 있는 C 셀 및 D 셀과 같이, 어레이 셀 데이타 영역에 도형 데이타, 셀 데이타 또는 다른 어레이 데이타가 중복 배치되어 있을 때는, 어레이 셀 데이타를 전개하던지, 또는 단위 배치 셀 데이타로 변환하여 처리하고 있다. 그 때문에, 방대한 수의 도형 데이타 및 단위 배치 셀 데이타를 취급하게 되고, 처리 시간이 장시간이 되는 문제와, 대용량의 작업용 기억 파일이 필요해지는 문제가 있었다.

본 발명은 상기 문제점에 감안하여 이루어진 것으로, 그 목적은 데이타의 병렬 처리가 가능한 계산기를 이용하여, 계층 구조를 유지한 상태에서 행하는 LSI 설계 레이아웃 데이타의 병렬 처리의 고효율화를 꾀하는 것이 가능한 집적 회로 설계 장치 및 집적 회로 설계 방법을 제공하는 것이다.

본 발명의 제1 구성에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치에 따르면, 집적 회로 설계 레이아웃 데이타 속의 설계 셀 데이타에 의해 특정되는 설계 셀을 셀 분할 판단 기준에 기초하여 분할한 분할 셀과 분할한 것 이외의 상기 설계 셀로 이루어지는 내부 셀로 하고, 상기 내부 셀을 조합하여 데이타 량이 거의 같은 복수의 유닛 그룹을 작성하여, 상기 유닛 그룹마다 상기 내부 셀에 포함되어 있는 데이타의 계층적 병렬 처리를 행하는 것을 특징으로 하고, 이 구성에 따라 병렬하여 행해지는 유닛 그룹마다의 데이타 처리 시간이 거의 같아지고, LSI 설계 레이아웃 데이타의 계층적 병렬 처리를 가장 효율적으로 행할 수 있다. 데이타를 처리할 때에, 유닛 그룹 테이블을 참조하여, 유닛 그룹마다 내부 셀을 소정의 간격을 두고 배치한 마스크 데이타 처리용 작업 파일을 미리 기억 수단에 작성하고, 마스크 데이타 처리용 작업 파일도 참조하여 데이타를 처리하면 된다. 셀 분할 판단 기준은, 설계 셀에 포함되어 있는 데이타 량이 기준 데이타 량을 넘는지의 여부 또는 설계 평면 상에서의 종축 방향 또는 횡축 방향에서 설계 셀의 치수가 기준치수를 넘는지의 여부 중 어느 하나 이상의 기준으로 한다. 유닛 그룹의 작성은, 각 유닛 그룹에 포함되는 데이타 량이 서로 거의 균일해지도록, 내부 셀 중, 포함되어 있는 데이타 량이 보다 큰 내부 셀과, 포함되어 있는 데이타 량이 보다 작은 내부 셀을 교대로 조합하여 행하면 된다.

본 발명의 제2 구성에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치에 따르면, 집적 회로 설계 레이아웃 데이타 중의 어레이 데이타가 포함되어 있는 어레이 데이타 영역 중 중복하는 데이타를 구비한 데이타 영역을 제외한 비중복 어레이 데이타 영역을 복수 또는 단수의 어레이 셀 또는 단위 셀의 조합에 따라 복원하는 것을 특징으로 하고, 이 구성에 따라 데이타 영역의 복원 후, 복원된 복원 데이타 영역에 포함되어 있는 데이타는 집적 회로 설계 레이아웃 데이타의 계층 구조를 유지한 상태에서 데이타를 처리하고, 데이타의 중복에 의해 복원 데이타 영역으로부터 제외된 중복 데이타 영역에 포함되어 있는 데이타만을 전개하고 또는 단위 셀 데이타로 변환하여 데이타 처리를 행하는 것이 가능해지고, 데이타가 중복하지 않는 영역까지 어레이 셀 데이타를 전개하거나, 모든 어레이 데이타를 단위 셀 데이타로 변환하여 처리하는 일이 없어지게 되어, 처리 시간과 작업용 기억 파일의 용량을 대폭 저감할 수 있다. 비중복 어레이 데이타 영역의 복원은, 조합하는 어레이 셀 또는 단위 셀의 개수가 최소가 되도록 행한다. 또한, 비중복 어레이 데이타 영역의 복원은, 보다 치수가 큰 어레이 셀을 조합하여 우선적으로 사용하여 행한다.

본 발명에 따른 컴퓨터 프로그램의 기록 매체에 따르면, 상기 본 발명의 제1또는 제2 구성에 따른 집적 회로 설계 방법 중 어느 하나를 컴퓨터 시스템에서 실행하는 컴퓨터 프로그램이 기록된 것을 특징으로 한다.

도 1은 본 발명의 제1 실시예에 따른 집적 회로 설계 방법의 순서를 도시한 흐름도.

도 2는 본 발명의 제1 실시예에 따른 집적 회로 설계 장치의 구성을 나타내는 블럭도.

도 3은 계층 구조를 구비한 LSI의 레이아웃의 일례를 나타낸 설명도.

도 4는 도 3에 도시된 LSI의 계층 구조를 나타낸 블럭도.

도 5는 도 3에 도시된 계층 구조를 구비한 LSI의 레이아웃의 일례에서의 설계 셀을 내부 셀로 변환한 후의 상태를 도시한 설명도.

도 6은 도 5에 도시된 셀 변환 후의 LSI의 계층 구조를 나타낸 블럭도.

도 7은 셀 데이타의 변환 및 기록 시에 작성되는 내부 셀 식별 번호 테이블의 내용의 일례를 나타내는 설명도.

도 8은 포함되어 있는 도형수가 작은 순서로 내부 셀의 등록 순서 정렬 후의 내부 셀 식별 번호 테이블의 내용의 일례를 나타내는 설명도.

도 9는 각 유닛 그룹의 내부 셀 번호 및 배치 좌표 테이블 내용의 일례를 나타낸 설명도.

도 10은 각 유닛 그룹에 대한 마스크 데이타 처리용 작업 파일의 내용의 일례를 나타낸 설명도.

도 11은 본 발명의 제2 실시예에 따른 집적 회로 설계 방법의 순서를 나타낸 흐름도.

도 12는 본 발명의 제2 실시예에 따른 집적 회로 설계 장치의 구성을 나타내는 블럭도.

도 13은 기준 어레이 데이타 및 중복 데이타의 구성의 일례를 나타내는 설명도.

도 14는 도 13에 도시된 기준 어레이 데이타 및 중복 데이타의 구성으로부터 작성되는 중복 요소 식별용 기억 파일의 일례를 나타내는 설명도.

도 15는 도 14에 도시된 중복 요소 식별용 기억 파일로부터 복원된 어레이 데이타의 구성을 나타내는 설명도.

도 16은 발명에 따른 제1 또는 제2 실시예에 따른 집적 회로 설계 방법을 실행하는 프로그램이 기록된 기록 매체 및 그 기록 매체가 사용되는 컴퓨터 시스템의 외관 구성을 나타내는 설명도.

도 17은 도 16에 도시된 컴퓨터 시스템의 구성을 나타내는 블럭도.

도 18은 계층 구조를 구비한 LSI의 레이아웃의 일례를 나타내는 설명도.

도 19는 도 18에 도시된 LSI의 계층 구조를 나타내는 블럭도.

<도면의 주요 부분에 대한 부호의 설명>

21 : 설계 셀 데이타 판독 수단

22 : 셀 데이타 변환 기록 수단

23 : 셀 데이타 변환 완료 판단 수단

24 : 내부 셀 유닛 그룹 작성 수단

25 : 병렬 처리 제어 수단

26 : 기억 수단

27 : 계산기

41 : 어레이 데이타 판독 수단

42 : 어레이 데이타 판독 완료 판단 수단

43 : 중복 요소 식별용 기억 파일 작성 수단

44 : 중복 데이타 식별 기록 수단

45 : 중복 요소 제외 셀 데이타 복원 수단

46 : 기억 수단

이하, 본 발명에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치 및 그 설계 방법을 실행하는 컴퓨터 프로그램을 기록한 기록 매체의 실시예에 대해, 도면을 참조하면서 설명한다.

도 1은, 본 발명의 제1 실시예에 따른 집적 회로 설계 방법의 순서를 도시한 흐름도이고, 도 2는, 본 발명의 제1 실시예에 따른 집적 회로 설계 장치의 구성을 나타내는 블럭도이다. 본 발명의 제1 실시예에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치는, LSI 설계 레이아웃 데이타의 계층적 병렬 처리 방법 및 어레이셀 재구성 방법에 따른 것이다.

도 2에 도시된 본 발명의 제1 실시예에 따른 집적 회로 설계 장치는, LSI 설계 레이아웃 데이타등의 각종 데이타를 기억하는 기억 수단(26)과, 밀결합 구성의 복수 CPU를 탑재한 계산기, 또는 네트워크 접속한 복수 계산기등, 데이타의 병렬 처리가 가능한 계산기(27)와, 기억 수단(26)에 기억된 LSI 설계 레이아웃 데이타 중에서 설계 셀 데이타를 판독하는 설계 셀 데이타 판독 수단(21)과, 판독한 설계 셀 데이타를, 미리 지정된 지정 사이즈보다 작은 사이즈의 설계 셀과 지정 사이즈보다 큰 사이즈의 설계 셀을 분할한 분할 셀로 이루어지는 내부 셀에 대한 내부 셀 데이타로 변환하여, 내부 형식 파일에 기록하는 셀 데이타 변환 기록 수단(22)과, 모든 셀 데이타의 변환이 완료했는지의 여부를 판단하는 셀 데이타 변환 완료 판단 수단(23)과, 내부 형식 파일에 저장되어 있는 내부 셀의 도형수를 검색하고, 미리 지정되어 있는 값에 가까운 도형수가 되는 내부 셀의 유닛 그룹을 작성하는 내부 셀 유닛 그룹 작성 수단(24)과, 밀결합 구성의 복수 CPU를 탑재한 계산기, 또는 네트워크 접속한 복수 계산기등, 데이타의 병렬 처리가 가능한 계산기(27)를 이용하여, 유닛 그룹마다 설계 셀 데이타의 병렬 처리 제어를 행하는 병렬 처리 제어 수단(25)으로 구성되어 있다.

도 1에 도시된 본 발명의 제1 실시예에 따른 집적 회로 설계 방법은, 도 2에 도시된 본 발명의 제1 실시예에 따른 집적 회로 설계 장치를 이용하여, 아래와 같이 행해진다.

최초로, 설계 셀 데이타 판독 수단(21)에 의해, 기억 수단(26)에 기억된 LSI설계 레이아웃 데이타(261) 중에서 설계 셀 데이타를 차례로 판독한다(스텝 S11).

이어서, 판독한 설계 셀 데이타를, 셀 데이타 변환 기록 수단(22)에 의해 내부 셀 데이타로 변환하고, 기억 수단(26)에 내부 형식 파일(262)을 작성하여 내부 셀 데이타를 기록한다(스텝 S12). 여기서, 설계 셀 데이타로부터 내부 셀 데이타로의 변환은, 판독한 설계 셀 데이타를 참조하여, 각 설계 셀 중, 치수가 미리 지정된 셀 분할 판단 치수를 넘고, 또한 포함되어 있는 도형수가 미리 지정된 셀 분할 판단 도형수를 넘는 것을 분할하여 이를 분할 셀로 하고, 분할 셀과 분할되지 않은 설계 셀로 이루어지는 내부 셀에 대한 내부 셀 데이타로 변환하는 것을 의미한다. 분할된 원설계 셀은, 분할 후의 분할 셀의 참조 정보만을 구비하고, 도형 데이타를 포함하지 않은 셀로서, 원설계 셀과 동일한 계층으로 변환 작성되고, 원설계 셀에 포함되어 있는 도형 데이타는, 분할 후의 분할 셀로 분할 저장된다. 또한, 셀 데이타의 변환 및 기록시에, 기억 수단(26)에 내부 셀 식별 번호 테이블(263)을 작성하고, 각 내부 셀을 식별하기 위한 명칭 및 식별 번호를 각 내부 셀에 붙여 등록한다. 이 내부 셀 식별 번호 테이블(263)에는, 각 내부 셀에 포함되어 있는 도형수도 등록한다.

스텝 S11 및 스텝 S12에서의 설계 셀 데이타의 판독 및 셀 데이타 변환 및 기록이, 모든 셀 데이타에 대해 완료했는지의 여부는, 셀 데이타 변환 완료 판단 수단에 의해 판단하고(스텝 S13), 설계 셀 데이타의 판독 및 셀 데이타 변환 및 기록이, 모든 셀 데이타에 대해 완료할 때까지 스텝 S11 및 스텝 S12를 반복한다.

설계 셀 데이타의 판독 및 셀 데이타 변환 및 기록이, 모든 셀 데이타에 대해 완료한 후, 내부 셀 유닛 그룹 작성 수단(24)에 의해, 내부 셀 식별 번호 테이블(263)을 참조하여, 내부 형식 파일(262)에 저장되어 있는 각 내부 셀에 포함되어 있는 도형수를 검색하고, 미리 지정되어 있는 값에 가까운 도형수가 되도록 내부 셀을 조합하여, 내부 셀의 유닛 그룹을 작성한다(스텝 S14). 이 때, 기억 수단(26)에 유닛 그룹 테이블(264)을 작성하고, 각 유닛 그룹에 포함되어 있는 내부 셀의 명칭, 식별 번호 및 배치 좌표를 등록한다. 또한, 유닛 그룹 테이블(264)에 따라, 유닛 그룹마다 내부 셀을 소정의 간격을 두고 배치한 마스크 데이타 처리용 작업 파일(265)을 기억 수단(26)에 작성한다.

마지막으로, 병렬 처리 제어 수단(25)에 의해, 내부 셀 식별 번호 테이블(263) 및 유닛 그룹 테이블(264), 마스크 데이타 처리용 작업 파일(265)을 참조하고, 계산기(27)를 이용하여, 내부 형식 파일(262)에 저장되어 있는 각 내부 셀 데이타의 데이타 처리를 유닛 그룹마다의 병렬 처리 제어하에서 행하면(스텝 S15), 본 발명의 제1 실시예에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치에 의한 LSI 설계 레이아웃 데이타의 계층적 병렬 처리가 종료한다.

본 발명의 제1 실시예에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치에 따르면, 집적 회로 설계 레이아웃 데이타 중의 설계 셀 데이타에 의해 특정되는 설계 셀을 셀 분할 판단 기준에 기초하여 분할한 분할 셀과 분할한 것 이외의 설계 셀로 이루어지는 내부 셀로 하고, 내부 셀을 조합하여 데이타 량이 거의 동일한 복수의 유닛 그룹을 작성하여, 유닛 그룹마다 내부 셀에 포함되어 있는 데이타의 계층적 병렬 처리를 행하는 것으로 했으므로, 병렬로 행해지는 유닛 그룹마다의 데이타 처리 시간이 거의 같아져서, LSI 설계 레이아웃 데이타의 계층적 병렬 처리를 가장 효율적으로 행할 수 있다.

이하, 보다 구체적인 예를 나타내며, 본 발명의 제1 실시예에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치에 대해 상세히 설명한다.

도 3은, 계층 구조를 구비한 LSI의 레이아웃의 일례를 나타내는 설명도, 도 4는 도 3에 도시된 LSI의 계층 구조를 도시한 블럭도이고, 도 18 및 도 19에 도시된 것과 같은 예이다.

도 3에 도시된 LSI의 레이아웃에서는, 도 4의 블럭도에도 도시된 바와 같이 1칩을 구성하는 ROOT 셀 상에, 2개의 A셀, 1개의 B셀, 6개의 E 셀이 배치되어 있고, 또한 B 셀 상에, 3개의 C셀, 2개의 D 셀이 계층적으로 배치되어 있다. 여기서는, X 축 방향, Y 축 방향의 ROOT 셀의 사이즈는 10000㎛×10000㎛, A 셀의 사이즈는 2000㎛×8000㎛, B 셀의 사이즈는 3000㎛×3000㎛, C 셀의 사이즈는 700㎛×700㎛, D 셀의 사이즈는 1800㎛×600㎛, E 셀의 사이즈는 500㎛×1000㎛ 인 것으로 하고, 각 셀에 포함되어 있는 도형수는 A 셀이 1647000, B 셀이 200000, C 셀이 3860, D 셀이 96000, E 셀이 8730인 것으로 한다. 또한, 본 실시예에서는, ROOT 셀은 도형 데이타를 포함하지 않고, A 셀 2개소, B 셀 1개소, E 셀 6개소의 배치 정보만을 구비하는 것으로 한다.

또한, 설계 셀 데이타를 내부 셀 데이타로 변환할 때에, 설계 셀을 분할하는지의 여부의 판정 기준으로서, 셀 분할 판단 치수(Y 축 방향)2000㎛, 셀 분할 판단도형수 100000가 지정되어 있는 것으로 한다. 즉, 설계 셀의 Y 축 방향의 변의 치수가 2000㎛을 넘고, 또한 설계 셀에 포함되어 있는 도형수가 100000을 넘을 때는, Y 축 방향에서 상기 설계 셀을 복수의 분할 셀로 분할한다. 또한, 상기 판단 기준에 따라 분할되지 않은 설계 셀과 분할된 분할 셀로 이루어지는 내부 셀을 조합하여 유닛 그룹을 작성할 때의 판단 기준으로서, 유닛 셀 판단 도형수 500000가 지정되어 있는 것으로 한다. 즉, 조합된 내부 셀에 포함되어 있는 도형수의 합계가 500000을 넘지 않고, 또한 가능한 한 500000에 가까워지도록, 내부 셀을 조합하여 유닛 그룹을 작성한다. 또한, 본 실시예에서는, 셀 분할 판단 치수는 Y 축 방향의 치수만으로 판단하여 분할을 행하고 있지만, X 축 방향 및 Y 축 방향의 양방의 치수에 대해 셀 분할 판단 치수를 지정하여 분할을 행하도록 해도 된다.

도 5는, 도 3에 도시된 계층 구조를 구비한 LSI의 레이아웃의 일례에서의 설계 셀을 내부 셀로 변환한 후의 상태를 도시한 설명도, 도 6은 도 5에 도시된 셀 변환후의 LSI의 계층 구조를 도시한 블럭도이다.

A 셀 및 B 셀은, Y 축 방향의 변의 치수가 2000㎛을 넘고, 또한 포함되어 있는 도형수가 100000을 넘으므로, A 셀은 A1셀, A2셀, A3셀, A4셀에, B 셀은 B1셀, B2셀에 각각 Y 축 방향에서 분할되어 있다. A1셀, A2셀, A3셀, A4셀의 사이즈는 2000㎛×2000㎛이고, Y축 방향의 변의 치수는 2000㎛ 이하이다. B1셀, B2셀의 사이즈는 3000㎛×1500㎛이고, Y 축 방향의 변의 치수는 2000㎛ 이하이다. 또한, 셀을 분할할 때는, 셀의 종류의 증가를 억제하기 위해, 가능한 한 동일 사이즈로 분할하는 것으로 한다.

셀 변환 후의 LSI의 계층 구조는, 도 6에 도시된 바와 같이 ROOT 셀 상에, 2개의 공백의 A셀, 1개의 공백의 B셀, 6개의 E 셀이 배치되고, 2개의 공백의 각 A 셀 상에, A1셀, A2셀, A3셀, A4셀이 배치되고, 하나의 공백의 B 셀 상에, 3개의 C셀, 2개의 D 셀, B1셀, B2셀이 배치되어 있다. ROOT 셀 상에 배치되어 있는 2개의 A 셀 및 1개의 B 셀이, 도형을 포함하지 않은 공백의 셀로 되어 있는 것은, A 셀이 A1셀, A2셀, A3셀, A4셀로 분할되고, B 셀이 B1셀, B2셀로 분할된 결과, A 셀 및 B 셀에 포함되어 있는 도형 데이타는, 각각 A1셀, A2셀, A3셀, A4셀 및 B1셀, B2셀에 포함되어 있는 도형 데이타로서 분할하여 저장되고, 처리되기 때문이다. 따라서, 셀 변환 후에는, A 셀 및 B 셀은 각각 A1셀, A2셀, A3셀, A4셀 및 B1셀, B2셀의 참조 정보만을 구비한 공백의 셀로서 취급되고, 셀 변환 후의 LSI의 계층 구조는, 2개의 공백의 각 A 셀 상에, A1셀, A2셀, A3셀, A4셀이 배치되고, 1개의 공백의 B 셀 상에, 3개의 C셀, 2개의 D셀, B1셀, B2셀이 배치된 구조로 되어 있다.

또한, 본 실시예에서는, ROOT 셀은, 도형 데이타를 포함하지 않고, A셀 2군데, B셀 1군데, E셀 6군데의 배치 정보만을 구비한 것으로 하므로, ROOT 셀의 Y 축 방향의 치수는 셀 분할 판단 치수 2000㎛을 넘음에도 불구하고 분할되지 않는다. 실제의 LSI 설계 레이아웃 데이타에서는, 최상위 계층의 ROOT 셀등, 상위 계층의 설계 셀은 미리 지정되어 있는 셀 분할 판단 치수보다 크지만, 셀 배치 정보만을 갖고 도형 데이타를 포함하지 않던지, 도형 데이타를 포함하고 있어도 소수의 경우가 많다. 이러한 설계 셀을 분할하는 것은, 나중에 내부 셀의 종류를 증가시킬 뿐으로, 원래 목적으로 하는 처리의 고속화에 하등 기여하지 않는다. 그래서, 도형 데이타를 포함하지 않은 설계 셀, 또는 셀 분할 판단 도형수이하의 도형수밖에 포함하지 않은 설계 셀에 대해서는, 셀 치수의 대소에 상관없이, 분할 처리는 실시하지 않은 것으로 한다.

이상 설명된 도 5에 도시된 바와 같이, 도 3에 도시된 계층 구조를 구비한 LSI의 레이아웃의 일례에서의 설계 셀을 내부 셀로 변환하고, 변환 후의 내부 셀에 대한 내부 셀 데이타를, 내부 형식 파일에 작성하여 기록한다.

도 7은, 셀 데이타의 변환 및 기록시에 작성되는 내부 셀 식별 번호 테이블의 내용의 일례를 나타내는 설명도이다.

도 7에 도시된 바와 같이, 내부 셀 식별 번호 테이블에는, 각 내부 셀을 식별하기 위한 명칭 및 식별 번호, 각 내부 셀에 포함되어 있는 도형수가 등록되어 있다. 도 7에 도시된 내부 셀 식별 번호 테이블의 내용은, 내부 셀 식별 번호 테이블 작성 직후의 것으로, 내부 셀의 등록 순서는 특별히 의미를 갖지 않고, 내부 셀의 등록 순서에 따라 연속적인 번호가 식별 번호로서 첨부되어 있다. A셀, B 셀을 분할한 각 셀에 포함되어 있는 도형수는, A1셀이 389000, A2셀이 402000, A3셀이 458000, A4셀이 398000, B1셀이 102000, B2셀이 98000이다.

도 8은, 포함되어 있는 도형수가 작은 순으로 내부 셀의 등록 순서로 정렬한 후의 내부 셀 식별 번호 테이블의 내용의 일례를 나타내는 설명도이다.

각 내부 셀에 포함되어 있는 도형수의 검색 및 내부 셀의 유닛 그룹의 작성을 쉽게 하기 위해, 내부 셀 식별 번호 테이블에 등록되어 있는 내부 셀의 등록 순서가, 각 내부 셀에 포함되어 있는 도형수가 작은 순서로 되도록, 정렬(소트)을 행한 것이다. 그 결과, 내부 셀의 등록 순서는, C셀, E셀, D셀, B2셀, B1셀, A1셀, A4셀, A2셀, A3셀의 순으로 정렬되어 있다.

도 9는, 각 유닛 그룹의 내부 셀 번호 및 배치 좌표 테이블 내용의 일례를 나타내는 설명도이다.

도 9에 도시된 각 유닛 그룹의 내부 셀 번호 및 배치 좌표 테이블에 저장되는 정보로서, 각 유닛 그룹에 포함되어 있는 내부 셀의 셀 번호 및 유닛 그룹 내에서의 배치 좌표가 저장되어 있다. 내부 셀의 명칭도 저장되어 있지만, 내부 셀의 명칭은 내부 셀 식별 번호 테이블을 참조하여 내부 셀 번호를 검색하면 알 수 있으므로, 반드시 각 유닛 그룹의 내부 셀 번호 및 배치 좌표 테이블에 저장하지 않아도 된다. 유닛 번호 후에 부기된 괄호 내의 수치는 각 유닛에 포함되는 도형수를 나타내고 있다.

본 실시예에서는, 상술된 바와 같이, 내부 셀을 조합하여 유닛 그룹을 작성할 때의 판단 기준으로서, 유닛 그룹 판단 도형수 500000가 지정되어 있으므로, 내부 셀 식별 번호 테이블을 참조하여 각 내부 셀에 포함되어 있는 도형수를 검색하여, 조합된 내부 셀에 포함되어 있는 도형수의 합계가 500000을 넘지 않고, 가능한 한 500000에 가깝고, 또한 각 유닛 그룹에 포함되는 도형수가 거의 균일해지도록, 내부 셀을 조합하여 유닛 그룹이 작성되어 있다. 유닛 그룹 작성시, 포함되어 있는 도형수가 작은 내부 셀부터 먼저 유닛 그룹화하면, 포함되어 있는 도형수가 큰 내부 셀이 나중에 남고, 각 유닛 그룹에 포함되는 도형수를 거의 균일하게 하는 것이 곤란해진다. 그래서, 본 실시예에서는, 내부 셀 중 포함되어 있는 도형수가 보다 큰 셀과, 포함되어 있는 도형수가 보다 작은 셀을 교대로 조합하여, 유닛 그룹 판단 도형수 500000에 가까운 도형수가 포함되도록 유닛 그룹 작성을 행하고 있다. 여기서는, A3셀, C셀, E 셀이 조합된 도형수 460590의 유닛 그룹(1), A2셀, D 셀이 조합된 도형수 498000의 유닛 그룹(2), A4셀, B2셀이 조합된 도형수 496000의 유닛 그룹(3), A1셀, B1셀이 조합된 도형수 491000의 유닛 그룹(4)의 4개의 유닛 그룹이 작성되어 있다.

도 10은, 각 유닛 그룹에 대한 마스크 데이타 처리용 작업 파일의 내용의 일례를 나타내는 설명도로서, 도 10의 (a)는 유닛 그룹(1), 도 10의 (b)는 유닛 그룹(2), 도 10의 (c)는 유닛 그룹(3), 도 10의 (d)는 유닛 그룹(4)를 나타내고 있다.

도 10에 도시된 각 유닛 그룹에 대한 마스크 데이타 처리용 작업 파일은, 도 9에 도시된 각 유닛 그룹의 내부 셀 번호 및 배치 좌표 테이블을 따라 작성되어 있고, 각 유닛 그룹의 내부 셀은, 소정의 간격을 두고 배치되어 있다. 내부 셀 사이의 소정의 간격은 별도로 지정해도 되지만, 데이타 처리 내용으로부터 아래와 같이 자동적으로 결정해도 된다. 예를 들면, 내부 셀의 데이타 가공 처리가 도형 데이타에 대한 AND, OR, NOT 등의 논리 연산뿐인 경우에는, 1㎛ 정도의 미소치의 간격을 두도록 하고, 한편 실제로 LSI를 작성할 때의 프로세스 기술의 정밀도와의 관계로, 도형 데이타에 큰 치수 보정 가공 처리를 행하는 경우에는, 치수 보정하는 값의 2배이상의 간격을 두도록 한다.

본 실시예에서는, X 축 방향으로 소정의 간격을 두고 내부 셀을 배치하고 있지만, 배치 방법은, 소정의 간격을 두고 배치되어 있다면, X 축 방향에 한하지 않고, Y 축 방향, 45도 경사 방향, X 축 또는 Y 축의 마이너스 방향등이라도 좋다.

마스크 데이타 처리용 작업 파일을 작성 후, 밀결합 구성의 복수 CPU를 탑재한 계산기 또는 네트워크 접속한 복수 계산기등, 데이타의 병렬 처리가 가능한 계산기에 소정의 마스크 데이타 처리의 조브를 기동하고, 상술된 바와 같이 작성한 내부 형식 파일, 각 유닛 그룹의 내부 셀 번호 및 배치 좌표 테이블, 각 유닛 그룹에 대한 마스크 데이타 처리용 작업 파일을 참조하여, LSI 설계 레이아웃 데이타의 계층 구조를 유지한 상태에서 유닛 그룹마다 병렬 처리 제어를 행한다. 기동하는 조브의 제어는, 미리 지정되어 있는 병렬도(竝列度)에 따라 병렬 처리 제어한다.

예를 들면, 병렬도 2로 지정된 경우의 병렬 처리 제어는 아래와 같이 행해진다. 본 실시예의 LSI 설계 레이아웃 데이타는 4개의 유닛 그룹으로 구성되어 있으므로, 병렬 처리시에는, 우선 유닛 그룹(1)의 마스크 데이타 처리용 작업 파일을 작성하여 조브 기동하고, 이어서 유닛 그룹(2)의 마스크 데이타 처리용 작업 파일을 작성하여 조브 기동한다. 여기서, 지정된 병렬도가 2이므로, 유닛 그룹(1) 또는 유닛 그룹(2) 중 어느 하나의 처리가 종료할 때까지 조브 기동 처리는 대기 상태로 하고, 조브가 종료했는지의 여부를 일정시간 간격으로 조사하는 처리를 반복한다. 유닛 그룹(1) 또는 유닛 그룹(2) 중 어느 하나의 처리가 종료하는대로, 처리 종료한 유닛 그룹의 마스크 데이타 처리 결과에 대하여 후처리를 행하고, 유닛 그룹(3)의 마스크 데이타 처리용 작업 파일을 작성하여 조브 기동한다. 이후에는, 상기 순서를 반복한다.

각 유닛 그룹의 마스크 데이타 처리 결과의 후처리의 구체적인 취급에 대해서는 본 발명의 범위밖의 사항이므로, 상세한 설명은 생략하지만, 내부 형식 파일에 저장되어 있는 각 내부 셀의 사이즈와, 각 유닛 그룹의 내부 셀 번호 및 배치 좌표 테이블을 참조하여, 마스크 데이타 처리용 작업 파일로부터 원래의 내부 셀로 복귀하는 것을 용이하게 할 수 있다.

또한, 네트워크 접속한 복수 계산기로 병렬 처리하는 경우에는, 조브 기동하기 전에 유닛 그룹마다의 마스크 데이타 작업 파일을 전송하는 처리와, 조브 종료 후에 마스크 데이타 처리 결과를 후 처리 계산기에 전송하는 처리가 필요해진다.

도 11은, 본 발명의 제2 실시예에 따른 집적 회로 설계 방법의 순서를 나타낸 흐름도이고, 도 12는 본 발명의 제2 실시예에 따른 집적 회로 설계 장치의 구성을 나타내는 블럭도이다. 본 발명의 제2 실시예에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치는, LSI 설계 레이아웃 데이타의 계층적 처리를 행하는 경우의 어레이 셀 재구성 방법에 관한 것이다.

도 12에 도시된 본 발명의 제2 실시예에 따른 집적 회로 설계 장치는, LSI 설계 레이아웃 데이타(461) 등의 각종 데이타를 기억하는 기억 수단(46)과, 기억 수단(46)에 기억된 LSI 설계 레이아웃 데이타 중에서 어레이 데이타를 판독하는 어레이 데이타 판독 수단(41)과, 모든 어레이 데이타의 판독이 완료했는지의 여부를 판단하는 어레이 데이타 판독 완료 판단 수단(42)과, 판독한 어레이 데이타를 기준 어레이 데이타로 설정하고, 중복 요소 식별용 기억 파일을 작성하는 중복 요소 식별용 기억 파일 작성 수단(43)과, LSI 설계 레이아웃 데이타 중에서 기준 어레이 데이타가 설정된 기준 어레이 데이타 영역의 어레이 셀 요소에 중복하는 도형 데이타, 셀 데이타 또는 다른 어레이 데이타를 식별하여, 중복하는 데이타를 구비한 중복 어레이 셀 요소의 어레이 셀 요소 번호를 산출하고, 중복 어레이 셀 요소에 대응하는 중복 요소 식별용 기억 파일의 데이타에 기록하는 중복 데이타 식별 기록 수단(44)과, 중복 요소 식별용 기억 파일을 판독, 중복 어레이 셀 요소에 포함되어 있는 중복 요소 셀의 데이타를 기준 어레이 데이타 영역으로부터 제외한 셀 데이타 영역을, 복수 또는 단수의 어레이 셀 또는 단위 셀의 조합에 따라 복원하는 중복 요소 제외 셀 데이타 복원 수단(45)으로 구성되어 있다.

도 11에 도시된 본 발명의 제2 실시예에 따른 집적 회로 설계 방법은, 도 12에 도시된 본 발명의 제2 실시예에 따른 집적 회로 설계 장치를 이용하여, 아래와 같이 행해진다.

최초로, 어레이 데이타 판독 수단(41)에 의해, 기억 수단(46)에 기억되어 있는 LSI 설계 레이아웃 데이타(461) 중에서 어레이 데이타를 차례로 판독한다(스텝 S31). 여기서, 모든 어레이 데이타의 판독이 완료하는 경우에는 처리를 종료하지만, 모든 어레이 데이타의 판독이 완료하지 않는 경우에는 다음 순서로 진행한다(스텝 S32).

어레이 데이타의 판독 후, 중복 요소 식별용 기억 파일 작성 수단(43)에 의해, 기억 수단(46)에 중복 요소 식별용 기억 파일(462)을 작성하고, 판독한 어레이 데이타를 기준 어레이 데이타로 설정하여 등록한다(스텝 S33). 즉, 판독한 어레이 데이타에 대해 비트맵 형식의 중복 요소 식별용 기억 파일(462)을 작성하고, 비트값은 모두 「중복 없음」을 의미하는 "0"으로 한다.

중복 요소 식별용 기억 파일(462)의 작성 후, 중복 데이타 식별 기록 수단(44)에 의해, 기억 수단(46)에 기억되어 있는 LSI 설계 레이아웃 데이타(461) 중에서 기준 어레이 데이타가 설정된 기준 어레이 데이타 영역의 어레이 셀 요소에 중복하는 도형 데이타, 셀 데이타 또는 다른 어레이 데이타를 식별하고, 중복하는 데이타를 구비한 중복 어레이 셀 요소에 대응하는 중복 요소 식별용 기억 파일(462)의 데이타에 기록한다(스텝 S34). 구체적으로는, 어레이 배치 좌표 및 반복 피치 좌표와, 중복하는 도형 데이타, 셀 데이타 또는 다른 어레이 데이타의 좌표치를 비교하여, 중복하는 어레이 요소 번호를 산출한다. 중복하는 어레이 요소의 비트값은 「중복 있음」을 의미하는 "1"로 재기록한다.

그 후, 중복 요소 제외 셀 데이타 복원 수단(45)에 의해, 중복 요소 식별용 기억 파일(462)을 판독하여, 중복 어레이 셀 요소에 포함되어 있는 중복 요소 셀의 셀 데이타를 기준 어레이 데이타 영역으로부터 제외한 데이타 영역을, 복수 또는 단수의 어레이 셀 또는 단위 셀의 조합에 따라 복원한다(스텝 S35). 구체적으로는, (1) LSI 설계 레이아웃 데이타로부터 기준 어레이 셀 데이타를 소거하고, (2) 중복 요소 어레이 셀 데이타를 전개하고, (3) 중복 요소 식별용 기억 파일(462)로부터 조합한 복수 또는 단수의 어레이 셀 또는 단위 셀을, LSI 설계 레이아웃 데이타에 기록하는 3가지 동작을 행한다.

데이타 영역의 복원 후에는, 복원된 복원 데이타 영역에 대해서는 데이타의 계층 구조를 유지한 상태에서 데이타를 처리하고, 데이타의 중복에 따라 복원 데이타 영역으로부터 제외된 중복 데이타 영역의 데이타만을 전개하거나 또는 단위 셀 데이타로 변환하여 데이타를 처리한다.

도 13은, 기준 어레이 데이타 및 중복 데이타의 구성의 일례를 나타내는 설명도이다.

도 13에 도시된 기준 어레이 데이타(111)는, 로우(row) 수 6행, 컬럼(column)수 6열이고, 기준 어레이 데이타 영역(111)의 2군데의 어레이 요소에 도형 데이타(112, 113)가 각각 중복 배치되어 있다.

도 14는, 도 13에 도시된 기준 어레이 데이타 및 중복 데이타의 구성으로부터 작성되는 중복 요소 식별용 기억 파일의 일례를 나타내는 설명도이다.

도 14에 도시된 중복 요소 식별용 기억 파일은, 비트맵 형식으로 작성한 예이고, 어레이 데이타의 각 어레이 요소가 각 비트 데이타에 대응하고 있다. 즉, 기준 어레이 데이타가 도 13에 도시된 바와 같은 6행 6열의 2차 어레이일 때에는, 중복 요소 식별용 기억 파일도 6행 6열의 비트맵이 된다. 비트 데이타 "0"은 중복 배치가 없는 어레이 요소를 나타내고 있고, 비트 데이타 "1"은 중복 배치가 있는 어레이 요소를 나타내고 있다.

도 15는, 도 14에 도시된 중복 요소 식별용 기억 파일로부터 복원된 어레이 데이타의 구성을 나타내는 설명도이고, 6개의 예를 도 15의 (a)로부터 (f)에 나타내고 있다.

도 13 및 도 14의 예에 대한 복원 어레이의 최소 복원 어레이수는 5개이고, 도 15의 (a)로부터 (f)에 도시된 타입(1)으로부터 타입(6) 중 어느 한 예에서도, 기준 어레이 데이타 영역으로부터 중복 요소 셀(외곽 부분)을 제외한 셀 데이타 영역(착색 부분)이, 최소 복원 어레이수 5개의 조합으로 복원되어 있다. 즉, 도 15의 (a)의 타입(1)에서는 6×2, 5×1, 3×3, 2×1, 3×2의 5개의 어레이의 조합, 도 15의 (b)의 타입(2)에서는 1×2, 3×3, 2×6, 3×1, 4×2의 5개의 어레이가 조합, 도 15의 (c)의 타입(3)에서는 1×2, 5×3, 3×1, 2×1, 6×2의 5개의 어레이의 조합, 도 15의 (d)의 타입(4)에서는 6×2, 5×1, 3×3, 1×2, 2×3의 5개의 어레이의 조합, 도 15의 (e)의 타입(5)에서는 1×2, 5×3, 3×3, 2×1, 3×2의 5개의 어레이가 조합, 도 15의 (f)의 타입(6)에서는 1×2, 3×3, 2×6, 3×3, 1×2의 5개의 어레이의 조합으로, 기준 어레이 데이타 영역으로부터 중복 요소 셀을 제외한 셀 데이타 영역이 복원되어 있다. 도 15의 (c)의 타입(3)에서는, 5×3 및 6×2의 2차 어레이가 복원되어 있고, 반복이 많은 2차 어레이로부터 순서대로 복원한 예가 나타내어져 있다.

X 축 방향의 연속 요소를 검색하고, 그 후 검색된 연속 요소의 폭에서 Y 축 방향으로 반복하는 요소를 검색하여 어레이를 복원한 경우는, 타입(3) 또는 타입(4)이 된다. 타입(3)은 X 축 방향의 연속 요소의 폭에서 Y 축 방향으로 반복하는 요소를, Y 값이 증가하는 방향으로 검색한 경우이며, 타입(4)은 X 축 방향의 연속 요소의 폭에서 Y 축 방향으로 반복하는 요소를, Y 값이 감소하는 방향으로 검색한 경우이다.

Y 축 방향의 연속 요소를 검색하고, 그 후 검색된 연속 요소의 폭에서 X 축 방향으로 반복하는 요소를 검색하여 어레이를 복원한 경우는, 타입(1) 또는 타입(2)이 된다.

타입(1)은 Y 축 방향의 연속 요소의 폭에서 X 축 방향으로 반복하는 요소를, X 값이 증가하는 방향으로 검색한 경우, 타입(2)은 Y 축 방향의 연속 요소의 폭으로 X 축 방향으로 반복하는 요소를, X 값이 감소하는 방향으로 검색한 경우이다.

타입(5) 및 타입(6)은, 상술된 어느 한 방법으로부터도 복원되지 않은 타입이지만, 상술된 기본적인 복원 방법을 약간 수정하여 복원되는 타입이다.

본 발명의 제2 실시예에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치에 따르면, 집적 회로 설계 레이아웃 데이타 내의 어레이 데이타가 포함되어 있는 어레이 데이타 영역 중 중복하는 데이타를 구비한 데이타 영역을 제외한 비중복 어레이 데이타 영역을, 복수 또는 단수의 어레이 셀 또는 단위 셀의 조합에 따라 복원하는 것으로 했으므로, 데이타 영역의 복원 후, 복원된 복원 데이타 영역에 포함되어 있는 데이타는 집적 회로 설계 레이아웃 데이타의 계층 구조를 유지한 상태에서 데이타 처리를 행하고, 데이타의 중복에 따라 복원 데이타 영역으로부터 제외된 중복 데이타 영역에 포함되어 있는 데이타 만을 전개하거나 또는 단위 셀 데이타로 변환하여 데이타 처리를 행하는 것이 가능해지고, 데이타가 중복하지 않는 영역까지 어레이 셀 데이타를 전개하거나 모든 어레이 데이타를 단위 셀 데이타로 변환하여 처리하는 것이 없어져, 처리 시간과 작업용 기억 파일의 용량을 대폭 저감할 수 있다.

실제로 집적 회로 설계에서의 집적 회로 설계 레이아웃 데이타의 처리를 행하는 경우, 본 발명의 제2 실시예에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치에 의한 데이타 처리를 행하고 나서 본 발명의 제1 실시예에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치에 의한 데이타 처리를 행하면, 양실시예에서의 효과를 얻을 수 있어, 집적 회로 설계 레이아웃 데이타의 처리를 보다 효율적으로 행할 수 있다.

도 16은 본 발명에 관한 제1 또는 제2 실시예에 따른 집적 회로 설계 방법을 실행하는 컴퓨터 프로그램이 기록된 기록 매체 및 그 기록 매체가 사용되는 컴퓨터 시스템의 외관 구성을 나타내는 설명도, 도 17은 도 16에 도시된 컴퓨터 시스템의 구성을 나타내는 블럭도이다.

도 16에 도시된 컴퓨터 시스템은, 미니 타워형등의 케이스에 수납된 컴퓨터 본체(51)와, CRT(Cathode Ray Tube : 음극 선관), 플라즈마 디스플레이, 액정 표시 장치등의 표시 장치(52)와, 기록 출력 장치로서의 프린터(53)와, 입력 장치로서의 키보드(54a) 및 마우스(54b)와, 플렉시블 디스크 드라이브 장치(56)와, CD-ROM 드라이브 장치(57)로 구성되어 있다. 도 17은, 이 컴퓨터 시스템의 구성을 블럭도로서 표시한 것으로, 컴퓨터 본체(51)가 수납된 케이스 내에는, RAM(Random Access Memory)등의 내부 메모리(55)와, 하드디스크 드라이브 유닛(58)등의 외부 메모리가 더 설치되어 있다. 본 발명에 관한 제1 또는 제2 실시예에 따른 집적 회로 설계 방법을 실행하는 컴퓨터 프로그램이 기록된 기록 매체는, 이 컴퓨터 시스템에서 사용된다. 기록 매체로서는, 예를 들면 플렉시블 디스크(61), CD-ROM (Read Only Memory : 62)이 이용되지만, 기타 MO(Magneto Optical) 디스크, DVD (Digital Versatile Disk), 그 밖의 광학적 기록 디스크, 카드 메모리, 자기 테이프등을 이용해도 좋다.

본 발명의 제1 구성에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치에 따르면, 집적 회로 설계 레이아웃 데이타 내의 설계 셀 데이타에 의해 특정되는 설계 셀을 셀 분할 판단 기준에 기초하여 분할한 분할 셀과 분할한 것 이외의 상기 설계 셀로 이루어지는 내부 셀로 하고, 상기 내부 셀을 조합하여 데이타 량이 거의 동일한 복수의 유닛 그룹을 작성하여, 상기 유닛 그룹마다 상기 내부 셀에 포함되어 있는 데이타의 계층적 병렬 처리를 행하는 것으로 했으므로, 병렬하여 행해지는 유닛 그룹마다의 데이타 처리 시간이 거의 동일해지고, LSI 설계 레이아웃 데이타의 계층적 병렬 처리를 가장 효율적으로 행할 수 있다.

본 발명의 제2 구성에 따른 집적 회로 설계 방법 및 집적 회로 설계 장치에 따르면, 집적 회로 설계 레이아웃 데이타 내의 어레이 데이타가 포함되어 있는 어레이 데이타 영역 중 중복하는 데이타를 구비한 데이타 영역을 제외한 비중복 어레이 데이타 영역을, 복수 또는 단수의 어레이 셀 또는 단위 셀의 조합에 따라 복원하였으므로, 데이타 영역의 복원 후, 복원된 복원 데이타 영역에 포함되어 있는 데이타는 집적 회로 설계 레이아웃 데이타의 계층 구조를 유지한 상태에서 데이타 처리를 행하고, 데이타의 중복에 따라 복원 데이타 영역으로부터 제외된 중복 데이타 영역에 포함되어 있는 데이타만을 전개하거나 또는 단위 셀 데이타로 변환하여 데이타 처리를 행하는 것이 가능해지고, 데이타가 중복하지 않는 영역까지 어레이 셀 데이타를 전개하거나 모든 어레이 데이타를 단위 셀 데이타로 변환하여 처리하는 일이 없어져, 처리 시간과 작업용 기억 파일의 용량을 대폭 저감할 수 있다.또한, 본 발명에 따른 컴퓨터 프로그램의 기록 매체에 따르면, 상기 본 발명의 제1 또는 제2 구성에 따른 집적 회로 설계 방법 중 어느 하나를 컴퓨터 시스템으로 실행하는 컴퓨터 프로그램이 기록된 것으로 했으므로, 집적 회로 설계에 사용함으로써, 상기 본 발명의 제1 또는 제2 구성에 따른 집적 회로 설계 방법의 효과를 얻을 수 있다.

Claims

삭제
기억 수단에 기억된 집적 회로 설계 레이아웃 데이타 중에서 설계 셀에 대한 설계 셀 데이타를 차례로 판독하는 제1 과정;

상기 설계 셀 데이타와 미리 지정된 셀 분할 판단 기준을 참조하여, 상기 설계 셀 중 상기 셀 분할 판단 기준을 넘는 것은 분할하여 분할 셀로 하고, 상기 분할 셀과 분할된 것 이외의 상기 설계 셀로 이루어지는 내부 셀에 대한 내부 셀 데이타로 상기 설계 셀 데이타를 변환하여, 상기 기억 수단에 작성한 내부 형식 파일에 상기 내부 셀 데이타를 기억하고, 또한 상기 기억 수단에 작성한 내부 셀 식별 번호 테이블에 상기 각 내부 셀을 식별하기 위한 각종 정보 및 상기 각 내부 셀에 포함되어 있는 데이타 량을 등록하는 제2 과정;

상기 제1 및 제2 과정이 모든 상기 설계 셀 데이타에 대해 완료할 때까지, 상기 제1 및 제2 과정을 반복하는 제3 과정;

상기 내부 셀 식별 번호 테이블에 등록된 상기 각 내부 셀에 포함되어 있는데이타 량을 참조하여, 미리 지정되어 있는 기준 데이타 량에 가까운 데이타 량이 되도록 상기 내부 셀을 조합하여 복수의 유닛 그룹을 작성하고, 상기 기억 수단에 작성한 유닛 그룹 테이블에, 상기 각 유닛 그룹을 식별하기 위한 각종 정보를 등록하는 제4 과정; 및

상기 내부 셀 식별 번호 테이블 및 상기 유닛 그룹 테이블을 참조하여, 상기 내부 형식 파일에 기억되어 있는 각 내부 셀 데이타의 데이타 처리를 상기 유닛 그룹마다의 병렬 처리 제어 하에서 행하는 제5 과정

을 포함하는 것을 특징으로 하는 집적 회로 설계 방법.
제2항에 있어서,

상기 제5 과정에서 상기 데이타 처리를 행할 때에, 상기 유닛 그룹 테이블을 참조하여 상기 유닛 그룹마다 상기 내부 셀을 소정의 간격을 두어 배치한 마스크 데이타 처리용 작업 파일을 미리 상기 기억 수단에 작성하고, 상기 마스크 데이타 처리용 작업 파일도 참조하여 상기 데이타 처리를 행하는 것을 특징으로 하는 집적 회로 설계 방법.
제2항에 있어서,

상기 셀 분할 판단 기준은 상기 설계 셀에 포함되어 있는 데이타 량이 기준 데이타 량을 넘는지의 여부 또는 설계 평면 상에 있어서의 종축 방향 또는 횡축 방향에서 상기 설계 셀의 치수가 기준 치수를 넘는지의 여부 중 어느 하나 이상의 기준인 것을 특징으로 하는 집적 회로 설계 방법.
제2항에 있어서,

상기 유닛 그룹의 작성은, 상기 각 유닛 그룹에 포함되는 데이타 량이 거의 균일해지도록, 상기 내부 셀 중에 포함되어 있는 데이타 량이 보다 큰 상기 내부 셀과, 포함되어 있는 데이타 량이 보다 작은 상기 내부 셀을 교대로 조합하여 행하는 것을 특징으로 하는 집적 회로 설계 방법.
집적 회로 설계 레이아웃 데이타, 그 밖의 각종 데이타를 기억하는 기억 수단;

데이타의 병렬 처리가 가능한 계산기;

상기 기억 수단에 기억된 상기 집적 회로 설계 레이아웃 데이타 중에서 설계 셀에 대한 설계 셀 데이타를 판독하는 설계 셀 데이타 판독 수단;

상기 설계 셀 데이타와 미리 지정된 셀 분할 판단 기준을 참조하고, 상기 설계 셀 중에서 상기 셀 분할 판단 기준을 넘는 것은 분할하여 분할 셀로 하고, 상기 분할 셀과 분할된 것 이외의 상기 설계 셀로 이루어지는 내부 셀에 대한 내부 셀 데이타로 상기 설계 셀 데이타를 변환하여, 상기 기억 수단에 작성한 내부 형식 파일에 상기 내부 셀 데이타를 기억하고, 또한 상기 기억 수단에 작성한 내부 셀 식별 번호 테이블에 상기 각 내부 셀을 식별하기 위한 각종 정보 및 상기 각 내부 셀에 포함되어 있는 데이타 량을 등록하는 셀 데이타 변환 기록 수단;

모든 상기 설계 셀 데이타의 변환이 완료했는지의 여부를 판단하는 셀 데이타 변환 완료 판단 수단;

상기 내부 셀 식별 번호 테이블에 등록된 상기 각 내부 셀에 포함되어 있는 데이타 량을 참조하여, 미리 지정되어 있는 기준 데이타 량에 가까운 데이타 량이 되도록 상기 내부 셀을 조합하여 복수의 유닛 그룹을 작성하고, 상기 기억 수단에 작성한 유닛 그룹 테이블에 상기 각 유닛 그룹을 식별하기 위한 각종 정보를 등록하는 유닛 그룹 작성 수단; 및

상기 내부 셀 식별 번호 테이블 및 상기 유닛 그룹 테이블을 참조하고, 상기 계산기를 사용하여, 상기 내부 형식 파일에 기억되어 있는 각 내부 셀 데이타의 데이타 처리를 상기 유닛 그룹마다의 병렬 처리 제어 하에서 행하는 병렬 처리 제어 수단

을 포함하는 것을 특징으로 하는 집적 회로 설계 장치.
삭제
기억 수단에 기억되어 있는 집적 회로 설계 레이아웃 데이타 중에서 어레이 데이타를 차례로 판독하는 제1 과정;

판독한 상기 어레이 데이타를 기준 어레이 데이타로서 설정하고, 상기 기억 수단에 작성한 중복 요소 식별용 기억 파일에 「중복 없음」데이타로서 등록하는 제2 과정;

상기 기억 수단에 기억되어 있는 집적 회로 설계 레이아웃 데이타 중에서 상기 기준 어레이 데이타가 설정된 기준 어레이 데이타 영역의 어레이 셀 요소에 중복하는 데이타를 식별하고, 중복하는 데이타를 구비한 중복 어레이 셀 요소에 대응하는 상기 중복 요소 식별용 기억 파일의 데이타에 「중복 있음」데이타를 기록하는 제3 과정; 및

상기 기억 수단으로부터 상기 중복 요소 식별용 기억 파일을 판독하고, 상기 중복 어레이 셀 요소에 포함되어 있는 중복 요소 셀의 셀 데이타를 상기 기준 어레이 데이타 영역으로부터 제외한 비중복 어레이 데이타 영역을, 복수 또는 단수의 어레이 셀 또는 단위 셀의 조합에 따라 복원하는 제4 과정

을 포함하는 것을 특징으로 하는 집적 회로 설계 방법.
제8항에 있어서,

상기 비중복 어레이 데이타 영역의 복원은 조합하는 어레이 셀 또는 단위 셀의 개수가 최소한이 되도록 행하는 것을 특징으로 하는 집적 회로 설계 방법.
제8항 또는 제9항에 있어서,

상기 비중복 어레이 데이타 영역의 복원은 보다 치수가 큰 어레이 셀을 상기 조합에 우선적으로 사용함으로써 행하는 것을 특징으로 하는 집적 회로 설계 방법.
제8항 또는 제9항에 있어서,

데이타 영역의 복원 후, 복원된 복원 데이타 영역에 포함되어 있는 데이타는 상기 집적 회로 설계 레이아웃 데이타의 계층 구조를 유지한 상태에서 데이타 처리를 행하고, 데이타의 중복에 의해 상기 복원 데이타 영역으로부터 제외된 중복 데이타 영역에 포함되어 있는 데이타만을 전개하거나 또는 단위 셀 데이타로 변환하여 데이타 처리를 행하는 것을 특징으로 하는 집적 회로 설계 방법.
기억 수단에 기억되어 있는 집적 회로 설계 레이아웃 데이타 중에서 어레이 데이타를 차례로 판독하는 어레이 데이타 판독 수단;

모든 상기 어레이 데이타의 판독이 완료했는지의 여부를 판단하는 어레이 데이타 판독 완료 판단 수단;

판독한 상기 어레이 데이타를 기준 어레이 데이타로서 설정하고, 상기 기억 수단에 작성한 중복 요소 식별용 기억 파일에 「중복 없음」 데이타로서 등록하는 중복 요소 식별용 기억 파일 작성 수단;

상기 기억 수단에 기억되어 있는 집적 회로 설계 레이아웃 데이타 중에서 상기 기준 어레이 데이타가 설정된 기준 어레이 데이타 영역의 어레이 셀 요소에 중복하는 데이타를 식별하고, 중복하는 데이타를 구비한 중복 어레이 셀 요소에 대응하는 상기 중복 요소 식별용 기억 파일의 데이타에 「중복 있음」 데이타를 기록하는 중복 데이타 식별 기록 수단; 및

상기 기억 수단으로부터 상기 중복 요소 식별용 기억 파일을 판독하고, 상기 중복 어레이 셀 요소에 포함되어 있는 중복 요소 셀의 셀 데이타를 상기 기준 어레이 데이타 영역으로부터 제외한 비중복 어레이 데이타 영역을, 복수 또는 단수의 어레이 셀 또는 단위 셀의 조합에 따라 복원하는 중복 요소 제외 데이타 복원 수단

을 포함하는 것을 특징으로 하는 집적 회로 설계 장치.
제2항 내지 제5항, 제8항, 또는 제9항 중 어느 한 항에 기재된 집적 회로 설계 방법을 컴퓨터 시스템에서 실행하는 컴퓨터 프로그램이 기록된 것을 특징으로 하는 컴퓨터 프로그램의 기록 매체.