CN104503202B - 重复设计单元的区分方法 - Google Patents
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Abstract
本发明揭示了一种重复设计单元的区分方法。该方法包括:创建单元索引表,获得底层单元;获得底层单元的空间状态,所述空间状态包括交叠;对于每组交叠的底层单元,设定观察单元,以观测单元的同一位置为原点建立坐标系,获得交叠的底层单元的坐标列表;对所述坐标列表进行排序,并产生哈希特征值;根据哈希特征值判断交叠的底层单元是否相同,进而对重复设计单元进行区分。由此本发明的方法能够将重复设计单元进行精确的区分,提高OPC质量。
Description
技术领域
本发明涉及半导体技术领域,特别是涉及一种重复设计单元的区分方法。
背景技术
集成电路的生产制造是一个非常复杂的过程,其中,光刻技术是最复杂的技术之一,也是推动集成电路工艺发展的重要动力,光刻技术的强大与否直接决定着芯片的性能。
光刻工艺通常是将需要制造的电路结构设计在掩膜版上,之后通过光刻机台将掩膜版上的电路结构放大,复制到硅片上。但是,由于光波的性质和实际投影曝光系统的问题,会有衍射受限或者成像系统的非线性滤波造成严重的能量损失,即光学近似效应(Optical Proximity Effect,OPE),从而不可避免的就会使得在将电路结构放大复制的过程中,会产生失真,尤其是对于180微米以下工艺阶段,这种失真的影响将非常巨大,完全能够让整个制程失败。为了避免这种情况发生,业界采用光学近似修正(Optical ProximityCorrection,OPC)方法,对电路结构进行预先的修正,使得修正后能够补偿OPE效应所带来的缺失部分。
但是OPC过程还存在这诸多的限制因素,请参考图1所示,例如一掩膜版包括6个单元a,以及一个单元b,由于单元b与单元a存在着交叠,则就导致该单元a不同于其他单元a。进一步考虑光学干涉衍射效应,可见单元b与其左侧的单元a的干涉衍射区域也存在交叠,则这一单元a与其他单元a也是不同的,因此,需要对这些单元a进行区分,以便进行正确的OPC处理。
发明内容
本发明的目的在于,提供一种重复设计单元的区分方法,将重复设计单元精确的进行区分。
为解决上述技术问题,本发明提供一种重复设计单元的区分方法,包括:
创建单元索引表,获得重复设计单元的底层单元;
获得底层单元的空间状态,所述空间状态包括交叠;
对于每组交叠的底层单元,设定观察单元,以观测单元的同一位置为原点建立坐标系,获得交叠的底层单元的坐标列表;
对所述坐标列表进行排序,并产生哈希特征值;
根据哈希特征值判断交叠的底层单元是否相同,进而对重复设计单元进行区分。
可选的,对于所述的重复设计单元的区分方法,对底层单元产生空间索引表,并结合光学干涉衍射,获得底层单元的空间状态。
可选的,对于所述的重复设计单元的区分方法,扫描所述空间索引表,对底层单元进行分布式并行处理。
可选的,对于所述的重复设计单元的区分方法,所述交叠包括底层单元之间的交叠和底层单元与光学干涉衍射区域的交叠。
可选的,对于所述的重复设计单元的区分方法,所述观察单元为交叠的底层单元中的一个。
可选的,对于所述的重复设计单元的区分方法,所述底层单元的形状为矩形,以该矩形的一个顶角作为原点建立坐标系,获得每个底层单元的四个顶角的坐标。
可选的,对于所述的重复设计单元的区分方法,所述坐标为(x,y,ID,n),其中x为横坐标,y为纵坐标,ID为底层单元的标识,n为顶角标号。
可选的,对于所述的重复设计单元的区分方法,根据横坐标和纵坐标的大小依次对每组交叠的底层单元的坐标进行排序。
可选的,对于所述的重复设计单元的区分方法,若哈希特征值相同,则交叠的底层单元是相同的,进行一次OPC处理;若哈希特征值不同,则交叠的底层单元是不同的,分别进行OPC处理。
可选的,对于所述的重复设计单元的区分方法,所述空间交叠状态还包括分离,对于分离的底层单元,进行OPC处理。
与现有技术相比,本发明提供的重复设计单元的区分方法,包括创建单元索引表,获得底层单元;获得底层单元的空间状态,所述空间状态包括交叠;对于每组交叠的底层单元,设定观察单元,以观测单元的同一位置为原点建立坐标系,获得交叠的底层单元的坐标列表;对所述坐标列表进行排序,并产生哈希特征值;根据哈希特征值判断交叠的底层单元是否相同,进而对重复设计单元进行区分。由此能够将重复设计单元进行精确的区分,提高OPC质量。进一步的,通过分布式并行处理,大大的加速了计算过程,提高了效率。
附图说明
图1为现有技术中重复设计单元的几种分布情况;
图2为本发明实施例中重复设计单元的区分方法的流程图;
图3-图5为本发明实施例中对重复设计单元的处理过程中的示意图。
具体实施方式
下面将结合示意图对本发明的重复设计单元的区分方法进行更详细的描述,其中表示了本发明的优选实施例,应该理解本领域技术人员可以修改在此描述的本发明,而仍然实现本发明的有利效果。因此,下列描述应当被理解为对于本领域技术人员的广泛知道,而并不作为对本发明的限制。
为了清楚,不描述实际实施例的全部特征。在下列描述中,不详细描述公知的功能和结构,因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中,必须做出大量实施细节以实现开发者的特定目标,例如按照有关系统或有关商业的限制,由一个实施例改变为另一个实施例。另外,应当认为这种开发工作可能是复杂和耗费时间的,但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于,提供一种重复设计单元的区分方法,所述版图包括图形及引用单元,所述引用单元包括较小单元、非重复单元及重复单元,该方法包括:
步骤S201,创建单元索引表,获得重复设计单元的底层单元;
步骤S202,获得底层单元的空间状态,所述空间状态包括交叠;
步骤S203,对于每组交叠的底层单元,设定观察单元,以观测单元的同一位置为原点建立坐标系,获得交叠的底层单元的坐标列表;
步骤S204,对所述坐标列表进行排序,并产生哈希特征值;
步骤S205,根据哈希特征值判断交叠的底层单元是否相同,进而对重复设计单元进行区分。
以下列举所述重复设计单元的区分方法及测试方法的较优实施例,以清楚说明本发明的内容,应当明确的是,本发明的内容并不限制于以下实施例,其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
请参考图2~图5,图2为本发明实施例中重复设计单元的区分方法的流程图;图3~图5为本发明实施例中重复设计单元的区分方法的过程中的示意图。
如图2所示,在本实施例中,所述重复设计单元的区分方法包括:
首先,执行步骤S201,创建单元索引表,获得重复设计单元的底层单元;具体的,根据所需掩膜版的设计内容,对其所包含的诸多重复设计单元进行分层,即依据层次树(Hierarchy Tree)获得底层单元(leaf cell)。请参考图3,在本发明的实施例中,获得的底层单元包括单元G和单元B。
接下来执行步骤S202,获得底层单元的空间状态,所述空间状态包括交叠;请继续参考图3,首先产生空间索引表,进行空间划分,例如在版图30中,通过横向和纵向的虚线对版图30进行划分,从而定位出单元B和单元G的位置,加以识别。同时在这一过程中,将光学干涉衍射加以考虑,如在版图30中在单元G周围形成干涉衍射区域31。由此获得了底层单元的空间状态。
然后,对底层单元的空间状态进行分析,通常底层单元的空间状态包括交叠和分离,在本实施例的图3中示出的三对单元B和单元G都是交叠的,其中第一对交叠的底层单元32和第二对交叠的底层单元33是直接由底层单元之间交叠,而第三对交叠的底层单元34则是通过干涉衍射区域31交叠。底层单元的空间状态为分离的则是指一个底层单元未与其他底层单元有着任何接触,对于这类单元,可以直接进行OPC处理,且若同一底层单元有多个,皆是处于分离状态,则可只进行一次OPC处理即可。还可以通过扫描所述空间索引表,对底层单元进行分布式并行处理,在CPU主频增加缓慢,而采用多核的情况下,可并行化的处理能够充分的利用CPU的资源,从而大大的提高效率。
之后执行步骤S203,对于每组交叠的底层单元,设定观察单元,以观测单元的同一位置为原点建立坐标系,获得交叠的底层单元的坐标列表;以第一对交叠的底层单元31为例,请结合图4,在单元B和单元G中,选择一个作为观察单元。通常情况下,各个底层单元都是矩形,需要说明的是,此处矩形包括圆角矩形,例如在本实施例中,选择单元B作为观察单元,则以该观察单元的一个顶角作为原点建立坐标系,获得每个底层单元的四个顶角的坐标。
具体的以顶角1为原点,顶角1的两边作为X轴和Y轴,分别获得单元B的顶角1、2、3、4的坐标以及单元G的顶角1、2、3、4的坐标。较佳的,在本发明中,坐标采用如下形式:(x,y,ID,n),其中x为横坐标,y为纵坐标,ID为底层单元的标识,n为顶角标号。举例而言,单元B顶角1的坐标可以是(x1,y1,B,1)。当然,坐标系的设定还可以是其他形式,只是需要使得每对交叠的底层单元的坐标系设定统一,以便于进行后续的比较。
这一步骤采取分布式并行处理,即使得图3中的三对交叠的底层单元分别在不同的处理器完成。
然后,执行步骤S204,对所述坐标列表进行排序,并产生哈希特征值;请参考图5,序列表C1表示为利用图4的坐标系获得的单元B和单元G的共8个顶角的坐标,而序列表C2则是经过排序后获得的坐标。较佳的,该排序可以依照横坐标和纵坐标的大小依次进行排序。即在8组坐标中,首先进行X坐标的比较,按照从大到小的顺序排列,在X坐标相同时,则以Y坐标的大小为基准进行从大到小的排序。当然,也可以采用例如先以Y坐标为基座,再参考X坐标的大小等方法进行排序。在形成序列表C2之后,将该序列表C2产生哈希特征值(hash)。
同样的,这一步骤也可以是采用分布式并行处理来完成。
最后,执行步骤S205,根据哈希特征值判断交叠的底层单元是否相同,进而对重复设计单元进行区分。例如在图3所示实施例中,会产生三组哈希特征值,经过比较,第一对交叠的底层单元32的哈希特征值与第二对对交叠的底层单元33的哈希特征值相同,而与第三对交叠的底层单元34的哈希特征值不同,则可以判断出对应于第一对交叠的底层单元32和第二对交叠的底层单元33的重复设计单元是相同的,而对应于第三对交叠的底层单元34的重复设计单元则与另外两个不同,由此可以分别进行对应的OPC处理。对于相同的重复设计单元,则可以进行一次OPC处理即可。
经过上述过程,可以精确的将重复设计单元进行区分,获悉这些重复设计单元是否相同,从而有效提高OPC质量。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种重复设计单元的区分方法,适用于OPC过程,包括:
创建单元索引表,获得重复设计单元的底层单元;
获得底层单元的空间状态,所述空间状态包括交叠;
对于每组交叠的底层单元,设定观察单元,以观察单元的同一位置为原点建立坐标系,获得交叠的底层单元的坐标列表;
对所述坐标列表进行排序,并产生哈希特征值;
根据哈希特征值判断交叠的底层单元是否相同,进而对重复设计单元进行区分;
若哈希特征值相同,则交叠的底层单元是相同的,进行一次OPC处理;若哈希特征值不同,则交叠的底层单元是不同的,分别进行OPC处理。
2.如权利要求1所述的重复设计单元的区分方法,其特征在于,对底层单元产生空间索引表,并结合光学干涉衍射,获得底层单元的空间状态。
3.如权利要求2所述的重复设计单元的区分方法,其特征在于,扫描所述空间索引表,对底层单元进行分布式并行处理。
4.如权利要求2所述的重复设计单元的区分方法,其特征在于,所述交叠包括底层单元之间的交叠和底层单元与光学干涉衍射区域的交叠。
5.如权利要求4所述的重复设计单元的区分方法,其特征在于,所述观察单元为交叠的底层单元中的一个。
6.如权利要求5所述的重复设计单元的区分方法,其特征在于,所述底层单元的形状为矩形,以该矩形的一个顶角作为原点建立坐标系,获得每个底层单元的四个顶角的坐标。
7.如权利要求6所述的重复设计单元的区分方法,其特征在于,所述坐标为(x,y,ID,n),其中x为横坐标,y为纵坐标,ID为底层单元的标识,n为顶角标号。
8.如权利要求7所述的重复设计单元的区分方法,其特征在于,根据横坐标和纵坐标的大小依次对每组交叠的底层单元的坐标进行排序。
9.如权利要求1所述的重复设计单元的区分方法,其特征在于,所述空间交叠状态还包括分离,对于分离的底层单元,进行OPC处理。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410838338.4A CN104503202B (zh) | 2014-12-25 | 2014-12-25 | 重复设计单元的区分方法 |
US14/979,127 US10048578B2 (en) | 2014-12-25 | 2015-12-22 | Method of identifying repeating design cells |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410838338.4A CN104503202B (zh) | 2014-12-25 | 2014-12-25 | 重复设计单元的区分方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104503202A CN104503202A (zh) | 2015-04-08 |
CN104503202B true CN104503202B (zh) | 2018-10-16 |
Family
ID=52944606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410838338.4A Active CN104503202B (zh) | 2014-12-25 | 2014-12-25 | 重复设计单元的区分方法 |
Country Status (2)
Country | Link |
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US (1) | US10048578B2 (zh) |
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Legal Events
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---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
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