JP3182272B2 - 半導体集積回路の論理回路の動作検証システム - Google Patents
半導体集積回路の論理回路の動作検証システムInfo
- Publication number
- JP3182272B2 JP3182272B2 JP31050593A JP31050593A JP3182272B2 JP 3182272 B2 JP3182272 B2 JP 3182272B2 JP 31050593 A JP31050593 A JP 31050593A JP 31050593 A JP31050593 A JP 31050593A JP 3182272 B2 JP3182272 B2 JP 3182272B2
- Authority
- JP
- Japan
- Prior art keywords
- power consumption
- basic cell
- basic
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の論理
回路の動作検証システムに関し、特に、半導体集積回路
のコンピュータ支援設計において、論理回路の消費電力
による温度の変化を基本セルの出力遅延時間に反映させ
る半導体集積回路の論理回路の動作検証システムに関す
る。
回路の動作検証システムに関し、特に、半導体集積回路
のコンピュータ支援設計において、論理回路の消費電力
による温度の変化を基本セルの出力遅延時間に反映させ
る半導体集積回路の論理回路の動作検証システムに関す
る。
【０００２】
【従来の技術】通常、ＬＳＩ（半導体集積回路）のコン
ピュータ支援設計において、ＬＳＩを構成する論理回路
のシミュレーションを行う場合、標準条件、例えば、温
度２５℃、電源電圧５Ｖ、標準プロセスという条件のも
とで動作するものとして行われている。しかし、ＬＳＩ
を実際に使用する場合には、温度、電源電圧およびプロ
セス等のばらつきを考慮に入れる必要があるので、ＢＥ
ＳＴ条件（最も良い条件）およびＷＯＲＳＴ条件（最も
悪い条件）でのシミュレーションも行い、論理回路の動
作を確認し、検証している。
ピュータ支援設計において、ＬＳＩを構成する論理回路
のシミュレーションを行う場合、標準条件、例えば、温
度２５℃、電源電圧５Ｖ、標準プロセスという条件のも
とで動作するものとして行われている。しかし、ＬＳＩ
を実際に使用する場合には、温度、電源電圧およびプロ
セス等のばらつきを考慮に入れる必要があるので、ＢＥ
ＳＴ条件（最も良い条件）およびＷＯＲＳＴ条件（最も
悪い条件）でのシミュレーションも行い、論理回路の動
作を確認し、検証している。
【０００３】実際に論理回路のシミュレーションを行う
場合、各基本セルの出力遅延時間は一般的に次式により
算出される。 ｔpLH ＝ＴUP＋ＫUP＊ＣL ｔpHL ＝ＴDN＋ＫDN＊ＣL ここで、 ｔpLH 、ｔpHL ：基本セルの出力遅延時間。 ＴUP、ＴDN：基本セルの基本遅延時間。 ＫUP、ＫDN：基本セルの出力遅延時間ｔpLH 、ｔpHL の
負荷依存係数。 ＣL ：負荷容量（配線容量＋ゲート入力容量）。 なお、上記の出力遅延時間の算出式は一例であり、さら
に精度の高い算出式が使用される場合もある。また、ｔ
pLH は基本セルの出力信号がＬＯＷレベルからＨＩＧＨ
レベルに変化する場合の出力遅延時間であり、ｔpHL は
基本セルの出力信号がＨＩＧＨレベルからＬＯＷレベル
に変化する場合の出力遅延時間である。
場合、各基本セルの出力遅延時間は一般的に次式により
算出される。 ｔpLH ＝ＴUP＋ＫUP＊ＣL ｔpHL ＝ＴDN＋ＫDN＊ＣL ここで、 ｔpLH 、ｔpHL ：基本セルの出力遅延時間。 ＴUP、ＴDN：基本セルの基本遅延時間。 ＫUP、ＫDN：基本セルの出力遅延時間ｔpLH 、ｔpHL の
負荷依存係数。 ＣL ：負荷容量（配線容量＋ゲート入力容量）。 なお、上記の出力遅延時間の算出式は一例であり、さら
に精度の高い算出式が使用される場合もある。また、ｔ
pLH は基本セルの出力信号がＬＯＷレベルからＨＩＧＨ
レベルに変化する場合の出力遅延時間であり、ｔpHL は
基本セルの出力信号がＨＩＧＨレベルからＬＯＷレベル
に変化する場合の出力遅延時間である。
【０００４】ここで、上述の負荷容量について、図６に
示す負荷容量モデルの構成回路図を用いて説明する。同
図において、インバータ２４の出力端はインバータ２６
および２８の入力端に入力されている。この時、インバ
ータ２４の負荷容量とは、インバータ２４の出力端にお
ける配線容量３０とインバータ２４の出力端の配線先、
即ち、インバータ２６および２８のゲート入力容量３２
の総和である。
示す負荷容量モデルの構成回路図を用いて説明する。同
図において、インバータ２４の出力端はインバータ２６
および２８の入力端に入力されている。この時、インバ
ータ２４の負荷容量とは、インバータ２４の出力端にお
ける配線容量３０とインバータ２４の出力端の配線先、
即ち、インバータ２６および２８のゲート入力容量３２
の総和である。
【０００５】続いて、下記表１に示す温度、電源電圧お
よびプロセス等のばらつきと、その変動係数との関係の
一例の表を使用して、ＢＥＳＴ条件およびＷＯＲＳＴ条
件における論理回路のシミュレーション方法を説明す
る。
よびプロセス等のばらつきと、その変動係数との関係の
一例の表を使用して、ＢＥＳＴ条件およびＷＯＲＳＴ条
件における論理回路のシミュレーション方法を説明す
る。
【０００６】
【０００７】例えば、標準条件における基本セルの出力
遅延時間がＴTYP であるとすれば、ＢＥＳＴ条件および
ＷＯＲＳＴ条件での出力遅延時間ＴBESTおよびＴ
WRSTは、例えば、それぞれ次式で示される。 ＴBEST＝ＴTYP ＊０．９３＊０．９５＊０．６０＝ＴTYP ＊０．５３ ＴWRST＝ＴTYP ＊１．１４＊１．０６＊１．４０＝ＴTYP ＊１．６９ なお、ＢＥＳＴ条件における出力遅延時間は、上記に示
す表１において温度、電源電圧およびプロセス等のばら
つきのＢＥＳＴ条件の場合の各変動係数を掛け合わせた
ものであり、同様に、ＷＯＲＳＴ条件における出力遅延
時間も、上記表１において温度、電源電圧およびプロセ
ス等のばらつきのＷＯＲＳＴ条件の場合の各変動係数を
掛け合わせたものである。即ち、ＢＥＳＴ条件において
は標準条件の０．５３倍、ＷＯＲＳＴ条件においては標
準条件の１．６９倍の出力遅延時間となる。
遅延時間がＴTYP であるとすれば、ＢＥＳＴ条件および
ＷＯＲＳＴ条件での出力遅延時間ＴBESTおよびＴ
WRSTは、例えば、それぞれ次式で示される。 ＴBEST＝ＴTYP ＊０．９３＊０．９５＊０．６０＝ＴTYP ＊０．５３ ＴWRST＝ＴTYP ＊１．１４＊１．０６＊１．４０＝ＴTYP ＊１．６９ なお、ＢＥＳＴ条件における出力遅延時間は、上記に示
す表１において温度、電源電圧およびプロセス等のばら
つきのＢＥＳＴ条件の場合の各変動係数を掛け合わせた
ものであり、同様に、ＷＯＲＳＴ条件における出力遅延
時間も、上記表１において温度、電源電圧およびプロセ
ス等のばらつきのＷＯＲＳＴ条件の場合の各変動係数を
掛け合わせたものである。即ち、ＢＥＳＴ条件において
は標準条件の０．５３倍、ＷＯＲＳＴ条件においては標
準条件の１．６９倍の出力遅延時間となる。
【０００８】言い換えれば、上述の標準条件に対して、
ＢＥＳＴ条件でのシミュレーションとは、各基本セルの
出力遅延時間が最も短くなる条件、例えば、温度０℃、
電源電圧５．２５Ｖ、ＢＥＳＴプロセスという条件にお
けるＬＳＩの動作を示すものであり、同様に、ＷＯＲＳ
Ｔ条件でのシミュレーションとは、各基本セルの出力遅
延時間が最も長くなる条件、例えば、温度７０℃、電源
電圧４．７５Ｖ、ＷＯＲＳＴプロセスという条件におけ
るＬＳＩの動作を示すものである。従って、ＢＥＳＴ条
件とはＬＳＩがこれ以上早く動作することはないという
場合の条件であり、同様に、ＷＯＲＳＴ条件とはＬＳＩ
がこれ以上遅く動作することはないという場合の条件で
ある。
ＢＥＳＴ条件でのシミュレーションとは、各基本セルの
出力遅延時間が最も短くなる条件、例えば、温度０℃、
電源電圧５．２５Ｖ、ＢＥＳＴプロセスという条件にお
けるＬＳＩの動作を示すものであり、同様に、ＷＯＲＳ
Ｔ条件でのシミュレーションとは、各基本セルの出力遅
延時間が最も長くなる条件、例えば、温度７０℃、電源
電圧４．７５Ｖ、ＷＯＲＳＴプロセスという条件におけ
るＬＳＩの動作を示すものである。従って、ＢＥＳＴ条
件とはＬＳＩがこれ以上早く動作することはないという
場合の条件であり、同様に、ＷＯＲＳＴ条件とはＬＳＩ
がこれ以上遅く動作することはないという場合の条件で
ある。
【０００９】しかし、ＬＳＩを実際に製造する場合は、
標準プロセスを基準として製造するので、製造されるＬ
ＳＩは当然標準プロセスを中央にして正規分布を形成
し、ＬＳＩを実際に使用する場合も、電源電圧は予め決
められており、多少の変動はあっても大きく変動するこ
とはない。従って、実際に使用する場合に特に問題とな
るのは温度の変動だけであるから、上述のＢＥＳＴ条
件、ＷＯＲＳＴ条件でのシミュレーションでは過剰なマ
ージンを取ってしまうという問題点がある。
標準プロセスを基準として製造するので、製造されるＬ
ＳＩは当然標準プロセスを中央にして正規分布を形成
し、ＬＳＩを実際に使用する場合も、電源電圧は予め決
められており、多少の変動はあっても大きく変動するこ
とはない。従って、実際に使用する場合に特に問題とな
るのは温度の変動だけであるから、上述のＢＥＳＴ条
件、ＷＯＲＳＴ条件でのシミュレーションでは過剰なマ
ージンを取ってしまうという問題点がある。
【００１０】また、ＢＥＳＴ条件、ＷＯＲＳＴ条件での
シミュレーションでＬＳＩの動作が不良の場合には、た
とえＢＥＳＴ条件、ＷＯＲＳＴ条件が過剰なマージンを
取っているとしてもＢＥＳＴ条件、ＷＯＲＳＴ条件での
シミュレーションでＬＳＩの動作を確認しなければなら
ないので、設計変更を余儀なくされたり、レイアウトパ
ターンを変更したりしなければならないという問題点が
ある。
シミュレーションでＬＳＩの動作が不良の場合には、た
とえＢＥＳＴ条件、ＷＯＲＳＴ条件が過剰なマージンを
取っているとしてもＢＥＳＴ条件、ＷＯＲＳＴ条件での
シミュレーションでＬＳＩの動作を確認しなければなら
ないので、設計変更を余儀なくされたり、レイアウトパ
ターンを変更したりしなければならないという問題点が
ある。
【００１１】さらに、従来は論理シミュレーションを行
う場合、温度、電源電圧およびプロセス等の条件が、論
理シミュレーションを行っている期間は変化しないもの
と考えている。上述したように、プロセス条件および電
源電圧は、多少の変動はあっても大きく変動することは
ないが、温度に関しては、ＬＳＩが動作する時に消費す
る電力によって発熱し、ＬＳＩの温度が数十℃上昇ある
いは下降するので、各基本セルの出力遅延時間に大きな
影響があると考えられる。即ち、従来の論理シミュレー
ションでは、ＬＳＩの電力消費による温度の上昇あるい
は下降によって生じる各基本セルの微妙な出力遅延時間
のずれが無視されているという問題点がある。これは、
高速で動作するＬＳＩの微妙なタイミング設計に大きな
影響を及ぼす恐れがある。
う場合、温度、電源電圧およびプロセス等の条件が、論
理シミュレーションを行っている期間は変化しないもの
と考えている。上述したように、プロセス条件および電
源電圧は、多少の変動はあっても大きく変動することは
ないが、温度に関しては、ＬＳＩが動作する時に消費す
る電力によって発熱し、ＬＳＩの温度が数十℃上昇ある
いは下降するので、各基本セルの出力遅延時間に大きな
影響があると考えられる。即ち、従来の論理シミュレー
ションでは、ＬＳＩの電力消費による温度の上昇あるい
は下降によって生じる各基本セルの微妙な出力遅延時間
のずれが無視されているという問題点がある。これは、
高速で動作するＬＳＩの微妙なタイミング設計に大きな
影響を及ぼす恐れがある。
【００１２】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、半導体集
積回路のコンピュータ支援設計において、論理回路のシ
ミュレーションの際に、ステップ毎に論理回路の動作状
態に基づく消費電力を算出し、消費電力による温度の変
化から各基本セルの出力遅延時間を算出することによ
り、実際にＬＳＩを使用する場合の動作をより正確に確
認することができる半導体集積回路の論理回路の動作検
証システムを提供することにある。
従来技術に基づく種々の問題点をかえりみて、半導体集
積回路のコンピュータ支援設計において、論理回路のシ
ミュレーションの際に、ステップ毎に論理回路の動作状
態に基づく消費電力を算出し、消費電力による温度の変
化から各基本セルの出力遅延時間を算出することによ
り、実際にＬＳＩを使用する場合の動作をより正確に確
認することができる半導体集積回路の論理回路の動作検
証システムを提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成する為
に、本発明は、半導体集積回路のコンピュータ支援設計
において、この半導体集積回路を構成する論理回路の動
作を検証するシステムであって、自動配置配線プログラ
ムによる自動配置配線終了後の前記半導体集積回路のレ
イアウトパターンを、前記論理回路を構成する基本セル
を含む１つの領域とするか、または少なくとも１つの前
記基本セルを含む複数の領域に分割する分割手段と、前
記領域内に含まれる前記基本セルを抽出する基本セル抽
出手段と、前記領域内に含まれる前記基本セル毎に消費
電力を算出し、算出された基本セル毎の消費電力の総和
を求めて前記論理回路の動作状態に基づく前記領域毎の
消費電力を算出する消費電力算出手段と、算出された領
域毎の消費電力に基づいて前記領域毎のジャンクション
温度を算出する温度算出手段と、算出された領域毎のジ
ャンクション温度の変化に伴う各基本セルの出力遅延時
間を算出する遅延時間算出手段とを有し、遅延時間算出
手段によって、前記各基本セルの出力遅延時間を算出す
ることを論理シミュレーションのステップ毎に行って前
記論理回路の動作を検証することを特徴とする半導体集
積回路の論理回路の動作検証システムを提供するもので
ある。ここで、前記基本セル抽出手段は、前記領域内の
全ての基本セルを、前記自動配置配線プログラムによっ
て自動的に抽出するのが好ましい。 また、前記基本セル
抽出手段は、前記抽出した全ての基本セルの負荷容量を
も前記自動配置配線プログラムによって自動的に抽出
し、前記消費電力算出手段は、前記領域内の各基本セル
の消費電力を、前記基本セル抽出手段によって抽出さ れ
た前記基本セルの負荷容量と、予め求められている基本
セル毎の単位容量、単位クロック時間当たりの消費電力
および基本セル毎の単位クロック時間当たりの消費電力
とを用いて算出するのが好ましい。 本発明の半導体集積
回路の論理回路の動作検証システムは、さらに、消費電
力算出手段および前記遅延時間算出手段による演算に用
いられる各基本セルに関するデータを保持するデータベ
ースを有するのが好ましい。
に、本発明は、半導体集積回路のコンピュータ支援設計
において、この半導体集積回路を構成する論理回路の動
作を検証するシステムであって、自動配置配線プログラ
ムによる自動配置配線終了後の前記半導体集積回路のレ
イアウトパターンを、前記論理回路を構成する基本セル
を含む１つの領域とするか、または少なくとも１つの前
記基本セルを含む複数の領域に分割する分割手段と、前
記領域内に含まれる前記基本セルを抽出する基本セル抽
出手段と、前記領域内に含まれる前記基本セル毎に消費
電力を算出し、算出された基本セル毎の消費電力の総和
を求めて前記論理回路の動作状態に基づく前記領域毎の
消費電力を算出する消費電力算出手段と、算出された領
域毎の消費電力に基づいて前記領域毎のジャンクション
温度を算出する温度算出手段と、算出された領域毎のジ
ャンクション温度の変化に伴う各基本セルの出力遅延時
間を算出する遅延時間算出手段とを有し、遅延時間算出
手段によって、前記各基本セルの出力遅延時間を算出す
ることを論理シミュレーションのステップ毎に行って前
記論理回路の動作を検証することを特徴とする半導体集
積回路の論理回路の動作検証システムを提供するもので
ある。ここで、前記基本セル抽出手段は、前記領域内の
全ての基本セルを、前記自動配置配線プログラムによっ
て自動的に抽出するのが好ましい。 また、前記基本セル
抽出手段は、前記抽出した全ての基本セルの負荷容量を
も前記自動配置配線プログラムによって自動的に抽出
し、前記消費電力算出手段は、前記領域内の各基本セル
の消費電力を、前記基本セル抽出手段によって抽出さ れ
た前記基本セルの負荷容量と、予め求められている基本
セル毎の単位容量、単位クロック時間当たりの消費電力
および基本セル毎の単位クロック時間当たりの消費電力
とを用いて算出するのが好ましい。 本発明の半導体集積
回路の論理回路の動作検証システムは、さらに、消費電
力算出手段および前記遅延時間算出手段による演算に用
いられる各基本セルに関するデータを保持するデータベ
ースを有するのが好ましい。
【００１４】
【発明の作用】本発明の半導体集積回路の論理回路の動
作検証システムは、半導体集積回路のコンピュータ支援
設計において、自動配置配線終了後のレイアウトパター
ンを、一定の単位で論理的にマトリクス状に区切って複
数の領域に分割し、論理シミュレーションのステップ毎
に、論理回路の動作状態に基づく消費電力を区切られた
複数の領域毎に算出し、各領域の電力消費によるジャン
クション温度の変化から各基本セルの出力遅延時間を算
出するものである。 従って、本発明の半導体集積回路
の論理回路の動作検証システムによれば、実際にＬＳＩ
を使用している場合の状態に近い状態で論理回路の動作
をより正確に確認することができる。また、本発明の半
導体集積回路の論理回路の動作検証システムによれば、
温度変化による基本セル毎の出力遅延時間を算出するの
で、論理回路のタイミング設計の精度を向上させ、従来
の論理シミュレーションでは発見できない微妙なタイミ
ングのエラーをも検出することができる。
作検証システムは、半導体集積回路のコンピュータ支援
設計において、自動配置配線終了後のレイアウトパター
ンを、一定の単位で論理的にマトリクス状に区切って複
数の領域に分割し、論理シミュレーションのステップ毎
に、論理回路の動作状態に基づく消費電力を区切られた
複数の領域毎に算出し、各領域の電力消費によるジャン
クション温度の変化から各基本セルの出力遅延時間を算
出するものである。 従って、本発明の半導体集積回路
の論理回路の動作検証システムによれば、実際にＬＳＩ
を使用している場合の状態に近い状態で論理回路の動作
をより正確に確認することができる。また、本発明の半
導体集積回路の論理回路の動作検証システムによれば、
温度変化による基本セル毎の出力遅延時間を算出するの
で、論理回路のタイミング設計の精度を向上させ、従来
の論理シミュレーションでは発見できない微妙なタイミ
ングのエラーをも検出することができる。
【００１５】
【実施例】本発明の半導体集積回路の論理回路の動作検
証システムを、添付の図面に示す好適実施例に基づいて
以下に詳細に説明する。
証システムを、添付の図面に示す好適実施例に基づいて
以下に詳細に説明する。
【００１６】図１に本発明の半導体集積回路の論理回路
の動作検証システムを適用して論理シミュレーションを
行う場合のフローチャートを示す。同図に示すように、
半導体集積回路のコンピュータ支援設計において、本発
明の半導体集積回路の論理回路の動作検証システムを適
用して論理シミュレーションを行うには、図２に示すよ
うにまず、自動配置配線終了後のＬＳＩ１０のレイアウ
トパターン１２に対して、一定の単位で論理的にマトリ
クス状に区切り、すなわち分割手段により、ＬＳＩ１０
の論理回路を構成する基本セルを少なくとも１つ含む複
数の領域に分割する。図２に示すＬＳＩ１０のレイアウ
トパターン１２においては、横方向をＡ〜Ｅの５つの領
域に分割し、同様に、縦方向を１〜５の５つの領域に分
割しており、レイアウトパターン１２は、例えば、Ａ
１、Ａ２〜Ｅ５等の２５個の領域に分割されている。な
お、同図には、一例として、基本セル１４、１６、１
８、２０および２２が、それぞれＡ１、Ｂ２、Ｃ３、Ｄ
４およびＥ５の各領域に配置されている。
の動作検証システムを適用して論理シミュレーションを
行う場合のフローチャートを示す。同図に示すように、
半導体集積回路のコンピュータ支援設計において、本発
明の半導体集積回路の論理回路の動作検証システムを適
用して論理シミュレーションを行うには、図２に示すよ
うにまず、自動配置配線終了後のＬＳＩ１０のレイアウ
トパターン１２に対して、一定の単位で論理的にマトリ
クス状に区切り、すなわち分割手段により、ＬＳＩ１０
の論理回路を構成する基本セルを少なくとも１つ含む複
数の領域に分割する。図２に示すＬＳＩ１０のレイアウ
トパターン１２においては、横方向をＡ〜Ｅの５つの領
域に分割し、同様に、縦方向を１〜５の５つの領域に分
割しており、レイアウトパターン１２は、例えば、Ａ
１、Ａ２〜Ｅ５等の２５個の領域に分割されている。な
お、同図には、一例として、基本セル１４、１６、１
８、２０および２２が、それぞれＡ１、Ｂ２、Ｃ３、Ｄ
４およびＥ５の各領域に配置されている。
【００１７】ここで、領域とは、例えば、ＬＳＩ１０全
体を一つの領域としても良いし、ＬＳＩ１０全体を１０
０個の領域に分割しても良いし、各基本セルのそれぞれ
を一つの領域としても良い。従って、各領域は、全てが
同一の大きさである必要はなく、各基本セルを最小の領
域とし、ＬＳＩ１０全体を最大の領域とし、その間でい
くつの領域に分割しても良い。
体を一つの領域としても良いし、ＬＳＩ１０全体を１０
０個の領域に分割しても良いし、各基本セルのそれぞれ
を一つの領域としても良い。従って、各領域は、全てが
同一の大きさである必要はなく、各基本セルを最小の領
域とし、ＬＳＩ１０全体を最大の領域とし、その間でい
くつの領域に分割しても良い。
【００１８】次に、座標データ、即ち、複数個に分割さ
れた各領域、例えば、Ａ１、Ｂ３等の各領域にどの基本
セルが含まれているかを基本セル抽出手段により抽出す
る。これは、例えば、自動配置配線プログラムを使用し
て自動配置を行う際に、自動配置配線プログラムにより
自動的に抽出することができる。続いて、各基本セルの
出力端子における負荷容量データ、即ち、配線容量と、
配線先の全ての基本セルの入力ゲート容量との総和を抽
出する。これも、例えば、自動配置配線プログラムを使
用して自動配線を行う際に、自動配置配線プログラムに
より自動的に抽出することができる。
れた各領域、例えば、Ａ１、Ｂ３等の各領域にどの基本
セルが含まれているかを基本セル抽出手段により抽出す
る。これは、例えば、自動配置配線プログラムを使用し
て自動配置を行う際に、自動配置配線プログラムにより
自動的に抽出することができる。続いて、各基本セルの
出力端子における負荷容量データ、即ち、配線容量と、
配線先の全ての基本セルの入力ゲート容量との総和を抽
出する。これも、例えば、自動配置配線プログラムを使
用して自動配線を行う際に、自動配置配線プログラムに
より自動的に抽出することができる。
【００１９】上述の座標データおよび負荷容量データを
抽出した後、論理シミュレーションを行うが、本実施例
では論理シミュレーションはステップＮから始まるもの
として説明を行う。
抽出した後、論理シミュレーションを行うが、本実施例
では論理シミュレーションはステップＮから始まるもの
として説明を行う。
【００２０】図１に示すように、ステップＮにおける分
割された領域毎の消費電力を以下に示す方法を用いる消
費電力算出手段により算出する。まず、基本セル毎の単
位時間あたりの消費電力は次式で示される。 Ｐ＝ａ＋ｂ＊ｃ ここで、 Ｐ：基本セルの単位時間あたりの消費電力。 ａ：無負荷容量の場合の基本セルのみの単位時間あたり
の消費電力。 ｂ：単位容量、単位時間あたりの基本セルの消費電力。 ｃ：負荷容量（配線容量＋配線先の基本セルの入力ゲー
ト容量）。 従って、上述のように基本セル毎の出力端子における負
荷容量が既に判っているので、基本セル毎の単位時間あ
たりの消費電力を算出することができる。
割された領域毎の消費電力を以下に示す方法を用いる消
費電力算出手段により算出する。まず、基本セル毎の単
位時間あたりの消費電力は次式で示される。 Ｐ＝ａ＋ｂ＊ｃ ここで、 Ｐ：基本セルの単位時間あたりの消費電力。 ａ：無負荷容量の場合の基本セルのみの単位時間あたり
の消費電力。 ｂ：単位容量、単位時間あたりの基本セルの消費電力。 ｃ：負荷容量（配線容量＋配線先の基本セルの入力ゲー
ト容量）。 従って、上述のように基本セル毎の出力端子における負
荷容量が既に判っているので、基本セル毎の単位時間あ
たりの消費電力を算出することができる。
【００２１】続いて、実際にＬＳＩ１０を使用する場合
の動作パターンを使用して、論理シミュレーションを行
う時に、ＬＳＩ１０を構成する全ての基本セルの出力端
子におけるトグル率（単位時間あたりの変化率）を次式
により算出する。 Ｓ＝Ｚ／（Ｘ／Ｙ） ここで、 Ｓ：トグル率 Ｘ：論理シミュレーションを行った時間。 Ｙ：基本クロックの周期。 Ｚ：基本セルの出力端子の変化回数。 即ち、トグル率とは、基本クロックあたりの基本セルの
出力端子の変化回数である。
の動作パターンを使用して、論理シミュレーションを行
う時に、ＬＳＩ１０を構成する全ての基本セルの出力端
子におけるトグル率（単位時間あたりの変化率）を次式
により算出する。 Ｓ＝Ｚ／（Ｘ／Ｙ） ここで、 Ｓ：トグル率 Ｘ：論理シミュレーションを行った時間。 Ｙ：基本クロックの周期。 Ｚ：基本セルの出力端子の変化回数。 即ち、トグル率とは、基本クロックあたりの基本セルの
出力端子の変化回数である。
【００２２】従って、座標データにより領域毎にどの基
本セルが含まれているかが判っているし、基本セル毎の
単位時間あたりの消費電力およびトグル率が判るので、
ＬＳＩ１０を使用する場合の動作周波数をｆとすれば、
領域毎の消費電力は次式で示される。 ＰＡ＝ΣＰ・Ｓ・ｆ ここで、 ＰＡ：領域毎の消費電力。 Ｐ：基本セル毎の単位時間あたりの消費電力。 Ｓ：基本セル毎のトグル率。 ｆ：ＬＳＩ１０の動作周波数。 即ち、ある領域における消費電力は、その領域で使用さ
れている全ての基本セルの動作周波数における消費電力
の総和である。
本セルが含まれているかが判っているし、基本セル毎の
単位時間あたりの消費電力およびトグル率が判るので、
ＬＳＩ１０を使用する場合の動作周波数をｆとすれば、
領域毎の消費電力は次式で示される。 ＰＡ＝ΣＰ・Ｓ・ｆ ここで、 ＰＡ：領域毎の消費電力。 Ｐ：基本セル毎の単位時間あたりの消費電力。 Ｓ：基本セル毎のトグル率。 ｆ：ＬＳＩ１０の動作周波数。 即ち、ある領域における消費電力は、その領域で使用さ
れている全ての基本セルの動作周波数における消費電力
の総和である。
【００２３】以上説明した方法により、領域毎の動作周
波数における消費電力を算出できるので、次に、次式を
用いて領域毎のジャンクション温度（ＬＳＩ１０内部の
トランジスタ接合温度）を温度算出手段により算出す
る。 Ｔj ＝Ｔa ＋θja＊ＰＡ ここで、 Ｔj ：領域毎のジャンクション温度。 Ｔa ：ＬＳＩ１０の周囲温度。 θja：パッケージの熱抵抗値。 ＰＡ：領域毎の消費電力。 即ち、領域毎のジャンクション温度は、ＬＳＩ１０を使
用する場合の周囲温度にＬＳＩ１０が使用するパッケー
ジの熱抵抗値と領域毎の消費電力を掛け合わせた値を加
えることにより算出することができる。
波数における消費電力を算出できるので、次に、次式を
用いて領域毎のジャンクション温度（ＬＳＩ１０内部の
トランジスタ接合温度）を温度算出手段により算出す
る。 Ｔj ＝Ｔa ＋θja＊ＰＡ ここで、 Ｔj ：領域毎のジャンクション温度。 Ｔa ：ＬＳＩ１０の周囲温度。 θja：パッケージの熱抵抗値。 ＰＡ：領域毎の消費電力。 即ち、領域毎のジャンクション温度は、ＬＳＩ１０を使
用する場合の周囲温度にＬＳＩ１０が使用するパッケー
ジの熱抵抗値と領域毎の消費電力を掛け合わせた値を加
えることにより算出することができる。
【００２４】ここで、従来は論理シミュレーションを行
う場合、温度、電源電圧およびプロセス等の条件が、論
理シミュレーションを行っている期間は変化しないもの
と考えているので、本発明の半導体集積回路の論理回路
の動作検証システムにおける領域毎のジャンクション温
度の変化は、従来の論理シミュレーションにおいてＬＳ
Ｉ１０の周囲温度が変化したものと考えることができ
る。従って、図３に示すＬＳＩ１０の周囲温度とその変
動係数の関係を示すグラフを用いて、周囲温度に関する
出力遅延時間の変動係数を算出し、図４ａおよび図４ｂ
の消費電力（Ｐ）あるいはジャンクション温度（Ｔｊ）
と、周囲温度に関する出力遅延時間の変動係数（Ｔ）の
タイミングチャートに示すように、論理シミュレーショ
ンの次のステップ、即ち、ステップ（Ｎ＋１）において
この周囲温度に関する出力遅延時間の変動係数を適用す
る。
う場合、温度、電源電圧およびプロセス等の条件が、論
理シミュレーションを行っている期間は変化しないもの
と考えているので、本発明の半導体集積回路の論理回路
の動作検証システムにおける領域毎のジャンクション温
度の変化は、従来の論理シミュレーションにおいてＬＳ
Ｉ１０の周囲温度が変化したものと考えることができ
る。従って、図３に示すＬＳＩ１０の周囲温度とその変
動係数の関係を示すグラフを用いて、周囲温度に関する
出力遅延時間の変動係数を算出し、図４ａおよび図４ｂ
の消費電力（Ｐ）あるいはジャンクション温度（Ｔｊ）
と、周囲温度に関する出力遅延時間の変動係数（Ｔ）の
タイミングチャートに示すように、論理シミュレーショ
ンの次のステップ、即ち、ステップ（Ｎ＋１）において
この周囲温度に関する出力遅延時間の変動係数を適用す
る。
【００２５】続いて、周囲温度に関する出力遅延時間の
変動係数を基本セル毎の出力遅延時間に適用する場合の
各基本セルの出力遅延時間の算出式を次式に示す。 ｔpLH ＝（ＴUP＋ＫUP＊ＣL ）＊Ｔ ｔpHL ＝（ＴDN＋ＫDN＊ＣL ）＊Ｔ ここで、Ｔは周囲温度に関する出力遅延時間の変動係数
であり、その他の変数は従来例において説明した変数と
同一である。従って、論理シミュレーションのあるステ
ップ、例えば、ステップＮにおける電力消費ＰによるＬ
ＳＩ１０の温度の変化を次のステップ、例えば、ステッ
プ（Ｎ＋１）に反映させることを論理シミュレーション
の最後まで繰り返すことにより、論理シミュレーション
のステップ毎に、各領域の基本セル毎に正確な出力遅延
時間を遅延時間算出手段により算出することができる。
変動係数を基本セル毎の出力遅延時間に適用する場合の
各基本セルの出力遅延時間の算出式を次式に示す。 ｔpLH ＝（ＴUP＋ＫUP＊ＣL ）＊Ｔ ｔpHL ＝（ＴDN＋ＫDN＊ＣL ）＊Ｔ ここで、Ｔは周囲温度に関する出力遅延時間の変動係数
であり、その他の変数は従来例において説明した変数と
同一である。従って、論理シミュレーションのあるステ
ップ、例えば、ステップＮにおける電力消費ＰによるＬ
ＳＩ１０の温度の変化を次のステップ、例えば、ステッ
プ（Ｎ＋１）に反映させることを論理シミュレーション
の最後まで繰り返すことにより、論理シミュレーション
のステップ毎に、各領域の基本セル毎に正確な出力遅延
時間を遅延時間算出手段により算出することができる。
【００２６】例えば、図５に示すような論理回路に対し
て論理シミュレーションを行う場合について述べる。同
図に示す論理回路は、基本セル１４、１６、１８、２０
および２２から構成されており、図２に示すＬＳＩ１０
のレイアウトパターン１２において、それぞれＡ１、Ｂ
２、Ｃ３、Ｄ４およびＥ５の各領域に配置されている。
従って、それぞれの基本セルがどの領域に配置されてい
るのかが判るので、上述のように、周囲温度に関する出
力遅延時間の変動係数を領域毎に、論理シミュレーショ
ンのステップ毎に反映させることにより、同一の負荷容
量を持つ同一の基本セルであっても、領域が異なれば互
いに異なる出力遅延時間を、それぞれの領域に属する基
本セル毎に正確に算出することができる。
て論理シミュレーションを行う場合について述べる。同
図に示す論理回路は、基本セル１４、１６、１８、２０
および２２から構成されており、図２に示すＬＳＩ１０
のレイアウトパターン１２において、それぞれＡ１、Ｂ
２、Ｃ３、Ｄ４およびＥ５の各領域に配置されている。
従って、それぞれの基本セルがどの領域に配置されてい
るのかが判るので、上述のように、周囲温度に関する出
力遅延時間の変動係数を領域毎に、論理シミュレーショ
ンのステップ毎に反映させることにより、同一の負荷容
量を持つ同一の基本セルであっても、領域が異なれば互
いに異なる出力遅延時間を、それぞれの領域に属する基
本セル毎に正確に算出することができる。
【００２７】なお、図４に示すタイミングチャートにお
いて、横軸は論理シミュレーション時間軸であり、単位
時間ｔは、例えば、１０ｍｓでも良いし、１０ｎｓでも
どのような周期であっても良いことは言うまでもない。
また、ステップＮにおける周囲温度に関する出力遅延時
間の変動係数を、ステップ（Ｎ＋１）において適用する
のは、ステップＮにおける周囲温度に関する出力遅延時
間の変動係数を算出した段階でステップＮにおける論理
シミュレーションが既に終了しているので、ステップＮ
における周囲温度に関する出力遅延時間の変動係数をス
テップ（Ｎ＋１）において適用するのである。但し、本
発明はこれに限定されるものではなく、例えば、論理シ
ミュレーションの各ステップにおける周囲温度に関する
出力遅延時間の変動係数をデータベースに保存し、再度
論理シミュレーションを行う場合にこのデータベースを
使用すれば、各ステップにおける周囲温度に関する出力
遅延時間の変動係数を同一ステップに適用することもで
きる。なお、このデータベースには、消費電力算出のた
めの無負荷容量の場合の基本セルのみの単位時間あたり
の消費電力や単位容量、単位時間あたりの基本セルの消
費電力や温度算出のためのパッケージの熱抵抗値などの
データが予め保持されていても良い。
いて、横軸は論理シミュレーション時間軸であり、単位
時間ｔは、例えば、１０ｍｓでも良いし、１０ｎｓでも
どのような周期であっても良いことは言うまでもない。
また、ステップＮにおける周囲温度に関する出力遅延時
間の変動係数を、ステップ（Ｎ＋１）において適用する
のは、ステップＮにおける周囲温度に関する出力遅延時
間の変動係数を算出した段階でステップＮにおける論理
シミュレーションが既に終了しているので、ステップＮ
における周囲温度に関する出力遅延時間の変動係数をス
テップ（Ｎ＋１）において適用するのである。但し、本
発明はこれに限定されるものではなく、例えば、論理シ
ミュレーションの各ステップにおける周囲温度に関する
出力遅延時間の変動係数をデータベースに保存し、再度
論理シミュレーションを行う場合にこのデータベースを
使用すれば、各ステップにおける周囲温度に関する出力
遅延時間の変動係数を同一ステップに適用することもで
きる。なお、このデータベースには、消費電力算出のた
めの無負荷容量の場合の基本セルのみの単位時間あたり
の消費電力や単位容量、単位時間あたりの基本セルの消
費電力や温度算出のためのパッケージの熱抵抗値などの
データが予め保持されていても良い。
【００２８】さらに、前述のジャンクション温度の算出
式はかなり概略的な式であり、実際、電力消費による発
熱は発生すればその分放熱するので、当然時間に依存す
る部分が存在する。従って、前述のジャンクション温度
の算出式に時間に依存する部分を含めれば、各基本セル
の出力遅延時間を算出する場合の精度はさらに向上す
る。また、配置配線後のレイアウトパターン１２を論理
的にマトリクス状に区切る場合も、区切る領域の単位面
積を小さくすればするほど各基本セルの出力遅延時間を
算出する場合の精度は向上するし、論理シミュレーショ
ンを行う場合も、動作周期ｔの周期を短くすればするほ
ど各基本セルの出力遅延時間を算出する場合の精度は向
上するのは当然である。
式はかなり概略的な式であり、実際、電力消費による発
熱は発生すればその分放熱するので、当然時間に依存す
る部分が存在する。従って、前述のジャンクション温度
の算出式に時間に依存する部分を含めれば、各基本セル
の出力遅延時間を算出する場合の精度はさらに向上す
る。また、配置配線後のレイアウトパターン１２を論理
的にマトリクス状に区切る場合も、区切る領域の単位面
積を小さくすればするほど各基本セルの出力遅延時間を
算出する場合の精度は向上するし、論理シミュレーショ
ンを行う場合も、動作周期ｔの周期を短くすればするほ
ど各基本セルの出力遅延時間を算出する場合の精度は向
上するのは当然である。
【００２９】
【発明の効果】以上詳細に説明した様に、本発明の半導
体集積回路の論理回路の動作検証システムは、自動配置
配線終了後のレイアウトパターンを、一定の単位で論理
的にマトリクス状に区切って複数の領域に分割し、論理
シミュレーションのステップ毎に、論理回路の動作状態
に基づく消費電力を区切られた複数の領域毎に算出し、
各領域の電力消費によるジャンクション温度の変化から
各基本セルの出力遅延時間を算出するものである。従っ
て、本発明の半導体集積回路の論理回路の動作検証シス
テムによれば、実際にＬＳＩ１０を使用している場合の
状態に近い状態で論理回路の動作をより正確に確認する
ことができる。また、本発明の半導体集積回路の論理回
路の動作検証システムによれば、温度変化による基本セ
ル毎の出力遅延時間を算出するので、論理回路のタイミ
ング設計の精度を向上させ、従来の論理シミュレーショ
ンでは発見できない微妙なタイミングのエラーをも検出
することができるという効果がある。
体集積回路の論理回路の動作検証システムは、自動配置
配線終了後のレイアウトパターンを、一定の単位で論理
的にマトリクス状に区切って複数の領域に分割し、論理
シミュレーションのステップ毎に、論理回路の動作状態
に基づく消費電力を区切られた複数の領域毎に算出し、
各領域の電力消費によるジャンクション温度の変化から
各基本セルの出力遅延時間を算出するものである。従っ
て、本発明の半導体集積回路の論理回路の動作検証シス
テムによれば、実際にＬＳＩ１０を使用している場合の
状態に近い状態で論理回路の動作をより正確に確認する
ことができる。また、本発明の半導体集積回路の論理回
路の動作検証システムによれば、温度変化による基本セ
ル毎の出力遅延時間を算出するので、論理回路のタイミ
ング設計の精度を向上させ、従来の論理シミュレーショ
ンでは発見できない微妙なタイミングのエラーをも検出
することができるという効果がある。
【図１】 本発明の半導体集積回路の論理回路の動作検
証システムを適用して論理シミュレーションを行う場合
のフローチャートである。
証システムを適用して論理シミュレーションを行う場合
のフローチャートである。
【図２】 本発明の半導体集積回路の論理回路の動作検
証システムを適用するマトリクス状に区切ったレイアウ
トパターンの一実施例の平面図である。
証システムを適用するマトリクス状に区切ったレイアウ
トパターンの一実施例の平面図である。
【図３】 周囲温度と変動係数との関係を示すグラフで
ある。
ある。
【図４】 本発明の半導体集積回路の論理回路の動作検
証システムを適用する場合の消費電力と出力を示す一実
施例のタイミングチャートである。
証システムを適用する場合の消費電力と出力を示す一実
施例のタイミングチャートである。
【図５】 本発明の半導体集積回路の論理回路の動作検
証システムを適用する論理回路の一実施例の構成回路図
である。
証システムを適用する論理回路の一実施例の構成回路図
である。
【図６】 負荷用量モデルの一列の構成回路図である。
１０ ＬＳＩ １２ レイアウトパターン １４、１６、１８、２０、２２ 基本セル ２４、２６、２８ インバータ ３０ 配線容量 ３２ ゲート入力容量
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−86505（ＪＰ，Ａ) 特開 平１−156864（ＪＰ，Ａ) 実開 平３−90360（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 668 G06F 17/50 666 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (4)
- 【請求項１】半導体集積回路のコンピュータ支援設計に
おいて、この半導体集積回路を構成する論理回路の動作
を検証するシステムであって、 自動配置配線プログラムによる 自動配置配線終了後の前
記半導体集積回路のレイアウトパターンを、前記論理回
路を構成する基本セルを含む１つの領域とするか、また
は少なくとも１つの前記基本セルを含む複数の領域に分
割する分割手段と、 前記領域内に含まれる前記基本セルを抽出する基本セル
抽出手段と、 前記領域内に含まれる前記基本セル毎に消費電力を算出
し、算出された基本セル毎の消費電力の総和を求めて前
記 論理回路の動作状態に基づく前記領域毎の消費電力を
算出する消費電力算出手段と、 算出された領域毎の 消費電力に基づいて前記領域毎のジ
ャンクション温度を算出する温度算出手段と、 算出された領域毎の ジャンクション温度の変化に伴う各
基本セルの出力遅延時間を算出する遅延時間算出手段と
を有し、 遅延時間算出手段によって、前記各基本セルの出力遅延
時間を算出する ことを論理シミュレーションのステップ
毎に行って前記論理回路の動作を検証することを特徴と
する半導体集積回路の論理回路の動作検証システム。 - 【請求項２】 前記基本セル抽出手段は、前記領域内の全
ての基本セルを、前記自動配置配線プログラムによって
自動的に抽出することを特徴とする請求項１に記載の半
導体集積回路の論理回路の動作検証システム。 - 【請求項３】 前記基本セル抽出手段は、前記抽出した全
ての基本セルの負荷容量をも前記自動配置配線プログラ
ムによって自動的に抽出し、 前記消費電力算出手段は、前記領域内の各基本セルの消
費電力を、前記基本セ ル抽出手段によって抽出された前
記基本セルの負荷容量と、予め求められている基本セル
毎の単位容量、単位クロック時間当たりの消費電力およ
び基本セル毎の単位クロック時間当たりの消費電力とを
用いて算出することを特徴とする請求項１または２に記
載の半導体集積回路の論理回路の動作検証システム。 - 【請求項４】 さらに、消費電力算出手段および前記遅延
時間算出手段による演算に用いられる各基本セルに関す
るデータを保持するデータベースを有することを特徴と
する請求項１〜３に記載の半導体集積回路の論理回路の
動作検証システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31050593A JP3182272B2 (ja) | 1993-12-10 | 1993-12-10 | 半導体集積回路の論理回路の動作検証システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31050593A JP3182272B2 (ja) | 1993-12-10 | 1993-12-10 | 半導体集積回路の論理回路の動作検証システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07160743A JPH07160743A (ja) | 1995-06-23 |
| JP3182272B2 true JP3182272B2 (ja) | 2001-07-03 |
Family
ID=18006037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31050593A Expired - Fee Related JP3182272B2 (ja) | 1993-12-10 | 1993-12-10 | 半導体集積回路の論理回路の動作検証システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182272B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5464090B2 (ja) * | 2010-07-28 | 2014-04-09 | 富士電機株式会社 | 半導体装置のシミュレーション方法及び装置 |
-
1993
- 1993-12-10 JP JP31050593A patent/JP3182272B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07160743A (ja) | 1995-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2948437B2 (ja) | 論理シミュレーション用のデータ作成方法 | |
| US8103996B2 (en) | Method and apparatus for thermal analysis of through-silicon via (TSV) | |
| US20080034338A1 (en) | Timing analysis method and device | |
| US20180261590A1 (en) | Integrated circuit and computer-implemented method of manufacturing the same | |
| US8108809B2 (en) | Routing analysis method, logic synthesis method and circuit partitioning method for integrated circuit | |
| KR20090077692A (ko) | 반도체 장치의 제조 방법, 반도체 장치의 제조 프로그램 및반도체 장치의 제조 시스템 | |
| CN112069763A (zh) | 修正电路的方法 | |
| WO2003060776A1 (fr) | Procede et systeme de calcul du temps de retard d'un circuit integre a semi-conducteurs | |
| KR100336826B1 (ko) | 대규모집적회로장치의제조방법및대규모집적회로장치 | |
| JP2006154951A (ja) | 検証方法及び検証装置 | |
| US6820048B1 (en) | 4 point derating scheme for propagation delay and setup/hold time computation | |
| US7594210B2 (en) | Timing variation characterization | |
| JP3182272B2 (ja) | 半導体集積回路の論理回路の動作検証システム | |
| JP3935929B2 (ja) | 遅延時間演算プログラム、および遅延時間演算装置 | |
| JP2798048B2 (ja) | 半導体集積回路の自動配置方法 | |
| JPH07287051A (ja) | 論理シミュレータ用入力データ作成装置 | |
| JP3705737B2 (ja) | 半導体集積回路のレイアウト方法 | |
| JP2821419B2 (ja) | 論理シミュレータ | |
| JPH09319775A (ja) | 半導体集積回路の設計方法および装置 | |
| KR20230166767A (ko) | 3차원 집적회로의 온도 마진 설정 방법 | |
| JPH09232436A (ja) | 論理合成方法及び装置並びに半導体集積回路設計方法 | |
| JP2940950B2 (ja) | 半導体検証装置 | |
| JP4762326B2 (ja) | 集積回路の配線解析方法 | |
| JPH0756982A (ja) | レイアウト方法及びレイアウタビリティ評価装置 | |
| JP2626498B2 (ja) | 自動配置配線処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010403 |
|
| LAPS | Cancellation because of no payment of annual fees |