JP2006337377A - 故障解析方法、及び故障解析装置 - Google Patents

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Abstract

【課題】ＩＣ素子を加工することなく遅延故障や断線故障などの内部の故障箇所を効率的に推定する。
【解決手段】２つ以上のテストパターンの系列をＩＣに入力し、その時のＩＣの過渡電源電流を測定し、過渡電源電流が異常を示すか否かを決定し異常を示したテストパターン系列について、これをＩＣに入力した場合の論理シミュレーションを行ってＩＣ内の信号線に生じる論理値列を計算し、その論理値列をもちいて、上記テストパターン系列により過渡電源電流で検出可能な箇所を故障箇所リストとして生成し、異常があった複数のテストパターン系列に対する故障箇所のリストの共通な箇所を故障箇所と推定する。
【選択図】図３１

Description

この発明はとくに、遅延故障を生じる断線故障をもつ半導体集積回路の故障箇所（故障位置）を推定する故障解析方法とその解析装置に関する。
従来、半導体集積回路の故障解析は、半導体集積回路内の故障が発生した箇所を推定するために、電子ビームテスタやエミッション顕微鏡液晶などを用いて行われていた。電子ビームテスタを用いる集積回路の故障解析手法は、被試験半導体集積回路に入力試験パターンを与え、電子ビームテスタで被試験半導体集積回路の配線の電位コントラスト像を観測して正常回路と故障回路の電位差を得ることによって、論理故障などの故障箇所を推定する方法であり、例えば、特許文献１に記載されている。
エミッション顕微鏡をもちいる集積回路の故障解析手法は、光子レベルの非常に微弱な光を捕らえることができる光検出器（エミッション顕微鏡）を用いて電流リーク箇所で発生する微細な光を検出し、発光像を被試験半導体集積回路の配線パターン像と重ね合わせることにより電流リーク箇所を推定する方法であり、例えば、日本国特許公開４１２８/９８号公報に記載されている。液晶を用いる半導体集積回路の故障解析手法は、被試験半導体集積回路に入力試験パターンをあたえ、被試験半導体集積回路のチップ表面に塗布した液晶の光学的変化を調べることによって、微弱な発熱を伴う電流リークなどの故障箇所を推定する方法であり、例えば、特許文献２に記載されている。
一方、非破壊で半導体集積回路の故障箇所を推定する故障解析手法として、故障シミュレーションによる故障解析手法がある。故障シミュレーションとは、集積回路内部に故障を仮定した時に、所定の入力試験パターンに対する出力端子からの出力値をシミュレーションするものであり、そのシミュレーションの結果は、通常故障辞書（fault dictionary）と呼ばれる各仮定故障と入出力論理値の対応表としてまとめられる。この故障シミュレーションによる故障解析手法は、被試験半導体集積回路の入力端子に所定の入力試験パターンを与え、出力端子から出力する信号が期待値と異なっていたとき、その被試験半導体集積回路の入出力論理値から故障辞書を用いて対応する故障箇所を得ることにより行われる。
論理不良を生じない故障、例えば短絡故障や電流リーク故障などに対応するために、ＩＤＤＱ（静止電源電流、quiescent power supply current）試験法と故障シミュレーションを併用し、半導体集積回路のＩＤＤＱ異常情報と入力試験パターンに基づいて故障箇所を推定することを可能とする故障解析手法が提案されている。このＩＤＤＱ試験法を併用した故障解析法については、例えば、特許文献３に記載されている。
特開１９９３−４５４２３号公報 特開１９９３−７４９１１号公報 特開１９９６−２０１４８６号公報
しかし、電子ビームテスタやエミッション顕微鏡、液晶などをもちいる故障解析法はいずれも半導体集積回路を開封しチップ表面を露出する必要があり、故障解析にコストがかかる。また、集積回路の高集積化や多層配線化により、故障箇所を推定することが困難になってきている。
また、入出力信号応答と故障シミュレーションをもちいる故障解析手法は、故障シミュレーションで扱われる故障モデルが１つの信号線がある状態（０又は１）は固定される故障、いわゆる単一の縮退故障（Stuck-At-0またはStuck-At-1）のみであり、複数の信号線が０又は１に固定される多重縮退故障や遅延故障、信号線間の短絡故障等を感度よくシミュレーションすることができない。また、この故障解析手法は、集積回路の出力値と期待値との不一致が検出されてはじめて故障箇所の推定が可能となるため、論理故障（縮退故障）以外の故障、例えば内部に故障が発生していても論理不良にはならない短絡故障に対しては故障箇所を推定できなかった。さらに、故障シミュレーションに遅延故障モデルを組み込むことで遅延故障や遅延故障の原因となる断線故障の位置を推定できるが、遅延故障の影響を集積回路の出力端子で観測するためのテストパターン生成が困難であり、遅延故障の故障箇所を効率よく推定することが困難であるという問題がある。
さらに、ＩＤＤＱ試験法と故障シミュレーションを併用した故障解析法は、ＩＤＤＱ試験法が半導体集積回路の安定状態における電源電流を測定する試験法であり、半導体集積回路の過渡情報をもたないため、回路の遅延時間を変化させる故障の故障箇所を推定することができない。また、ＩＤＤＱ試験法は、主に回路内の短絡故障を対象としており、遅延故障を生じる断線故障や局所的なプロセスパラメータ（シート抵抗、酸化膜厚など）の異常（パラメトリック故障）などを検出することができないため、遅延故障や断線故障、パラメトリック故障の故障箇所を解析できないという問題があった。
このため、集積回路の遅延故障や断線故障を効率的に検出し、その故障箇所を効率よく推定できる故障解析法が必要となる。この発明の目的は、半導体集積回路内の遅延故障や断線故障を可観測性の高い電源電流の過渡波形（過渡電源電流、ＩＤＤＴ、transient power supply current）と故障シミュレーションをもちいて評価することによって、集積回路デバイスを加工することなく遅延故障や断線故障の故障箇所を効率的に推定できる故障解析方法及びその装置を提供することにある。
この発明の方法は、半導体集積回路における故障箇所を推定する方法において、被試験半導体集積回路の入力端子に２つ以上のテストパターンからなるテストパターン系列を入力するステップと、上記テストパターン系列を入力したときに発生する上記被試験半導体集積回路の過渡電源電流を測定し、上記過渡電源電流が異常を示すか否かを決定するステップと、上記過渡電源電流が異常を示したテストパターン系列に対して故障検出可能な箇所のリスト（故障箇所リスト）を求めるステップと、上記故障箇所リストから上記被試験半導体集積回路内部の故障箇所を推定するステップと、を有する。
この方法によって、デバイスを加工することなく半導体集積回路における遅延故障や断線故障の故障箇所を効率よく推定することができる。また、上記過渡電源電流が異常を示すか否かを決定するステップにおいて、上記過渡電源電流のパルス幅が所定の値を越えたとき上記過渡電源電流に異常が生じたと判断することが望ましい。また、上記過渡電源電流が異常を示すか否かを決定するステップにおいて、上記過渡電源電流の瞬時値が所定の時間において所定の値を越えたとき上記過渡電源電流に異常が生じたと判断することが望ましい。
また、上記過渡電源電流が異常を示すか否かを決定するステップにおいて、上記過渡電源電流の時間積分値が所定の値を越えたとき上記過渡電源電流に異常が生じたと判断することが望ましい。また、故障箇所を推定するステップにおいて、上記被試験半導体集積回路の過渡電源電流が異常を示すテストパターン系列が複数組発生しているとき、上記過渡電源電流が異常を示すテストパターン系列に対する故障箇所のリストからすべての上記テストパターン系列に検出された半導体集積回路の故障箇所を推定することが望ましい。
また、故障箇所を推定するステップにおいて、上記被試験半導体集積回路の過渡電源電流が異常を示すテストパターン系列が複数組発生しているとき、上記過渡電源電流が最初に異常を示したテストパターン系列に対する故障箇所リストをもとに、以後の過渡電源電流が異常を示すテストパターン系列に対する故障箇所リスト以外の非故障箇所を順次削除していくことにより上記被試験半導体集積回路の故障箇所を推定することが望ましい。
また、上記過渡電源電流が異常を示さなかったテストパターン系列に対しても故障リストを求め、故障箇所を推定するステップにおいて、上記被試験半導体集積回路の過渡電源電流が異常を示すテストパターン系列に対する故障箇所リストをもとに、上記被試験半導体集積回路の過渡電源電流が正常であるテストパターン系列に対する故障リストの正常箇所を順次削除し、上記被試験半導体集積回路の故障箇所を推定することが望ましい。
上記故障箇所リストを求めるステップはテストパターン系列に対する故障シミュレーションを行って求める、あるいは予め故障シミュレーションにより求めた各テストパターン系列対応の故障箇所リストのテーブルを参照して求める。また、故障箇所を推定するステップにおいて、基本論理回路単位で故障箇所を推定することが望ましい。また、上記故障箇所を推定するステップにおいて、信号線単位で故障箇所を推定することが望ましい。
また、上記故障箇所を推定するステップにおいて、信号伝搬パス単位で故障箇所を推定することが望ましい。また、この発明の半導体集積回路における故障箇所を推定する故障解析装置は、被試験半導体集積回路の入力端子に２つ以上のテストパターンからなるテストパターン系列を入力するテストパターン系列入力手段と、上記テストパターン系列を入力したときに発生する上記被試験半導体集積回路の過渡電源電流を測定し、上記過渡電源電流が異常を示すか否かを決定する過渡電源電流試験手段と、上記被試験半導体集積回路の過渡電源電流が異常を示す複数のテストパターン系列を格納しておく異常パターン系列記憶手段と、上記異常パターン系列記憶手段に格納された各テストパターン系列に対し故障検出が可能な箇所のリスト（故障箇所リスト）を求める故障箇所リスト生成手段と、上記故障箇所リスト生成手段から得られた１以上の故障箇所リストをもとに上記被試験半導体集積回路内部の故障箇所を推定する故障箇所推定手段と、を具備する。
この構成によって、デバイスを加工することなく半導体集積回路における遅延故障や断線故障の故障箇所を効率よく推定することができる。また、上記過渡電源電流が異常を示すか否かを決定する過渡電源電流試験手段は、上記過渡電源電流のパルス幅を測定する電流パルス幅測定手段と、上記電流パルス幅測定手段によって測定された過渡電源電流のパルス幅が所定の値を越えたとき上記過渡電源電流に異常が生じたと判断する故障検出手段と、によって構成することが望ましい。
また、上記過渡電源電流が異常を示すか否かを決定する過渡電源電流試験手段は、上記過渡電源電流の瞬時値を測定する電流瞬時値測定手段と、上記電流瞬時値測定手段によって所定の時間に測定された過渡電源電流の瞬時値が所定の値を越えたとき上記過渡電源電流に異常が生じたと判断する故障検出手段と、によって構成することが望ましい。また、上記過渡電源電流が異常を示すか否かを決定する過渡電源電流試験手段は、上記過渡電源電流の時間積分値を測定する電流積分値測定手段と、上記電流積分値測定手段によって測定された過渡電源電流の積分値が所定の値を越えたとき上記過渡電源電流に異常が生じたと判断する故障検出手段と、によって構成することが望ましい。
また、上記故障箇所を推定する故障箇所推定手段は、上記異常パターン系列記憶手段に格納された複数のテストパターン系列に対して生成された複数の故障箇所リストを格納する故障箇所リスト記憶手段と、上記故障箇所リスト記憶手段に格納されたすべての故障箇所リストに含まれる故障箇所を求めることにより被試験半導体集積回路の故障箇所を推定する共通故障箇所推定手段と、によって構成することが望ましい。また、上記故障箇所を推定する故障箇所推定手段は、上記異常パターン系列記憶手段に格納された最初に異常を示すテストパターン系列に対して生成された基準故障箇所リストを格納する基準故障箇所リスト記憶手段と、以後の過渡電源電流が異常を示すテストパターン系列に対して生成され故障箇所リストに含まれない非故障箇所を上記基準故障箇所リストから順次削除していく非故障箇所削除手段と、によって構成することが望ましい。
また、過渡電源電流が異常を示さないテストパターンを格納する正常パターン系列記憶手段とを備え、上記故障箇所を推定する故障箇所推定手段は、上記異常パターン系列記憶手段に格納された複数のテストパターン系列に対する故障箇所リストを格納する故障箇所リスト記憶手段と、上記正常パターン系列記憶手段に格納されたテストパターン系列に対する正常箇所リストを格納する正常箇所リスト記憶手段と、上記故障箇所リスト記憶手段に格納されたすべての故障箇所リストに含まれる故障箇所を求めることにより故障箇所候補を推定する共通故障箇所推定手段と、上記共通故障箇所推定手段によって生成された故障箇所候補リストを格納する故障箇所候補リスト記憶手段と、上記正常箇所リスト記憶手段に格納された複数の正常箇所リストに対し、正常箇所リストに含まれる正常箇所を上記故障箇所候補リストから順次削除していく正常箇所削除手段と、によって構成することが望ましい。
また、上記故障箇所推定手段は、基本論理回路単位で故障箇所を推定する手段であることが望ましい。また、上記故障箇所推定手段は、信号線単位で故障箇所を推定する手段であることが望ましい。
以下では、もっとも一般的な半導体集積回路であるＣＭＯＳ集積回路を例に説明する。ＣＭＯＳ集積回路の電源電流は、ＣＭＯＳ集積回路に流れ込む電源電流であり、集積回路内の各論理ゲートを流れる電流の和であらわされる。
過渡電源電流
図１に、ＣＭＯＳインバータの過渡応答（transient response)を示す。この過渡応答は、回路シミュレータで求めた。図１ａは、過渡状態における入力電圧ＶＩＮに対する出力電圧ＶＯＵＴの応答と、電源からＣＭＯＳインバータに流れ込む電流ＩＤＤの応答である。この電流を過渡電流（transient current)と呼ぶ。インバータの入力が"１"から"０"に遷移するとき（図１ｂ）、入力電圧がｎ−ＭＯＳのしきい電圧より高くｐ−ＭＯＳのしきい電圧より低いあいだ、ｎ−ＭＯＳとｐ−ＭＯＳが一瞬だけ同時にオンとなり、電源からグランドへ貫通電流（short circuit current)ＩＳが流れる。このとき、インバータの出力信号線は"０"から"１"に遷移するため、貫通電流と同時にインバータの出力信号線に接続された寄生容量（parasitic capacitance)Ｃｌｏａｄへの充電（capacitance charging）にともなう電流ＩＣが電源端子ＴＶＤから流れる。したがって、インバータの入力に立ち下がり遷移が生じるとき（添字"ｆ"で記述する）、インバータに流れ込む過渡電流ＩＧｆは、貫通電流ＩＳｆと充電電流（capacitance charging current）ＩＣの和であたえられる。
ＩＧｆ＝ＩＳｆ＋ＩＣ （１）
一方、入力が"０"から"１"に遷移するとき（出力が"１"から"０"に遷移するとき（添字"ｒ"で記述する）（図１ｃ））、出力信号線に接続された寄生容量Ｃｌｏａｄからの放電（capacitance discharging)がおこり、放電電流（capacitance discharging current)ＩＤが生じるが、電源端子ＴＶＤからインバータへ流れ込む電流ＩＧｒは貫通電流ＩＳｒだけである。このため、この電流ピークは、立ち下がり遷移時の過渡電流ＩＧｆピークよりわずかに小さくなる。
ＩＧｒ＝ＩＳｒ （２）
ＣＭＯＳインバータの伝達特性は、図２ａに示すように入力電圧ＶINの変化に対し三角パルス状の電流ＩＳを示す。このため、ＣＭＯＳインバータの入力が立ち上がり遷移をもつとき、ＣＭＯＳインバータを流れる貫通電流波形ＩＳｒは、入力電圧ＶＩＮがランプ状に遷移すると仮定すると、図２ｂにおいて"ＩＳ"で示した三角パルスで近似できる。また、図２ｂに示した入力信号の立ち上がり遷移に対するＣＭＯＳインバータの貫通電流波形ＩＳｒは、つぎのような近似式であたえられる。
Figure 2006337377
ここで、ＩＳｍａｘはＣＭＯＳインバータに流れ込む過渡電流（貫通電流）の最大値、ＶＤＤは電源電圧、ＶＴＨＮはｎ−ＭＯＳトランジスタのしきい電圧、ＶＴＨＰはｐ−ＭＯＳトランジスタのしきい電圧、ｔｒは入力信号の立ち上がり遷移時間である。ただし、ＶＴＨＰは絶対値で示した。また、近似式を簡略化するため、入力電圧ＶＩＮの遷移開始時刻は０とし、遷移終了時刻ｔｒで入力電圧はＶＤＤになるとした。入力信号の立ち下がり遷移に対するＣＭＯＳインバータの貫通電流波形ＩＳｆについても同様に、
Figure 2006337377
と求めることができる。ここで、ｔｆは入力信号の立ち下がり遷移時間である。念のためにこの場合の電源電流の立ち上がり開始時刻、最大値ＩＳｍａｘの時刻、立ち下り終了時刻を図２ｂに、括弧を付けて示した。さらに、ＣＭＯＳインバータの出力信号線の寄生容量Ｃｌｏａｄへの充電電流ＩＣは、出力信号線の電圧変化をｖｏｕｔ（ｔ）とすると次式であたえられる。
Figure 2006337377
これらの式は、インバータ以外の論理ゲートに対しても同様に求めることができる。論理ゲートに流れ込む過渡電流ＩＧは、そのほとんどが貫通電流であると仮定すると、図２ｂにＩＳで示すような三角パルスで近似できる。実際、ＣＭＯＳインバータの過渡電流波形ＩＧは、図１ａに示すような三角パルスを示す。したがって、論理ゲートの過渡電流ＩＧは、図２ｂに示すように、最大値ＩＳｍａｘになるまでは単調に増加し、最大値ＩＳｍａｘ以降は単調に減少する。また、ＩＧが最大値ＩＳｍａｘとなるのは、入力電圧ＶＩＮが論理ゲートのスイッチング電圧ＶＳＰになったときである。すなわち、図２ｂに示すように、ＩＧがピークとなる時刻と論理ゲートの入力遷移の時刻が一致する。論理ゲートは遅延時間をもつため、論理ゲートの出力遷移の時刻は入力遷移の時刻よりわずかに遅れる。すなわち、ＩＧがピークとなる時刻は論理ゲートの出力遷移の時刻よりわずかに先行する。この場合、過渡電流波形ＩＧの立ち下がりエッジ（立ち下り部分）が、出力遷移の時刻に一致すると考えることができる。さらに、論理ゲートの過渡電流波形ＩＧのパルス幅は、入力電圧の遷移時間（例えば立ち上がり遷移時間ｔｒ）に比例する。
これまでは、論理ゲートに流れ込む過渡電流ＩＧの大部分が貫通電流ＩＳであると仮定して議論してきた。しかし、ＣＭＯＳ製造プロセスの微細化によって、ゲート遅延より配線遅延が支配的となる。これは、入力電圧の遷移時間が一定であると仮定すると、ＣＭＯＳ論理ゲートに流れ込む過渡電流ＩＧにおいて、貫通電流ＩＳの割合より出力信号線への充電電流ＩＣの割合が大きくなることを意味する。このため、論理ゲートの過渡電流波形がピークとなる時刻は、充電電流ＩＣと貫通電流ＩＳの比に依存する。ＩＣがＩＳより小さいとき、過渡電流波形ＩＧのピークはＩＳのピークと一致する。ＩＳのピークは入力電圧の遷移時刻と一致するため、ＩＧのピークは論理ゲートの出力の遷移時刻より先行する。逆に、ＩＣがＩＳより大きいとき、過渡電流波形のピークはＩＣのピークと一致する。充電電流ＩＣは出力信号線の電圧遷移に関係するため、ＩＧのピークは論理ゲートの出力の遷移時刻とほぼ一致する。
図３ａに示すＣＭＯＳ集積回路は、図１に示したインバータを直列に４つ（Ｇ１，Ｇ２，Ｇ３，Ｇ４）組み合わせたものであり、各インバータＧ１，Ｇ２，Ｇ３，Ｇ４をそれぞれ流れる過渡電流ＩＧ１，ＩＧ２，ＩＧ３，ＩＧ４は通常一つの電源端子ＴＶＤから供給される。このため、集積回路の過渡電源電流（transient power supply current）応答は、図３ｂに示すように各論理ゲートを流れる過渡電流の和としてあらわされ、次式で与えられる。
Figure 2006337377
ここで、Ｎは入力されたテストパターン系列によりスイッチングする論理ゲートの数であり、図３の例ではＮ＝４である。論理ゲートの過渡電流波形のピーク（または、立ち下がりエッジ）がその論理ゲートの出力の遷移時刻に対応することから、ＣＭＯＳ集積回路の過渡電源電流波形の最終ピーク（最終の立ち下がりエッジ）がＣＭＯＳ集積回路において最後にスイッチングする論理ゲートの出力遷移時刻に一致する。したがって、ＣＭＯＳ集積回路の過渡電源電流波形の最終ピーク（最終の立ち下がりエッジ）を検出し入力遷移の時刻と比較することにより、回路のパス遅延時間を求めることができる。ここで、過渡電源電流の最終の立ち下がりエッジの時刻は、例えば、過渡電源電流がある既定の電流値となる時刻の最大値として求めることができる。この電流値は、被試験パス上の最後の論理ゲートの出力が電源電圧の半分の値となるときの電源電流の値であり、被試験回路に対する回路シミュレーションや実デバイスをもちいた統計データなどから求めることができる。
また、もとめた遅延時間を既定の時間（例えば、システムクロックの周期ＴＣＬ）と比較することにより、被試験パスにおける遅延故障を検出することができる。
遅延故障
最初に、遅延故障について定義する。ＣＭＯＳ論理回路において、２つのテストパターンｖ１，ｖ２をもつテストパターン系列Ｔ＝＜ｖ１，ｖ２＞（電圧信号Ｖ１の次に電圧信号Ｖ２が続くことをあらわす）をもちいてパスＰ＝｛ｇ０，ｇ１，ｇ２，…，ｇｍ｝を活性化するときを考える。ここで、ｇ０はパスＰの入力信号線であり、ｇ１，ｇ２，…，ｇｍはパスＰ上の論理ゲートＧ１，Ｇ２，…，Ｇｍの出力信号線である。同時に、ｇ０，ｇ１，…，ｇｍ−１はパスＰ上の論理ゲートＧ１，Ｇ２，…，Ｇｍの入力信号線でもある。各信号線ｇ０，ｇ１，…，ｇｍの信号遷移の時刻（電圧信号がＶＤＤ／２をよこぎる時刻）をそれぞれτ０，τ１，…，τｍとすると、パスＰ上の各論理ゲートＧ１，Ｇ２，…，Ｇｍのゲート遅延時間ｔｇｄｉ，１＜ｉ＜ｍは、それぞれ
ｔｇｄｉ＝τｉ−τｉ−１ （７）
であたえられる。したがって、パスＰのパス遅延時間ｔｐｄは、ゲート遅延時間ｔｇｄｉの和として、
Figure 2006337377
で求めることができる。しかし、実際のゲート遅延時間ｔｇｄｉは、故障の影響により変動する。
ｔｇｄｉ＝ｔｇｄｉ，ｔｙｐ＋δｉ，１＜ｉ＜ｍ （９）
ここで、ｔｇｄｉ，ｔｙｐは論理ゲートＧｉのゲート遅延時間の典型値であり、δｉはゲート遅延時間の変動成分である。例えば、断線故障は、故障をもつ論理ゲートのゲート遅延時間のみを増加させ、ほかの論理ゲートの遅延時間を増加させない。また、パラメトリック故障は、すべての論理ゲートの遅延時間を増加させる。ゲート遅延時間の変動にともなって、パス遅延時間ｔｐｄも同様に変動する。
Figure 2006337377
ここで、ｔｐｄ，ｔｙｐはパスＰのパス遅延時間の典型値であり、Δはパス遅延時間の変動成分である。図４に遅延故障試験方法の基本原理を模式的に示す。図４ａの被試験回路（ＣＵＴ）が正常に動作するためには、入力ラッチに生成された信号遷移がパスＰをとおって出力ラッチまで既定の時間内に伝搬しなければならない。したがって、図４ｂに示す入力ＶＩＮ及び出力ＶＯＵＴの関係と、システムクロックＣＬＫとの関係からパスＰのパス遅延時間ｔｐｄは以下の条件を満たさなければならない。
ｔｐｄ＋ＴＳＵ＜ＴＣＬＫ−ＴＳＫＷ （11）
ここで、ＴＳＵは信号のセットアップ時間、ＴＣＬＫはシステムクロックの周期、ＴＳｋｗはシステムクロックのクロックスキュー（ジッタでありエッジが±に変動する）である。変形すると、
ｔｐｄ＜ＴＣＬＫ−ＴＳＫＷ−ＴＳＵ≡Ｔ′ （12）
となる。すなわち、パスＰのパス遅延時刻ｔｐｄは、クロック周期からセットアップ時間やクロックスキューなどのマージンをひいた時間（これをＴ′とする）より小さくなければならない。もし、ｔｐｄがＴ′より大きければ、パスＰに沿った信号伝搬がシステムクロックに間に合わず、回路は正しい動作をしない。この状態を遅延故障と定義する。すなわち、ｔｐｄがある既定の時間Ｔ′より大きいとき、パスＰは遅延故障をもつと定義する。ここで、Ｔ′は、許容できる遅延時間の上限値である。
断線故障（遅延故障を伴う）
つぎに、遅延故障を生じる断線故障について定義する。断線故障は、故意でない電気的不連続であり、ある信号線を二つ以上の異なる信号線に分割する。断線故障には、金属の欠損や酸化膜による断線コンタクト、パターニング不良やエッチング不良などによる金属配線断線、マスク不良などによる拡散層あるいはポリシリコンにおける断線などが含まれる。また、断線故障は、図５ａに示すように"論理故障"を生じる断線故障と、図５ｂに示すように"遅延故障"を生じる断線故障の二つのタイプに分類できる。論理故障を生じる断線故障は、断線の規模が大きく故障の両端の信号線に電圧をあたえても電流が流れないため、信号遷移に伴う寄生容量の充放電がおこなわれず論理がある一定の値に固定される論理故障を生じる。これに対し、遅延故障を生じる断線故障では、故障の両端の信号線に電圧をあたえると微小な電流が流れるが、その電流量は正常時より小さいため、信号遷移に伴う寄生容量の充放電が遅くなり、回路の遅延時間が増加する。遅延故障を生じる断線故障には、コンタクトなどの不良により信号線間の抵抗値が正常値より大きくなってしまったり、信号線に生じた不良などにより信号線の抵抗値が正常値より大きくなってしまう抵抗性断線故障と、トンネル効果により断線故障を通してごく微量なリーク電流が流れる非常に小さな（＜１００ｎｍ）微小断線故障がある。微小断線故障を流れるトンネル電流については、例えば、C.L.Henderson,J.M.Soden,and C.F.Hawkins,"The Behavior and Testing Implications of CMOS IC Logic Gate Open Circuits,"Proceedings of IEEE International Test Conference,pp.302-310,1991.に記載されている。この明細書では、遅延故障を生じる断線故障を対象とし、これを単に断線故障と呼ぶ。
遅延故障検出方法（過渡電源電流パルス幅利用）
つぎに、上で述べた過渡電源電流のパルス幅を利用して遅延故障を検出する方法について述べる。上記方法は、被試験回路の電源電流波形のパルス幅を測定し、既定の時間と比較する方法である。上記方法の基本原理を図６に示す。
ＣＭＯＳ論理回路において、２つのテストパターンｖ１，ｖ２を持つテストパターン系列Ｔ＝＜Ｖ１，Ｖ２＞により複数のパスＰ１，Ｐ２，…，Ｐｎが活性化されるとする。パスＰｉ上の入力から数えてｊ番目の論理ゲートがスイッチングする時刻をτｉｊとすると、各パスＰ１，…，Ｐｎにより論理ゲートの数は異なり、パスＰ１，Ｐ２，…，Ｐｎにおいてもっとも遅くスイッチングする論理ゲートＧｆｉｎａｌの出力遷移の時刻τｍａｘは、
Figure 2006337377
であたえられる。したがって、パスＰ１，Ｐ２，…，Ｐｎにおけるパス遅延時間の最大値ｔｐｄ，ｍａｘは、τｍａｘと入力遷移の時刻τ０のあいだの時間間隔としてつぎのように求めることができる。
ｔｐｄ，ｍａｘ＝τｍａｘ−τ０ （14）
一方、ＣＭＯＳ論理回路の過渡電源電流波形のパルス幅ｔＰＷを、回路入力の信号遷移の時刻τ０と過渡電源電流波形の最終ピーク（立ち下がりエッジ）の時刻τＩＤＤのあいだの時間間隔と定義する。
ｔＰＷ≡τＩＤＤ−τ０ （15）
前に述べたように、過渡電源電流波形の最終ピークの時刻τＩＤＤは、最後にスイッチングする論理ゲートＧｆｉｎａｌの出力遷移時刻τｍａｘに一致するかτｍａｘより先行することから、過渡電源電流波形のパルス幅ｔＰＷは、テストパターンＴにより活性化されるパスＰの遅延時間ｔｐｄ，ｍａｘに対応する。
ｔＰＷ＝τＩＤＤ−τ０＜τｍａｘ−τ０＝ｔｐｄ，ｍａｘ （16）
もし、ｔＰＷが許容できる遅延時間の上限値Ｔ′より大きいならば、
Ｔ′＜ｔＰＷ＜ｔｐｄ，ｍａｘ （17）
となる。もっとも大きな遅延時間ｔｐｄ，ｍａｘをもつパスにおいて、信号の伝搬がシステムロックに間に合わない。すなわち、回路には遅延故障が存在する。したがって、Ｔ′より大きいｔＰＷは活性化されたパスのいずれかに遅延故障があることを示し、Ｔ′より小さいｔＰＷは活性化されたパスのいずれにも遅延故障が存在しないことを示す。
遅延故障なし，ｔＰＷ＜Ｔ′
遅延故障あり，ｔＰＷ＞Ｔ′ （18）
以上のように、過渡電源電流波形のパルス幅ｔＰＷを既定の時間Ｔ′と比較することにより、回路の遅延故障をテストすることができる。また、図１に示すように、論理ゲートの過渡電源電流はピーク値以降単調に減少することから、図３に示すＣＭＯＳ集積回路の電源電流は、同集積回路において最後にスイッチングする論理ゲートの出力遷移時刻以降単調に減少する。つまり、故障のないＣＭＯＳ集積回路において、最後にスイッチングする論理ゲートの出力遷移時刻をτｍａｘとし、時刻τｍａｘにおける過渡電源電流の瞬時値をＩ′とすると、τｍａｘ以後ＣＭＯＳ集積回路の過渡電源電流がＩ′より大きくなることはない。
この原理をもちい、ある既定時刻におけるＣＭＯＳ集積回路の過渡電源電流の瞬時値を測定することにより、被試験回路における遅延故障を検出することができる。ここで、故障検出の判断基準となる電流値Ｉ′は、被試験パス上の最後の論理ゲートの出力が電源電圧の半分の値となるときの電源電流の値であり、被試験回路に対する回路シミュレーションや実デバイスをもちいた統計データなどから求めることができる。
遅延故障検出方法（過渡電源電流瞬時値利用）
つぎに、上で述べた過渡電源電流の瞬時値を利用して遅延故障を検出する方法について述べる。上記方法は、規定の時刻における被試験回路の過渡電源電流の瞬時値を測定し、遅延故障のないゴールデン回路の過渡電源電流値と比較する方法である。上記方法の基本原理を図７に示す。
ＣＭＯＳ論理回路において、テストパターン系列Ｔ＝＜Ｖ１，Ｖ2＞により複数のパスＰ1，Ｐ2，…，Ｐｎが活性化されるとする。パスＰｉ上の入力から数えてｊ番目の論理ゲートがスイッチングする時刻をτｉｊとすると、パスＰ１，Ｐ２，…，Ｐｎにおいてもっとも遅くスイッチングする論理ゲートＧｆｉｎａｌの出力遷移の時刻τｍａｘは、
Figure 2006337377
であたえられる。したがって、パスＰ１，Ｐ２，…，Ｐｎにおけるパス遅延時間の最大値ｔｐｄ，ｍａｘは、τｍａｘと入力遷移の時刻τ０の間の時間間隔としてつぎのように求めることができる。
ｔｐｄ，ｍａｘ＝τｍａｘ−τ０ （20）
前にも述べたように、論理ゲートの出力遷移の時刻が論理ゲートの過渡電源電流のピークまたは立ち下がりの時刻に一致するので、τmaxは回路の過渡電源電流波形ＩDDTの最終ピークまたは立ち下がりエッジの時刻τIDDに対応する。論理ゲートの電源電流ＩGは三角波で近似でき、Ｇfinalは最後にスイッチングするゲートであるから、τmax以降に電源電流のピークをもつ論理回路は存在しない。
したがって、ｔ＞τmaxなる時刻ｔにおいて電源電流波形関数ｉDDT(t)は、単調減少関数である。すなわち、電源電流波形の時間関数をｉDDT(t)とし、時刻τｍａｘにおける電源電流の瞬時値を
Ｉ′≡ｉDDT(τmax） （21）
とすると、ｔ＞τmaxなるｔにおいて、
ｉDDT(t)＜ｉDDT（τmax）＝Ｉ′，ｔ＞τmax （22）
が成立する。回路が正常に動作するためには、ｔｐｄ，ｍａｘが遅延時間の上限値Ｔ′（＝ＴＣＬＫ−ＴＳＫＥＷ−ＴＳＵ）より小さくなければならない。
ｔｐｄ，ｍａｘ＝τmax−τ０＜Ｔ′ （23）
したがって、回路に故障がないとき、ｔ＝Ｔ′＋τ０＞τmaxなる時刻ｔにおいて、式（２２）より
ｉDDT（Ｔ′＋τ０）＜Ｉ′ （24）
が成立する。もし、Ｔ′＋τ０におけるＩDDTの瞬時値がＩ′より大きいならば，つまり、
ｉDDT（Ｔ′＋τ０）＞Ｉ′＝ｉDDT（τmax） （25）
ならば、式（２２）よりＴ′＋τ０がτmaxより大きいことはありえないので、
τmax＞Ｔ′＋τ０ （26）
∴ｔｐｄ，ｍａｘ＝τmax−τ０＞Ｔ′ （27）
となる。もっとも大きな遅延時間ｔｐｄ，ｍａｘをもつパスにおいて、信号の伝搬がシステムクロックに間に合わない。すなわち、回路には遅延故障が存在する。したがって、時刻Ｔ′＋τ０における電源電流値ｉDDT（Ｔ′＋τ０）がＩ′より大きいということは、活性化されたパスのいずれかに遅延故障があることを示す。逆に、ｉDDT（Ｔ′＋τ０）がＩ′より小さいということは、活性化されたパスのいずれにも遅延故障が存在しないことを示す。
遅延故障なし，ｉDDT(Ｔ′＋τ０）＜Ｉ′
遅延故障あり，ｉDDT(Ｔ′＋τ０）＞Ｉ′ （28）
以上のように、ある既定の時刻におけるＩDDTの瞬時値を故障のない回路のＩDDTレベルと比較することにより、回路の遅延故障を検出することができる。
過渡電源電流積分値
さらに、式（３）および式（４）より、貫通電流ＩＳｒおよびＩＳｆの時間積分値ＱＳｒおよびＱＳｆは、それぞれ、
Figure 2006337377
であたえられる。したがって、スイッチングのとき論理ゲートを流れる貫通電流の積分値ＱＳは、
Figure 2006337377
であたえられる。ここで、ｔＴは入力信号の遷移時間である。すなわち、論理ゲートに流れ込む貫通電流ＩＳ（ＩＳｒまたはＩＳｆ）の積分値ＱＳは、論理ゲートの入力遷移時間ｔＴに比例する。また、ＱＳは、入力信号の遷移方向が立ち上がり遷移であるか、立ち下がり遷移であるかに関係ないことがわかる。ＣＭＯＳインバータの出力負荷容量Ｃｌｏａｄへの充電電流ＩＣの積分値ＱＣは式（５）より
Figure 2006337377
であたえられ、ＣＭＯＳインバータの入力遷移時間ｔＴには依存しない。したがって、論理ゲートを流れる過渡電流ＩＧｆおよびＩＧｒの積分値ＱＧｆおよびＱＧｒは、式（１），（２），（３１），（３２）より、
Figure 2006337377
ともとめられる。すなわち、論理ゲートの過渡電流の積分値は論理ゲートの入力遷移時間に比例する。図８に、インバータの入力遷移時間を変化させたときのインバータの過渡電流の積分値の変化に関する回路シミュレーションの結果を示している。これらからも、式（３３），（３４）の考察が正しいことがわかる。図３ａに示すＣＭＯＳ集積回路は、図１に示したインバータを直列に４つ（Ｇ１，Ｇ２，Ｇ３，Ｇ４）組み合わせたものであり、各インバータを流れる電流（ＩＧ１，ＩＧ２，ＩＧ３，ＩＧ４）は通常一つの電源から供給される。このため、集積回路の過渡電源電流応答ＩDDTは、図３ｂのように各論理ゲートを流れる電流の和としてあらわされる（式（６））。したがって、過渡電源電流ＩDDTの積分値ＱDDTも、各論理ゲートを流れる電流の積分値ＱＧｎ（１＜ｎ＜Ｎ）の和としてあらわされる。Ｎは入力されたテストパターン系列によりスイッチングする論理ゲートの数であり、図３ａの場合はＮ＝４である。
Figure 2006337377
図３の例では、過渡電源電流ＩDDTの積分値ＱDDTは、各インバータを流れる電流の積分値（ＱＧ１，ＱＧ２，ＱＧ３，ＱＧ４）の和としてあらわされる。各論理ゲートを流れる電流の積分値ＱＧｎ（１＜ｎ＜Ｎ）は、式（３３）または式（３４）に示すように、各論理ゲートの入力遷移時間ｔＴｎ（１＜ｎ＜Ｎ）にそれぞれ比例することから、ＱDDTはｔＴｎ（１＜ｎ＜Ｎ）の線形多項式であたえられる。例えば、図３の例では、ＱDDTは各インバータの入力遷移時間（ｔＴ１，ｔＴ２，ｔＴ３，ｔＴ４）の線形多項式であたえられる。
Figure 2006337377
式（３６）において、ａｎは論理ゲートＧｎの貫通電流の積分値ＱＳｎと論理ゲートＧｎの入力遷移時間ｔＴｎの間の比例係数であり、ｂは各論理ゲートに流れ込む充電電流ＱＣｎの和であらわされる定数項である。
断線故障
この原理をもちいることにより、被試験パスにおける断線故障と断線故障による遅延故障を検出することができる。
断線故障は、故障をとおして小さな電流が流れるため、大きな抵抗ＲＯＰＥＮでモデル化できる。図９ａに、入力に断線故障をもつＣＭＯＳインバータの例を示す。入力信号線Ａに図９ｂに示す信号遷移が生じるとき、断線故障により、断線個所に後続する信号線Ａ′の信号遷移が図９ｃに示すように遅くなる。このとき、信号線Ａ′の信号遷移時間ｔＴは、断線故障の抵抗をＲＯＰＥＮ、インバータの入力における寄生容量をＣｉｎとすると、
Figure 2006337377
であたえられる。ここで、ｔＴ，ｔｙｐは故障がない場合の入力信号の遷移時間の典型値であり、遷移時間ｔTは電圧値が０．１ＶDDから０．９ＶDDまで立ち上がる（または、電圧値が０．９ＶDDから０．１ＶDDまで立ち下がる）のに要する時間としてもとめた。２．２ＲOPENＣｉｎはＣｉｎが０．１ＶＤＤから０．９ＶＤＤになるまでの時でありloge（０．９ＶDD／０．１ＶDD）×ＲOPENＣｉｎにより求めた値である。すなわち、インバータの入力信号の遷移時間の増分は、断線故障の抵抗値ＲOPENに比例する。したがって、被試験パス上のｋ番目のインバータの入力に断線故障があるとき、ＣＭＯＳ集積回路の電源電流の積分値ＱDDTは、式（３６），（３７）より、式（３８）が求まり、断線故障の抵抗値ＲOPENに応じて線形に変化し、その増分は断線故障の抵抗値ＲOEPNに比例する。
Figure 2006337377
ここで、ＱDDT,typは故障がない場合の電源電流の積分値の典型値とする。式（３８）の右辺第２項の２．２aｋＣｉｎＲOPENはｋ番目のインバータの入力断線故障にもとづく加算量である。この式（３８）は、図１０に示すＲOPENに対するＱDDの変化のシミュレーション結果とも一致する。図１０は、図３に示した回路において、インバータＩＮ２の入力信号線に断線故障があるときの、断線故障の抵抗値ＲOPENに対するＱDDTの変化をプロットしたものである。
したがって、過渡電源電流の積分値ＱDDTを測定し、故障のない回路の過渡電源電流の積分値ＱDDT,typと比較することにより、被試験パス上の論理ゲートの入力段に存在する断線故障を検出することができる。実際のＣＭＯＳ製造プロセスでは、プロセスパラメータのばらつきによって、過渡電源電流の積分値は図１１に示すようにＱDDT,typ±ΔQの範囲で変動する。ここで、ΔQは過渡電源電流の積分値の変動分である。このため、ＱDDTが故障のない回路において生じうる過渡電源電流の積分値の上限値ＱDDT,typ＋ΔQより大きいとき、被試験パス上に断線故障があると判断することができる。すなわち、ＱDDT,typ＋ΔQより小さいＱDDTはＣＭＯＳ集積回路に断線故障がないことを示し、ＱDDT,typ＋ΔQより大きいＱDDTはＣＭＯＳ集積回路に断線故障が存在することを示す。
断線故障なし，ＱDDT＜ＱDDT,typ＋ΔQ
断線故障あり，ＱDDT＞ＱDDT,typ＋ΔQ （39）
ここで、ＱDDT,typおよびΔQはプロセス変動に関するシミュレーションなどにより導出できる。
入力段故障による遅延故障検出方法（過渡電源電流積分値利用）
つぎに、上で述べた過渡電源電流の時間積分値を利用して遅延故障を検出する方法について述べる。上記方法は、被試験回路の過渡電源電流の積分値を測定し、所定の値と比較することによって遅延故障を評価する方法である。
論理ゲートのゲート遅延時間ｔgdは、入力信号の遷移時間ｔTに比例する。（Neil H.E.Weele著者"Principles of CMOS VLSI Design-A Systems Perspective"Second Edition.Addison-Weely Publishing Company.1999年発行の２１６〜２１７頁の式４．５２，式４．５３による）
Figure 2006337377
ここで、ｔｇｄ，ｓｔｅｐは遷移時間０のステップ入力に対する故障のないインバータの遅延時間である。また、ＶＴＨはｐ−ＭＯＳまたはｎ−ＭＯＳのしきい値電圧であり、入力の立ち上がり遷移に対してはＶＴＨ＝ＶＴＨＮ、入力の立ち下がり遷移に対してはＶＴＨ＝ＶＴＨＰであたえられる。したがって、入力信号線上に抵抗ＲOPENでモデル化できる断線故障をもつ論理ゲートのゲート遅延時間ｔｇｄは、論理ゲートの入力遷移時間が式（３７）であたえられることから、式（４０）に式（３７）を代入して、
Figure 2006337377
と求めることができる。ここで、ｔｇｄ，ｔｙｐは故障のない論理ゲートのゲート遅延時間の典型値である。すなわち、断線故障をもつ論理ゲートのゲート遅延時間ｔｇｄは故障の抵抗値ＲOPENによって変化し、ゲート遅延時間の増分δは故障の抵抗値ＲOPENに比例する。ゆえに、被試験パス上のいずれかの論理ゲートの入力に断線故障があるとき、被試験パスのパス遅延時間ｔpdもＲOPENに比例する。このことを式で示すと、式（１０）に式（４１）を代入して式（４２）が得られることから理解される。
Figure 2006337377
これは、図１２に示すＲOPENに対するｔpdの変化のシミュレーション結果とも一致する。図１２は、図３に示した回路において、インバータＩＮ２の入力信号線に断線故障があるときの、断線故障の抵抗値ＲOPENに対するｔpdの変化をプロットしたものである。パスＰ上のある論理ゲートＧｋの入力に断線故障が存在するとき、Ｇｋの貫通電流の積分値ＱSkは、式（３１）および式（３７）より、
Figure 2006337377
 ともとめられる。したがって、集積回路の過渡電源電流の積分値ＱDDTは、式（３６）より、
Figure 2006337377
となり、回路の過渡電源電流の積分値ＱDDTも、断線故障の抵抗値ＲOPENに比例する。したがって、式（４２）および式（４３）より、断線故障をもつパスＰの遅延時間ｔｐｄは、ＣＭＯＳ集積回路の過渡電源電流の積分値ＱDDTに対して線形に変化する。これは、図１３に示すＱDDTに対するｔｐｄの変化のシミュレーション結果とも一致する。図１３は、図３に示した回路において、インバータＩＮ２の入力信号線に断線故障があるときの、過渡電源電流の積分値ＱDDTに対するｔｐｄの変化をプロットしたものである。式（４３）より求めたＲOPENを式（４２）に代入すると式（４４）が得られる。
Figure 2006337377
パス遅延時間ｔｐｄが許容できる遅延時間の上限値Ｔ′となるときの過渡電源電流の積分値をＱmaxとすると、式（４４）においてｔｐｄ＝Ｔ′，ＱDDT＝ＱmaxとおいてＱmaxを求めると式（４５）となる。
Figure 2006337377
このＱmaxは、遅延故障のないＣＭＯＳ集積回路の過渡電源電流の積分値ＱDDTの上限値である。すなわち、ＱDDTがＱmaxより小さいときＣＭＯＳ集積回路には遅延故障が存在せず、ＱDDTがＱmaxより大きいときＣＭＯＳ集積回路に断線故障による遅延故障が存在すると判断することができる。
遅延故障なし，ＱDDT＜Ｑmax
遅延故障あり，ＱDDT＞Ｑmax （46）
以上のように、過渡電源電流の積分値ＱDDTを既定値Ｑmaxと比較することにより、回路の遅延故障をテストすることができる。ここで、既定値Ｑmaxは、回路シミュレーションや統計データから式（４５）をもちいて求めることができる。
過渡電源電流は、集積回路の電源ピンを流れる過渡電流であり、電圧信号より高い可観測性が保証されている。このため、過渡電源電流をもちいた遅延故障試験方法は、電圧信号をもちいた遅延故障試験方法より、高い遅延故障の可観測性を保証することでできる。例えば、電圧信号をもちいた遅延故障試験方法は、電圧信号が集積回路の出力信号線まで伝搬しなければ遅延故障を検出できないのに対し、過渡電源電流信号をもちいた遅延故障試験方法は、たとえ電圧信号が集積回路の出力信号線まで伝搬しなくても、電圧信号が伝搬したパスの遅延時間に対応するパルス幅をもつ過渡電源電流信号が観測可能であるので、遅延故障を検出することができる。また、これに伴って、過渡電源電流信号をもちいた遅延故障試験方法は、電圧信号を集積回路の出力信号線まで伝搬させる必要がないので、電圧信号を集積回路の出力信号線まで伝搬させる必要がある電圧信号をもちいた従来の遅延故障試験方法に比べ、テストパターン生成の制約が少ない。このため、テストパターン生成を容易にすることができる。極端な例では、たとえテストパターン系列をランダムに選択した場合でも、過渡電源電流信号をもちいた遅延故障試験方法は、選択されたテストパターン系列により活性化されるパスの遅延故障を検出することができる。
故障リスト生成方法（論理ゲート）
つぎに、故障リスト生成方法について説明する。図１４に被試験ＣＭＯＳ集積回路の一例を示す。この被試験集積回路は、３つの入力端子Ｉ１，Ｉ２，Ｉ３，２つの出力端子Ｏ１，Ｏ２，３つの内部信号ノードＮ１，Ｎ２，Ｎ３，５つの論理ゲートＧ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５をもち、入力端子Ｉ１はインバータ論理ゲートＧ１の入力側に接続され、その出力側はノードＮ１を通じてＮＡＮＤ論理ゲートＧ３の一方の入力側に接続され、入力端子Ｉ２，Ｉ３はＮＡＮＤ論理ゲートＧ２の入力側に接続され、その出力側はノードＮ２を通じて論理ゲートＧ３の他方の入力側に接続され、その出力側はノードＮ３を通じてインバータ論理ゲートＧ４の入力側とＮＯＲ論理ゲートＧ５の一方の入力側に接続され、論理ゲートＧ５の他方の入力側に入力端子Ｉ３が接続され、論理ゲートＧ４，Ｇ５の各出力側に出力端子Ｏ２，Ｏ３が接続されている。また、図に示していないが論理ゲートＧ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５は共通の電源端子に接続されている。
上記被試験ＣＭＯＳ集積回路に対しておこなった故障シミュレーション結果の一例を図１５に示す。図１５において、第１列はテストパターン系列の識別子を示す。図１５の第２列は被試験ＣＭＯＳ集積回路の入力端子Ｉ１，Ｉ２，Ｉ３にあたえる入力信号（テストパターン系列）を示し、第３列は各テストパターン系列をあたえたとき、故障がない被試験ＣＭＯＳ集積回路の内部信号ノードＮ１，Ｎ２，Ｎ３に生じる信号を示し、第４列は各テストパターン系列をあたえたとき、故障がない被試験ＣＭＯＳ集積回路の出力端子Ｏ１，Ｏ２に生じる信号を示す。ここで、図１５の第２、第３、第４列における信号"０"，"１"，"Ｒ"，"Ｆ"は、それぞれ、常時ローレベルの信号＜"０"，"０"＞（＜＞内の第１要素は初期信号値を示し、第２要素は最終信号値を示す）、常時ハイレベルの信号（＜"１"，"１"＞）、ローレベルからハイレベルへの立ち上がり信号（＜"０"，"１"＞）、ハイレベルからローレベルへの立ち下がり信号（＜"１"，"０"＞）を示す。このため、各テストパターン系列は２つのテストパターンからなり、例えば、テストパターン系列Ｔ１＝"００Ｒ"はＩ１，Ｉ２，Ｉ３＝＜"０００"，"００１"＞を意味する。つまり"０００"及び"００１"はそれぞれテストパターンであり、"０００"，"００１"の列はテストパターン系列である。図１５の第５列は、各テストパターン系列をあたえたとき過渡電源電流をもちいた試験で検出可能な故障論理ゲートの集合（故障個所リスト）を示す。
論理ゲートが遅延故障や断線故障をもつとき、論理ゲートのスイッチング動作が遅くなり、これに伴って論理ゲートの過渡電源電流波形が変化するため、被試験集積回路の過渡電源電流は異常を示す。このため、あるテストパターン系列をあたえ過渡電源電流に異常が生じるか否かを観測することによって、上記入力テストパターン系列によりスイッチング動作を生じる論理ゲートに対し、これらの論理ゲートが故障しているか否かを判別することができる。例えば、図１４に示す被試験ＣＭＯＳ集積回路にテストパターン系列Ｔ2をあたえると、図中に信号状態を示すように被試験ＣＭＯＳ集積回路内の論理ゲートＧ２，Ｇ３，Ｇ４，Ｇ５にスイッチング動作を生じ、内部信号ノード（信号線）Ｎ２，Ｎ３および出力端子Ｏ１，Ｏ２に遷移信号が生じる。したがって、論理ゲートＧ２，Ｇ３，Ｇ４，Ｇ５のいずれかに故障が存在するとき、テストパターン系列Ｔ２をもちいた過渡電源電流試験において過渡電源電流に異常が観測される。すなわち、テストパターン系列Ｔ２をもちいた過渡電源電流試験により、論理ゲートＧ２，Ｇ３，Ｇ４，Ｇ５の故障を検出できる。したがって、テストパターン系列Ｔ２に対する故障個所リスト（故障検出可能ゲートのリスト）は、以上の故障シミュレーションによりＧＴ２＝｛Ｇ２，Ｇ３ ，Ｇ４，Ｇ５｝と求めることができる。
故障箇所推定方法（論理ゲート）
つぎに、この発明の故障解析方法の故障箇所推定方法について述べる。例えば、図１４に示す被試験ＣＭＯＳ集積回路にテストパターン系列Ｔ２，Ｔ４，Ｔ６をあたえたとき、すべてのテストパターン系列に対して過渡電源電流が異常を示した場合を考える。図１５に示す故障シミュレーション結果より、テストパターン系列Ｔ２，Ｔ４，Ｔ６によって検出可能な故障論理ゲートの集合、すなわち、故障箇所リストは、それぞれ、ＧＴ２＝｛Ｇ２，Ｇ３，Ｇ４，Ｇ５｝，ＧＴ４＝｛Ｇ２｝，ＧＴ６＝｛Ｇ２，Ｇ３，Ｇ４｝であるので、推定される故障論理ゲートは、故障箇所リストＧＴ２，ＧＴ４，ＧＴ６の共通要素、すなわち、集合ＧＴ２，ＧＴ４，ＧＴ６の積集合であらわされる。したがって、
ＧＴ２∩ＧＴ４∩ＧＴ６＝｛Ｇ２｝ （４７）
となり、故障論理ゲートはＧ２であると推定できる。
また、この故障論理ゲートＧ２は、テストパターン系列Ｔ２の故障箇所リストＧＴ２＝｛Ｇ２，Ｇ３，Ｇ４，Ｇ５｝を基準（基準故障箇所リスト）とし、故障箇所リストＧＴ６およびＧＴ４に含まれない故障箇所（非故障箇所）を基準故障箇所リストから順次削除することによっても推定することができる。はじめに過渡電源電流異常が検出されたテストパターン系列に対する（基準）故障箇所リストＧＴ２を仮定する。
｛Ｇ２，Ｇ３，Ｇ４，Ｇ５｝
つぎに、基準故障箇所リストＧＴ２からつぎに生成された故障箇所リストＧＴ６に含まれない非故障箇所｛Ｇ１，Ｇ５｝を削除する。ここで、非故障箇所のリストは故障箇所集合ＧＴ６の補集合（〜ＧＴ６と示す）であらわされる。したがって、基準故障箇所リストは、Ｇ５を削除することによって、
｛Ｇ２，Ｇ３，Ｇ４｝
となる。つまりＧＴ２中のＧＴ６と一致している要素を残したことになる。同様に、基準故障箇所リストから故障箇所リストＧＴ４に含まれない非故障箇所〜ＧＴ４＝｛Ｇ１，Ｇ３，Ｇ４，Ｇ５｝を削除する。基準故障箇所リストは、
｛Ｇ２｝
となり、故障箇所をＧ２と推定することができる。
また、図１４に示す被試験ＣＭＯＳ集積回路にテストパターン系列Ｔ１０をあたえたとき過渡電源電流が異常を示し、テストパターン系列Ｔ６をあたえたとき過渡電源電流が異常を示さなかったと仮定する。ここでは、Ｔ１０を異常テストパターン系列、Ｔ６を正常テストパターン系列と呼ぶ。故障シミュレーションの結果より、テストパターン系列Ｔ１０，Ｔ６によって検出可能な故障論理ゲートの集合、すなわち、故障箇所リストは、それぞれ、ＧＴ１０＝｛Ｇ１，Ｇ３，Ｇ４｝，ＧＴ６＝｛Ｇ２，Ｇ３，Ｇ４｝である。ここで、故障箇所リストＧＴ６に含まれる故障箇所を正常箇所と呼ぶ。すなわち、故障論理ゲートは、故障箇所リストＧＴ１０内の論理ゲートのいずれかであり、故障箇所リストＧＴ６内の論理ゲートのいずれでもない。したがって、推定される故障論理ゲートは、集合ＧＴ１０と集合ＧＴ６の補集合の積集合であらわされ、
ＧＴ１０∩〜ＧＴ６＝｛Ｇ１，Ｇ３，Ｇ４｝∩｛Ｇ１，Ｇ５｝＝｛Ｇ１｝ （48）
より、故障論理ゲートはＧ１であると推定できる。上記作業は、故障箇所リストＧＴ１０から故障箇所リストＧＴ６に含まれる正常箇所を削除する作業と等価である。
以上により、故障箇所を論理ゲート単位で推定することができる。さらに、この発明の故障解決方法は、論理ゲート単位での故障箇所推定に限定されるものではなく、集積回路内部の信号線に故障を仮定し故障シミュレーションを行なうことにより信号線を単位として故障箇所を推定することもできる。
故障リスト生成方法（内部信号線）
図１６に被試験ＣＭＯＳ集積回路を示す。被試験集積回路は、３つの入力端子Ｉ１，Ｉ２，Ｉ３、２つの出力端子Ｏ１，Ｏ２、５つの論理ゲートＧ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５をもち、１２の信号線Ｌ１，Ｌ２，…，Ｌ１２をもつ。ここで、信号線には入出力信号線も含むものとし、分岐した信号線はそれぞれ別々の信号線とした。また、出力信号線Ｌ１１，Ｌ１２は出力バッファＧ６，Ｇ７に接続されているものとする。つまり入力端子Ｉ１は信号線Ｌ１を通じてインバータ論理ゲートＧ１の入力側に接続され、入力端子Ｉ２，Ｉ３はそれぞれ信号線Ｌ２，Ｌ３，Ｌ４を通じてＮＡＮＤ論理ゲートＧ２の入力側に接続され、論理ゲートＧ１，Ｇ２の各出力側は信号線Ｌ６，Ｌ７を通じてＮＡＮＤ論理ゲートＧ３の入力側に接続され、論理ゲートＧ３の出力側は信号線Ｌ８，Ｌ９を通じてインバータ論理ゲートＧ４の入力側と、信号線Ｌ８，Ｌ１０を通じてＮＯＲ論理ゲートＧ５の一方の入力側とに接続され、論理ゲートＧ５の他方の入力側に入力端子Ｉ３が信号線Ｌ３，Ｌ５を通じて入力側に接続され、論理ゲートＧ４の出力側は信号線Ｌ１１、バッファＧ６を通じて出力端子Ｏ１に接続され、論理ゲートＧ５の出力側は信号線Ｌ１２、バッファＧ７を通じて出力端子Ｏ２に接続される。図に示していないが論理ゲートＧ１〜Ｇ５および出力バッファＧ６，Ｇ７の各電源端子は共通の電源に接続されている。
上記被試験ＣＭＯＳ集積回路に対しておこなった故障シミュレーション結果の一例を図１７に示す。図１７において、第１列はテストパターン系列の識別子を示す。図１７の第２列は被試験ＣＭＯＳ集積回路の入力端子Ｉ１，Ｉ２，Ｉ３にあたえる入力信号を示し、第３列は各テストパターン系列をあたえたとき被試験ＣＭＯＳ集積回路の信号線Ｌ１，Ｌ２，…，Ｌ１２に生じる信号を示し、第４列は各テストパターン系列をあたえたとき被試験ＣＭＯＳ集積回路の出力端子Ｏ１，Ｏ２に生じる信号を示す。ここで、図１７の第２、第３、第４列における信号"０"，"１"，"Ｒ"，"Ｆ"は、それぞれ、常時ローレベルの信号＜"０"，"０"＞（＜＞内の第１要素は初期信号値を示し、第２要素は最終信号値を示す）、常時ハイレベルの信号（＜"１"，"１"＞）、ローレベルからハイレベルへの立ち上がり信号（＜"０"，"１"＞）、ハイレベルからローレベルへの立ち下がり信号（＜"１"，"０"＞）を示す。このため、各テストパターン系列は２つのテストパターンからなり、例えば、テストパターン系列Ｔ１＝"００Ｒ"はI１I２I３＝＜"０００"，"００１"＞を意味する。図１７の第５列は、各テストパターン系列をあたえたとき過渡電源電流をもちいた試験で検出可能な故障信号線の集合、すなわち、故障個所リストを示す。集積回路内部の信号線が断線故障をもつとき、その故障信号線を入力とする論理ゲートのスイッチング動作が遅くなり、これに伴って論理回路の過渡電源電流波形が変化するため、被試験集積回路の過渡電源電流は異常を示す。このため、あるテストパターン系列をあたえ過渡電源電流に異常が生じるか否かを観測することによって、上記入力テストパターン系列によりスイッチング動作を生じる信号線に対し、これらの信号線を入力とする論理ゲートがスイッチング動作を生じるとき、これらの論理回路が故障しているか否かを判別することができる。
例えば、図１６に示した被試験ＣＭＯＳ集積回路にテストパターン系列Ｔ６をあたえると図中に各部における信号の０，１を表示しているように、被試験ＣＭＯＳ集積回路内の信号線Ｌ２，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１にスイッチングが生じ、さらに被試験ＣＭＯＳ集積回路内の論理ゲートＧ２，Ｇ３，Ｇ４および出力バッファＧ６にスイッチングが生じる。信号線Ｌ１０はスイッチングが生じるが信号線Ｌ１０を入力とする論理ゲートＧ５はスイッチングが生じない。したがって、信号線Ｌ２，Ｌ７，Ｌ８，Ｌ９，Ｌ１１のいずれかに故障が存在するとき、テストパターン系列Ｔ６をもちいた過渡電源電流試験において過渡電源電流に異常が観測される。すなわち、テストパターン系列Ｔ６をもちいた過渡電源電流試験により、信号線Ｌ２，Ｌ７，Ｌ８，Ｌ９，Ｌ１１の故障を検出できる。したがって、テストパターン系列Ｔ６に対する故障個所リストは、以上の故障シミュレーションによりＬＴ６＝｛Ｌ２，Ｌ７，Ｌ８，Ｌ９，Ｌ１１｝と求めることができる。
故障箇所推定方法（信号線）
つぎに、この発明の故障解析方法の故障箇所推定方法について述べる。例えば、図１６に示す被試験ＣＭＯＳ集積回路にテストパターン系列Ｔ１，Ｔ２，Ｔ４をあたえたとき、すべてのテストパターン系列に対して過渡電源電流が異常を示した場合を考える。故障シミュレーションの結果（図１７）より、テストパターン系列Ｔ２，Ｔ４，Ｔ６によって検出可能な故障信号線の集合、すなわち、故障箇所リスト（故障検出可能内部信号線）は、それぞれ、ＬＴ１＝｛Ｌ３，Ｌ５，Ｌ１２｝，ＬＴ２＝｛Ｌ３，Ｌ４，Ｌ５，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２｝，ＬＴ４＝｛Ｌ３，Ｌ４｝であるので、推定される故障信号線は、集合ＬＴ１，ＬＴ２，ＬＴ４の積集合であらわされる。すなわち、
ＬＴ１∩ＬＴ２∩ＬＴ４＝｛Ｌ３｝ （４９）
となり、故障信号線はＬ３であると推定できる。
また、この故障信号線Ｌ３は、テストパターン系列Ｔ２の故障箇所リストＬＴ２＝｛Ｌ３，Ｌ４，Ｌ５，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２｝を基準（基準故障箇所リスト）とし、故障箇所リストＬＴ１およびＬＴ４に含まれない故障箇所（非故障箇所）を基準故障箇所リストから順次削除することによって推定することができる。はじめに、基準故障箇所リストＬＴ２を仮定する。
｛Ｌ３，Ｌ４，Ｌ５，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２｝
つぎに、基準故障箇所リストから故障箇所リストＬＴ１に含まれない非故障箇所｛Ｌ１，Ｌ２，Ｌ４，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１｝を削除する。ここで、非故障箇所のリストは故障箇所集合ＬＴ１の補集合（〜ＬＴ１と示す）であらわされる。したがって、基準故障箇所リストは、Ｌ４，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１を削除することによって、
｛Ｌ３，Ｌ５，Ｌ１２｝
となる。同様に、基準故障箇所リストから故障箇所リストＬＴ４に含まれない非故障箇所〜ＬＴ４＝｛Ｌ１，Ｌ２，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２｝を削除する。基準故障箇所リストは、
｛Ｌ３｝
となり、故障箇所をＬ３と推定することができる。
また、図１６に示す被試験ＣＭＯＳ集積回路にテストパターン系列Ｔ１０をあたえたとき過渡電源電流が異常を示し、テストパターン系列Ｔ６およびＴ１２をあたえたときいずれも過渡電源電流が異常を示さなかったと仮定する。ここで、Ｔ１０を異常テストパターン系列、Ｔ６およびＴ１２を正常テストパターン系列と呼ぶ。故障シミュレーションの結果より、テストパターン系列Ｔ１０，Ｔ６，Ｔ１２によって検出可能な故障信号線の集合、すなわち、故障箇所リストは、それぞれ、ＬＴ１０＝｛Ｌ１，Ｌ６，Ｌ８，Ｌ９，Ｌ１１｝，ＬＴ６＝｛Ｌ２，Ｌ７，Ｌ８，Ｌ９，Ｌ１１｝，ＬＴ１２＝｛Ｌ１｝である。ここで、故障箇所リストＬＴ６およびＬＴ１２に含まれる故障箇所を正常箇所と呼ぶ。すなわち、故障信号線は、集合ＬＴ１０内の信号線のいずれかであり、集合ＬＴ６内の信号線または集合ＬＴ１２内の信号線のいずれでもない。したがって、推定される故障信号線は、集合ＬＴ１０とＬＴ６の補集合（〜ＬＴ６＝｛Ｌ１，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ１０，Ｌ１２｝），ＬＴ１２の補集合（〜ＬＴ１２＝｛Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２｝）の積集合であらわされ、
ＬＴ１０∩〜ＬＴ６∩〜ＬＴ１２＝｛Ｌ６｝ （５０）
より、故障信号線はＬ６であると推定できる。上記作業は、故障箇所リストＬＴ１０から故障箇所リストＬＴ６およびＬＴ１２に含まれる正常箇所を削除する作業と等価である。
以上により、故障箇所を信号線単位で推定することができる。さらに、この発明の故障解析方法は、論理ゲートを接続する信号線単位での故障箇所推定に限定されるものではなく、論理ゲート内部の信号線に故障を仮定し故障シミュレーションを行なうことにより論理ゲート内部の信号線に対しても故障箇所を推定することもできる。
さらに信号伝搬パスを単位として故障箇所を推定することもできる。その場合の故障リストの生成を以下に述べる。論理シミュレーションの結果が記憶されている記憶装置の記憶内容から、各テストパターン系列ごとに、各信号伝搬パス上の各部がすべてスイッチングしているか否かを調べ、すべてスイッチングしていれば、そのテストパターン系列と、その信号伝搬パスとを故障リストに登録する。つまり例えば論理ゲート単位の論理シミュレーションでは、図１４に示した半導体集積回路の場合には、各テストパターン系列に対し、図１５に示したように各入力端子、各内部ノード、各出力端子が変化する。よって例えば信号伝搬パスが＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞の場合、論理シミュレーションの結果の記憶装置から、テストパターン系列Ｔ９に対し、Ｉ１がＲ、Ｎ１がＦ、Ｎ３がＲ、Ｏ１がＦであり、このパス上のすべての各部がスイッチングする。またテストパターン系列Ｔ１０，Ｔ１１に対してもＩ１がＲ、Ｎ１がＦ、Ｎ３がＲ、Ｏ１がＦであり、同様にこのパス上の全ての各部がスイッチングする。よって故障リストに信号伝搬パス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞に対し、テストパターン系列Ｔ９，Ｔ１０，Ｔ１１を登録し、又はテストパターン系列Ｔ９，Ｔ１０，Ｔ１１のそれぞれに対し、パス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞を登録する。同様にして例えば内部信号線単位の論理シミュレーションでは、図１６に示した半導体集積回路の場合には、各テストパターン系列に対し、図１７に示したように、各入力端子、各内部信号線、各出力端子が変化する。よって例えば信号伝搬パスが＜Ｉ３，Ｌ３，Ｌ５，Ｌ１２，Ｏ２＞の場合、論理シミュレーションの結果の記憶装置から、テストパターン系列Ｔ１に対し、Ｉ３がＲ、Ｌ３がＲ、Ｌ５がＲ、Ｌ１２がＦ、Ｏ２がＦであり、このパス上の全ての各部がスイッチングする。またテストパターン系列Ｔ２に対してもＩ３がＲ、Ｌ３がＲ、Ｌ５がＲ、Ｌ１２がＦ、Ｏ２がＦであり、同様にこのパス上の全ての各部がスイッチングする。よって故障リストに信号伝搬パス＜Ｉ３，Ｌ３，Ｌ５，Ｌ１２，Ｏ２＞に対し、テストパターン系列Ｔ１，Ｔ２を登録し、又はテストパターン系列Ｔ１，Ｔ２に対してパス＜Ｉ３，Ｌ３，Ｌ５，Ｌ１２，Ｏ２＞をそれぞれ登録する。ここで、故障リストに登録される信号伝搬パスは、被試験回路の入力端子から出力端子まで到達するパスに限定されるものではなく、例えば図１６に示した半導体集積回路の＜Ｉ１，Ｎ１＞、または図１６に示した半導体集積回路の＜Ｉ１，Ｌ１，Ｌ６＞のように出力端子まで到達しない信号伝搬パスを対象とすることもできる。
このようにして、故障が起こり得る信号伝搬パスの全てについて、故障リストを作る。図１４に示した半導体集積回路について論理ゲートがスイッチングするかの論理シミュレーションを行なった場合の故障リストは図３９に示すようになり、図１６に示した半導体集積回路について内部信号線がスイッチングするかの論理シミュレーションを行なった場合の故障リストは図４０に示すようになる。
この信号伝搬パス単位で故障箇所を推定する方法としては、先に論理ゲート単位、信号線単位での故障箇所の推定と同様の手法をもちいることができる。図１４に示す被試験ＣＭＯＳ集積回路にテストパターン系列Ｔ９、Ｔ１０をあたえたとき、両テストパターン系列に対して過渡電源電流が異常を示した場合はテストパターン系列Ｔ９の故障箇所リストは＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞，＜Ｉ１，Ｎ１，Ｎ３，Ｏ２＞であり、テストパターン系列Ｔ１０の故障箇所リストは＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞である。これら両故障箇所リスト中の共通要素＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞が故障信号伝搬パスと推定される。
あるいは、テストパターン系列Ｔ９の故障箇所リスト（基準故障箇所リスト）＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞，＜Ｉ１，Ｎ１，Ｎ３，Ｏ２＞から、テストパターン系列Ｔ１０の故障箇所リスト＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞に含まれない故障箇所（非故障箇所）＜Ｉ３，Ｏ２＞，＜Ｉ３，Ｎ２，Ｎ３，Ｏ１＞，＜Ｉ３，Ｎ２，Ｎ３，Ｏ２＞，＜Ｉ２，Ｎ２，Ｎ３，Ｏ１＞，＜Ｉ１，Ｎ１，Ｎ３，Ｏ２＞を除去し、残った＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞を故障信号伝搬パスと推定する。
またテストパターン系列Ｔ９に対しては過渡電源電流が異常を示したが、テストパターン系列Ｔ１０に対しては過渡電源電流が異常を示さなかったと仮定する。この場合、異常が生じたテストパターン系列Ｔ９の故障箇所リスト＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞，＜Ｉ１，Ｎ１，Ｎ３，Ｏ２＞から、正常であったテストパターン系列Ｔ１０の故障箇所リスト＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞を削除して＜Ｉ１，Ｎ１，Ｎ３，Ｏ２＞を故障信号パスと推定する。
さらに、この発明の故障解析方法はＣＭＯＳ集積回路に限定されるものではなく、他のタイプの半導体集積回路にも適用することができる。
以下、この発明の実施例について説明する。
図１８はこの発明の実施例で使用される故障解析装置の構成の一例を示している。この故障解析装置１００は、被試験半導体集積回路ＤＵＴの入力端子に２つ以上のテストパターンからなるテストパターン系列を入力するテストパターン系列入力手段１０１と、上記テストパターン系列を入力したときに発生する上記被試験半導体集積回路ＤＵＴの過渡電源電流を測定し、上記過渡電源電流が異常を示すか否かを決定する過渡電源電流試験手段１０２と、上記被試験半導体集積回路ＤＵＴの過渡電源電流が異常を示す複数のテストパターン系列を格納しておく異常パターン系列記憶手段１０３と、上記被試験半導体集積回路ＤＵＴの過渡電源電流が異常を示さない複数のテストパターン系列を格納しておく正常パターン系列記憶手段１０４と、上記異常パターン系列記憶手段１０３および上記正常パターン系列記憶手段１０４に格納された各テストパターン系列に対し故障シミュレーションを行ない、上記テストパターン系列とそのテストパターン系列にて検出される故障推定箇所のリストを作成する故障箇所リスト生成手段１０５と、上記故障箇所リスト生成手段１０５から得られた１以上の故障推定箇所リストをもとに上記被試験半導体集積回路ＤＵＴ内部の故障箇所を推定する故障箇所推定手段１０６と、によって構成されている。テストパターン系列入力手段１０１は、汎用のデジタル・データ発生器、例えば、ソニー・テクトロニクス株式会社製のデータ・タイム・ジェネレータＨＦＳ９００９（メインフレーム）、ＨＦＳ９ＤＧ２（データ・タイム・ジェネレータ・モジュール）でもよいし、集積回路自動試験装置（ＡＴＥ）、例えば、株式会社アドバンテスト製のロジック・テスタＴ６６７１Ｅのパターンジェネレータ、あるいはランダムパターン発生器でもよい。
過渡電源電流試験（パルス幅）
図１９は、この発明の実施例で使用される過渡電源電流試験手段１０２の構成の一例を示している。この過渡電源電流試験手段１０２ａは、被試験半導体集積回路ＤＵＴに電流を供給する電源２０１と、テストパターン系列入力手段１０１が出力したテストパターン系列により生じる過渡電源電流波形ＩDDTを測定する過渡電源電流波形測定器２０２と、過渡電源電流波形測定器２０２によって測定された電源電流波形ＩDDTのパルス幅を測定し、被試験パスの信号伝搬遅延時間を求める遅延時間評価器２０３と、遅延時間評価器２０３から得られた遅延時間を既定の値と比較し、故障の有無を決定する故障検出器２０４と、によって構成されている。電源２０１は、汎用の安定化電源、例えば、株式会社アドバンテスト製の電圧／電流発生器Ｒ６１４４でもよいし、集積回路自動試験装置（ＡＴＥ）、例えば、株式会社アドバンテスト製のロジック・テスタＴ６６７１Ｅのプログラム可能なデバイス電源（programable power supply,PPS）でもよいし、容量の大きなコンデンサでもよい。ただし、電源２０１には電流応答が高速なものが望まれ、電源２０１はデバイスの直近に配置するのが好ましい。過渡電源電流波形測定器２０２は以下に述べるように図２０に示すように構成することもできるし、図２１に示すように構成することもできる。
つまり図２０はこの発明の実施例で使用される過渡電源電流波形測定器２０２の構成の一例を示している。この過渡電源電流波形測定器２０２ａは、被試験回路ＤＵＴの電源端子の間に流れる電流波形を検出して電圧波形に変換する電流センサ３０１と、電流センサ３０１により変換された電圧波形を測定する波形測定器３０２と、によって構成されている。電流センサ３０１は、電源２０１とＤＵＴ間に接続された電源ラインのまわりの磁界の変化を利用して過渡電源電流波形を電圧波形に変換する。誘導型電流センサでもよいし、電源ラインに、抵抗値の小さな抵抗素子を直列に挿入し、抵抗素子に流れる過渡電源電流波形をオームの法則に従って抵抗素子の両端の電圧変化に変換する、抵抗型電流センサでもよい。ただし、過渡電源電流波形に電源ラインのインダクタンス成分によるリンギングが生じないように、電流センサ３０１は小型のものが望ましい。波形測定器３０２は、オシロスコープ、例えば、ソニー・テクトロニクス株式会社製のデジタル・オシロスコープＴＤＳ７８４Ａでもよいし、集積回路自動試験装置（ＡＴＥ）、例えば、株式会社アドバンテスト製のロジック・テスタＴ６６７１Ｅのデジタイザでもよい。
図２１はこの発明の実施例で使用される過渡電源電流波形測定器２０２の構成の別の一例を示している。この過渡電源電流波形測定器２０２ｂは、電源ラインに直列に挿入された切断するスイッチ４０１と、スイッチ４０１と被試験回路ＤＵＴの接続点及び接地間に接続され、被試験回路ＤＵＴに電流を供給するコンデンサ４０２と、コンデンサ４０２の被試験回路ＤＵＴ側の端子の電圧変化ｖ（ｔ）を測定する波形測定器４０３と、波形測定器４０３によって測定された電圧波形ｖ（ｔ）を時間微分する波形微分器４０４と、によって構成されている。被試験回路ＤＵＴが過渡状態のときコンデンサ４０２から被試験回路ＤＵＴに流れ込む電流、すなわち過渡電源電流ＩDDTは、コンデンサ４０２の容量をＣとし、コンデンサ４０２の被試験回路ＤＵＴ側の端子の電圧をｖ（ｔ）とすると、
Figure 2006337377
とあらわされる。したがって、コンデンサ４０２の電圧波形ｖ（ｔ）を時間微分することにより、被試験回路ＤＵＴを流れる過渡電源電流波形を求めることができる。ここで、スイッチ４０１は、電源ラインの容量成分やインダクタンス成分を切り離し、被試験回路ＤＵＴに流れ込むすべての電流をコンデンサ４０２から供給するためにもちいられる。波形測定器４０３は、オシロスコープ、例えば、ソニー・テクトロニクス株式会社製のデジタル・オシロスコープＴＤＳ７８４Ａでもよいし、集積回路自動試験装置（ＡＴＥ）、例えば、株式会社アドバンテスト製のロジック・テスタＴ６６７１Ｅのデジタイザでもよい。波形微分器４０４は、ハードウェアで構成してもよいし、ソフトウェアで構成することもできる。
遅延時間評価器２０３及び故障検出器２０４はハードウェアで構成してもよいし、ソフトウェアで構成してもよい。
つぎに、この過渡電源電流試験手段１０２ａを使用して半導体集積回路の試験を行なう場合の動作を説明する。図２２はこの発明の過渡電源電流試験方法の処理手順を示している。テストパターン系列入力手段１０１は、ステップ５０１において、被試験回路ＤＵＴを活性化するテストパターン系列を入力する。ステップ５０２において、過渡電源電流波形測定器２０２が、電源から被試験回路ＤＵＴの電源ピンに流れ込む電源電流の過渡応答波形ＩDDTを測定する。つぎに、ステップ５０３において、遅延時間評価器２０３が、被試験パスの遅延時間を求めるために、過渡電源電流波形測定器２０２によって測定された過渡電源電流波形ＩDDTのパルス幅を測定する。最後に、ステップ５０４において、故障検出器２０４が、遅延時間評価器２０３によって求められた過渡電源電流波形ＩDDTのパルス幅を既定の値と比較し、比較の結果が故障の検出条件を満たした場合、ステップ５０５において"故障あり"と判断し、比較の結果が故障の検出条件を満たさない場合、ステップ５０６において"故障なし"と判断して、処理を終了する。ここで、電源２０１は、半導体集積回路試験の処理中、すなわち、ステップ５０１，５０２，５０３，５０４，５０５，５０６のすべてにわたり、被試験回路ＤＵＴに指定された電圧、例えば、３．３Ｖを常に供給している。また、テストパターン系列を入力するステップ５０１と、過渡電源電流波形を測定するステップ５０２は、ほぼ同時に行なわれる。さらに、過渡電源電流波形を測定するステップ５０２において、単一測定によって測定することもできるし、測定を複数回繰り返すこともできる。単一測定の場合は、テストパターン系列は一度だけ入力され、繰り返し測定の場合は、テストパターン系列は複数回繰り返して入力される。その際、テストパターン系列を入力するごとに初期状態とし、つまり、コンデンサ４０２をもちいる場合は、その都度コンデンサ４０２に充電を行う。
過渡電源電流試験（瞬時値）
図２３は、この発明の実施例で使用される過渡電源電流試験手段１０２の構成の別の一例を示している。この過渡電源電流試験手段１０２ｂは、被試験半導体集積回路ＤＵＴに電流を供給する電源２０１と、テストパターン系列入力手段１０１が出力したテストパターン系列により生じる過渡電源電流のある既定の時刻τにおける瞬時値ｉDDT（τ）を測定する過渡電源電流瞬時値測定器６０２と、過渡電源電流瞬時値測定器６０２によって測定された過渡電源電流値ｉDDT（τ）を既定の電流値Ｉ′と比較し、遅延故障の有無を決定する故障検出器６０３と、によって構成されている。電源２０１は、図１９でもちいた場合と同様のものをもちいる。過渡電源電流瞬時値測定器６０２は、図２４に示すように構成することもできるし、図２５に示すように、構成することもできる。故障検出器６０３は、ハードウェアで構成してもよいし、ソフトウェアで構成することもできる。
図２４はこの発明の実施例で使用される過渡電源電流瞬時値測定器６０２の構成の一例を示している。この過渡電源電流瞬時値測定器６０２ａは、図２０に示した過渡電源電流波形測定器２０２中の波形測定器３０２の代りに電流センサ３０１により変換された電圧値を測定する測定器７０２がもちいられて構成されている。測定器７０２は、デジタル・マルチメータ、例えば、株式会社アドバンテスト製のデジタル・マルチメータＲ６５８１でもよいし、オシロスコープ、例えば、ソニー・テクトロニクス株式会社製のデジタル・オシロスコープＴＤＳ７８４Ａでもよいし、集積回路自動試験装置（ＡＴＥ）、例えば、株式会社アドバンテスト製のロジック・テスタＴ６６７１Ｅのデジタイザでもよい。
図２５はこの発明の実施例で使用される過渡電源電流瞬時値測定器６０２の構成の別の一例を示している。この過渡電源電流瞬時値測定器６０２ｂは、図２１に示した過渡電源電流波形測定器２０２ｂ中の波形測定器４０３と波形微分器４０４の代りに、コンデンサ４０２の被試験回路ＤＵＴ側の端子の電圧波形ｖ（ｔ）の瞬時微分値を測定する微分測定器８０３をもちいて構成されている。被試験回路ＤＵＴが過渡状態のときコンデンサ４０２から被試験回路ＤＵＴに流れ込む電流、即ち過渡電源電流ＩDDTは、式（５１）と同様に
Figure 2006337377
とあらわされる。したがって、コンデンサ４０２の電圧波形ｖ（ｔ）のある時刻τにおける時間微分値を測定することにより、被試験回路ＤＵＴを流れる過渡電源電流の瞬時値ｉDDT（τ）を求めることができる。ここで、電圧波形ｖ（ｔ）の時刻τにおける瞬時微分値を求めるには、次式に示すように、時刻τの近傍で極短い時間間隔Δｔでｖ（ｔ）の瞬時値を測定し、測定値の差を時間間隔Δｔで割ることにより求めることができる。より正確な瞬時微分値を得るためには、Δｔは可能な限り小さい方が望ましい。
Figure 2006337377
また、スイッチ４０１は、電源ラインの容量成分やインダクタンス成分を切り離し、被試験回路ＤＵＴに流れ込むすべての電流をコンデンサ４０２から供給するためにもちいられる。微分測定器８０３は、デジタル・マルチメータ、例えば、株式会社アドバンテスト製のデジタル・マルチメータＲ６５８１でも実現できるし、オシロスコープ、例えば、ソニー・テクトロニクス株式会社製のデジタル・オシロスコープＴＤＳ７８４Ａでも実現できるし、集積回路自動試験装置（ＡＴＥ）、例えば、株式会社アドバンテスト製のロジック・テスタＴ６６７１Ｅのデジタイザでも実現できる。
つぎに、この過渡電源電流試験手段１０２ｂを使用して半導体集積回路の試験を行なう場合の動作を説明する。図２６はこの発明の過渡電源電流試験方法の処理手順を示している。テストパターン系列入力手段１０１は、ステップ９０１において、被試験パスを活性化するテストパターン系列を入力する。つぎに、ステップ９０２において、過渡電源電流瞬時値測定器６０２が、電源から被試験回路の電源ピンに流れ込む過渡電源電流のある既定の時刻τにおける瞬時値ｉDDT（τ）を測定する。ここでτは、先に述べたように例えば、入力遷移の時刻τ０と許容される遅延時間の最大値Ｔ′からτ＝Ｔ′＋τ０と求めることができる。最後に、ステップ９０３において、故障検出器６０３が、過渡電源電流瞬時値測定器６０２によって求められた過渡電源電流の瞬時値ｉDDT（τ）を既定の値、例えば、故障のない回路において最後にスイッチングする論理ゲートＧｆｉｎａｌの出力遷移時刻τmaxにおける電源電流の典型値Ｉ′（＝ｉDDT（τmax））と比較し、比較の結果が故障の検出条件を満たした場合、ステップ９０４において"故障あり"と判断し、比較の結果が故障の検出条件を満たさない場合、ステップ９０５において"故障なし"と判断して、処理を終了する。ここで、電源２０１は、遅延故障試験の処理中、即ち、ステップ９０１，９０２，９０３，９０４，９０５のすべてにわたり、被試験回路ＤＵＴに指定された電圧、例えば、３．３Ｖを常に供給している。また、テストパターン系列を入力するステップ９０１と、過渡電源電流の瞬時値を測定するステップ９０２は、ほぼ同時に行なわれる。さらに、過渡電源電流の瞬時値を測定するステップ９０２において、単一測定によって測定することもできるし、測定精度を向上させるために、測定を複数回繰り返し、平均値を測定することもできる。単一測定の場合は、テストパターン系列は一度だけ入力され、繰り返し測定の場合は、テストパターン系列は複数回繰り返して入力される。
過渡電源電流試験（積分値）
図２７はこの発明の実施例で使用される過渡電源電流試験手段１０２の構成の別の一例を示している。この過渡電源電流試験手段１０２ｃは、被試験回路ＤＵＴに電流を供給する電源２０１と、テストパターン系列入力手段１０１が出力したテストパターン系列により生じる過渡電源電流のある既定の時間間隔における積分値ＱDDTを測定する過渡電源電流積分値測定器１００２と、過渡電源電流積分値測定器１００２によって測定された過渡電源電流値ＱDDTを既定値と比較し、故障の有無を決定する故障検出器１００３と、によって構成されている。電源２０１は、図１の例で使用したものと同様のものである。過渡電源電流積分値測定器１００２は、図２８に示すように、電流センサ３０１と、波形測定器３０２と、電流積分器１１０３と、で構成することもできるし、図２９に示すように、スイッチ４０１と、コンデンサ４０２と、測定器１２０３と、で構成することもできる。故障検出器１００３は、ハードウェアで構成してもよいし、ソフトウェアで構成することもできる。
図２８はこの発明の実施例で使用される過渡電源電流積分値測定器１００２の構成の一例を示している。この過渡電源電流積分値測定器１００２ａは、図２０に示した場合と同様に電流センサ３０１により変換された電圧波形が波形測定器３０２により測定され、この例では波形測定器１１０２によって測定された電流波形のある規定の時間における積分値が電流積分器１１０３によって算出される。電流積分器１１０３は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。
図２９はこの発明の実施例で使用される過渡電源電流積分値測定器１００２の構成の別の一例を示している。この過渡電源電流積分値測定器１００２ｂは、図２１に示した場合と同様に被試験回路ＤＵＴが過渡状態のときコンデンサ４０２から被試験回路ＤＵＴに流れ込む電流、即ち過渡電源電流ＩDDTは、
Figure 2006337377
とあらわされる。従って、過渡電源電流の積分値ＱDDTは、
Figure 2006337377
となる。ここで、ｖ（−∞）およびｖ（∞）は、それぞれコンデンサ４０２の電圧の初期値と最終値を示す。即ち、ある規定の時間におけるコンデンサ４０２の電圧の初期値と最終値を測定し、その差を算出することにより、被試験回路ＤＵＴを流れる過渡電源電流の積分値ＱDDTを求めることができる。ここで、コンデンサ４０２の電圧の初期値ｖ（−∞）は被試験パスの入力信号線に信号遷移が生じる直前に測定し、コンデンサ４０２の電圧の最終値ｖ（∞）は被試験パス上のすべての論理ゲートがスイッチングし、電源電流が静止電源電流（ＩＤＤＱ）値となった直後に測定することが望ましい。ただし、電源電流がＩＤＤＱ値となる時刻を特定することは困難であるため、コンデンサ４０２の電圧の最終値ｖ（∞）はテストパターン系列を入力してから十分な時間が経過した時刻に測定してもよい。これら電圧ｖ（−∞），ｖ（∞）を測定する測定器１２０３は、デジタル・マルチメータ、例えば、株式会社アドバンテスト製のデジタル・マルチメータＲ６５８１でも実現できるし、オシロスコープ、例えば、ソニー・テクトロニクス株式会社製のデジタル・オシロスコープＴＤＳ７８４Ａでも実現できるし、集積回路自動試験装置（ＡＴＥ）、例えば、株式会社アドバンテスト製のロジック・テスタＴ６６７１Ｅのデジタイザでも実現できる。
つぎに、この過渡電源電流試験手段１０２ｃを使用して半導体集積回路の試験を行なう場合の動作を説明する。図３０はこの発明の過渡電源電流試験方法の処理手順を示している。テストパターン系列入力手段１０１は、ステップ１３０１において、被試験パスを活性化するテストパターン系列を入力する。つぎに、ステップ１３０２において、過渡電源電流積分値測定器１００２が、電源から被試験回路ＤＵＴの電源ピンに流れ込む過渡電源電流のある既定の時間Ｔにおける積分値ＱDDTを測定する。ここでＴは、例えば、入力遷移の直前の時刻τ（−∞）から被試験回路が十分安定する時刻τ（∞）までとする。最後に、ステップ１３０３において、故障検出器１００３が、過渡電源電流積分値測定器１００２によって求められた過渡電源電流の積分値ＱDDTを既定の値と比較し、比較の結果が故障の検出条件を満たした場合、ステップ１３０４において"故障あり"と判断し、比較の結果が故障の検出条件を満たさない場合、ステップ１３０５において"故障なし"と判断して、処理を終了する。ここで、電源２０１は、半導体集積回路試験の処理中、即ち、ステップ１３０１，１３０２，１３０３，１３０４，１３０５のすべてにわたり、被試験回路に指定された電圧、例えば、３．３Ｖを常に供給している。また、テストパターン系列を入力するステップ１３０１と、過渡電源電流の積分値を測定するステップ１３０２は、ほぼ同時に行なわれる。さらに、過渡電源電流の積分値を測定するステップ１３０２において、単一測定によって測定することもできるし、測定精度を向上させるために、測定を複数回繰り返し、平均値を測定することもできる。単一測定の場合は、テストパターン系列は一度だけ入力され、繰り返し測定の場合は、テストパターン系列は複数回繰り返して入力される。
故障解析
つぎに、上記故障解析装置１００を使用して半導体集積回路の故障解析を行なう場合の動作を説明する。図３１はこの発明の故障解析方法を処理手順を示している。テストパターン系列入力手段１０１は、ステップ１４０１において、あらかじめ用意されたテストパターン系列群からテストパターン系列を１つ取得し、被試験回路ＤＵＴに入力する。被試験回路ＤＵＴに入力されたテストパターン系列は、同時に過渡電源電流試験手段１０２にも転送される。つぎに、ステップ１４０２において、過渡電源電流試験手段１０２が、電源から被試験回路の電源ピンに流れ込む過渡電源電流を測定し、被試験回路ＤＵＴを試験する。つぎに、過渡電源電流試験手段１０２は、ステップ１４０３において、過渡電源電流試験の結果を解析し、過渡電源電流に異常が観測されたならば、ステップ１４０４において、試験にもちいたテストパターン系列を異常パターン系列記憶手段１０３に格納し、過渡電源電流に異常が観測されなかったならば、ステップ１４０５において、試験にもちいたテストパターン系列を正常パターン系列記憶手段１０４に格納する。つぎに、故障解析装置１００は、ステップ１４０６において、上記テストパターン系列群に処理されていないテストパターン系列が存在するか否かを確認し、処理されていないテストパターン系列が存在するならば、上記ステップ１４０１，１４０２，１４０３，１４０４，１４０５を繰り返し、処理されていないテストパターン系列が存在しないならば、ステップ１４０７に移行する。つぎに、ステップ１４０７において、故障箇所リスト生成手段１０５が、異常パターン系列記憶手段１０３および正常パターン系列記憶手段１０４に格納されたテストパターン系列に対し故障シミュレーションを行って故障検出可能箇所のリスト（故障箇所リスト）を生成する。そのテストパターン系列を異常のない被試験回路に入力した時に、その被試験回路の内部で信号の論理値が変化する箇所がどこかを論理シミュレーションを行い、その論理値が変化する箇所から故障検出可能箇所を求める。つぎに、故障箇所推定手段１０６が、ステップ１４０８において、故障箇所リスト生成手段１０５により生成された故障箇所リストをもとに、先に図１４乃至図１７を参照して述べた手法により故障箇所の推定を行なう。つぎに、ステップ１４０９において、故障箇所の推定結果が十分であるか否かを確認する。被試験回路ＤＵＴが複雑な場合は故障箇所を単一の箇所まで絞り込むことが困難である場合がある。その場合、推定故障箇所の数が例えば１０箇であれば、これらを例えば電子ビームテスタで比較的簡単（短時間）に検査できるため、故障箇所の推定結果が十分であるといえる。つまり、ステップ１４０９においては、推定故障箇所の数をある所定の数まで絞り込んだか否かを確認し、故障箇所推定結果が十分でなければ、ステップ１４１０に移行し、故障箇所推定結果が十分であれば、処理を終了する。故障箇所推定結果が十分でないとき、故障解析装置１００は、ステップ１４１０において、上記異常パターン系列記憶手段１０３および上記正常パターン系列記憶手段１０４に処理されていないテストパターン系列が存在するか否かを確認し、処理されていないテストパターン系列が存在するならば、ステップ１４０７，１４０８を繰り返し、処理されていないテストパターン系列が存在しないならば、処理を終了する。ここで、ステップ１４０２の過渡電源電流試験に、図２２、図２６、図３０のいずれか１つの方法をもちいることができる。
図３２はこの発明の故障解析方法の別の処理手順を示している。テストパターン系列入力手段１０１は、ステップ１５０１において、あらかじめ用意されたテストパターン系列群からテストパターン系列を１つ取得し、被試験回路ＤＵＴに入力する。被試験回路ＤＵＴに入力されたテストパターン系列は、同時に過渡電源電流試験手段１０２にも転送される。つぎに、ステップ１５０２において、過渡電源電流試験手段１０２が、電源から被試験回路ＤＵＴの電源ピンに流れ込む過渡電源電流を測定し、被試験回路ＤＵＴを試験する。つぎに、過渡電源電流試験手段１０２は、ステップ１５０３において、過渡電源電流試験の結果を解析し、過渡電源電流に異常が観測されたならば、ステップ１５０４において、試験にもちいたテストパターン系列を異常パターン系列記憶手段１０３に格納し、過渡電源電流に異常が観測されなかったならば、ステップ１５０５において、試験にもちいたテストパターン系列を正常パターン系列記憶手段１０４に格納する。つぎに、ステップ１５０６において、故障箇所リスト生成手段１０５が、上記過渡電源電流試験でもちいられた異常パターン系列記憶手段１０３または正常パターン系列記憶手段１０４に格納されたテストパターン系列に対し故障箇所リストを生成する。つぎに、故障箇所推定手段１０６が、ステップ１５０７において、故障箇所リスト生成手段により生成された故障箇所リストをもとに故障箇所の推定を行なう。つぎに、ステップ１５０８において、故障箇所の推定結果が十分であるか否かを確認し、故障箇所推定結果が十分でなければ、ステップ１５０９に移行し、故障箇所推定結果が十分であれば、処理を終了する。故障箇所推定結果が十分でないとき、故障解析装置１００は、ステップ１５０９において、上記テストパターン系列群に処理されていないテストパターン系列が存在するか否かを確認し、処理されていないテストパターン系列が存在するならば、上記ステップ１５０１，１５０２，１５０３，１５０４，１５０５，１５０６，１５０７，１５０８を繰り返し、処理されていないテストパターン系列が存在しないならば、処理を終了する。ここで、ステップ１５０２の過渡電源電流試験に、図２２、図２６、図３０のいずれか１つの方法をもちいることができる。この図３２示した故障解析方法におけるステップ１５０７での故障箇所の推定は、先に述べた最初の異常に基づく基準故障箇所リストから、その後に生じた異常に基づく故障リストにない要素を除去してゆく方法が適する。
故障箇所推定
図３３はこの発明の実施例で使用される故障箇所推定手段１０６の構成の一例を示している。この故障箇所推定手段１０６ａは、異常パターン系列記憶手段１０３に格納された過渡電源電流が異常を示す複数の異常テストパターン系列に対して、故障箇所リスト生成手段１０５で生成された複数の故障箇所リストを格納する故障箇所リスト記憶手段１６０１と、故障箇所リスト記憶手段１６０１に格納された複数の故障箇所リストに共通に含まれる故障箇所を推定する共通故障箇所推定手段１６０２と、によって構成されている。故障箇所リスト記憶手段１６０１は、ハードディスクやメモリのような物理的記憶媒体でもよいし、メモリ上に構築された仮想的記憶手段でもよい。共通故障箇所推定手段１６０２は、ハードウェアで構成してもよいし、ソフトウェアで構成することもできる。この図３３の例では正常パターン系列記憶手段１０４を省略できる。
つぎに、上記故障箇所推定手段１０６ａを使用して故障箇所の推定を行なう場合の動作を説明する。図３４はこの発明の故障箇所推定方法の処理手順を示している。はじめに、ステップ１７０１において、故障箇所リスト生成手段１０５が、異常パターン系列記憶手段１０３に格納された異常テストパターン系列を１つ取得する。つぎに、ステップ１７０２において、故障箇所リスト生成手段１０５が、ステップ１７０１で取得した異常テストパターン系列に対し故障シミュレーションを行ない、故障箇所リストを生成する。つぎに、ステップ１７０３において、故障箇所リスト生成手段１０５によって生成された故障箇所リストを故障箇所リスト記憶手段１６０１に転送し、格納する。つぎに、ステップ１７０４において、上記異常パターン系列記憶手段１０３に処理されていない異常テストパターン系列が存在するか否かを確認し、処理されていない異常テストパターン系列が存在するならば、ステップ１７０１，１７０２，１７０３を繰り返し、処理されていない異常テストパターン系列が存在しないならば、ステップ１７０５に移行する。最後に、ステップ１７０５において、共通故障箇所推定手段１６０２が、上記故障箇所リスト記憶手段１６０１に格納されたすべての故障リストに共通の故障箇所を推定し、処理を終了する。ここで、この故障箇所推定方法によって、図３１のステップ１４０７，１４０８および図３２のステップ１５０６，１５０７を置き換えてもよい。
図３５はこの発明の実施例で使用される故障箇所推定手段１０６の構成の別の一例を示している。この故障箇所推定手段１０６ｂは、異常パターン系列記憶手段１０３に格納された最初に過渡電源電流が異常を示した異常テストパターン系列に対して、故障箇所リスト生成手段１０５で生成された基準故障箇所リストを格納する基準故障箇所リスト記憶手段１８０１と、上記異常パターン系列記憶手段１０３に格納された基準故障箇所リスト生成にもちいられたテストパターン系列以外の複数の異常テストパターン系列に対して、故障箇所リスト生成手段１０５で生成された故障箇所リストをもちいて、基準故障箇所リスト記憶手段１８０１に格納された基準故障箇所リストから上記故障箇所リストに含まれる故障箇所以外の故障箇所（非故障箇所）を削除する非故障箇所削除手段１８０２と、によって構成されている。基準故障箇所リスト記憶手段１８０１は、ハードディスクやメモリのような物理的記憶媒体でもよいし、メモリ上に構築された仮想的記憶手段でもよい。非故障箇所削除手段１８０２は、ハードウェアで構成してもよいし、ソフトウェアで構成することもできる。この図３５の例では正常パターン系列記憶手段１０４を省略できる。
つぎに、上記故障箇所推定手段１０６ｂを使用して故障箇所の推定を行なう場合の動作を説明する。図３６はこの発明の故障箇所推定方法の処理手順を示している。はじめに、ステップ１９０１において、故障箇所リスト生成手段１０５が、異常パターン系列記憶手段１０３に格納された最初に過渡電源電流が異常を示した異常テストパターン系列を取得する。つぎに、ステップ１９０２において、故障箇所リスト生成手段１０５が、ステップ１９０１で取得した異常テストパターン系列に対し故障シミュレーションを行ない、基準故障箇所リストを生成する。つぎに、ステップ１９０３において、故障箇所リスト生成手段１０５によって生成された故障箇所リストを基準故障箇所リスト記憶手段１８０１に転送し、格納する。つぎに、ステップ１９０４において、異常パターン系列記憶手段１０３から上記基準故障箇所リストの生成にもちいられた異常テストパターン系列以外の異常テストパターン系列を１つ取得する。つぎに、ステップ１９０５において、故障箇所リスト生成手段１０５が、ステップ１９０４で取得した異常テストパターン系列に対して故障シミュレーションを行ない、故障箇所リストを生成する。つぎに、ステップ１９０６において、非故障箇所削除手段１８０２が、故障箇所リスト生成手段１０５によって生成された故障箇所リストをもとに、基準故障箇所リストから上記故障箇所リストに含まれる故障箇所以外の故障箇所（非故障箇所）を削除する。最後に、ステップ１９０７において、上記異常パターン系列記憶手段１０３に処理されていない異常テストパターン系列が存在するか否かを確認し、処理されていない異常テストパターン系列が存在するならば、ステップ１９０４，１９０５，１９０６を繰り返し、処理されていない異常テストパターン系列が存在しないならば、処理を終了する。ここで、この故障箇所推定方法によって、図３１のステップ１４０７，１４０８および図３２のステップ１５０６，１５０７を置き換えてもよい。ただし、ステップ１９０４において取得すべき異常テストパターン系列が存在しないとき、この故障箇所推定方法は直ちに処理を終了する。
図３７はこの発明の実施例で使用される故障箇所推定手段１０６の構成の別の一例を示している。この故障箇所推定手段１０６ｃは、異常パターン系列記憶手段１０３に格納された過渡電源電流が異常を示す複数のテストパターン系列に対して、故障箇所リスト生成手段１０５で生成された複数の故障箇所リストを格納する異常故障箇所リスト記憶手段２００１と、正常パターン系列記憶手段１０４に格納された過渡電源電流が異常を示さない複数のテストパターン系列に対して、故障箇所リスト生成手段１０５で生成された複数の故障箇所リストを格納する正常故障箇所リスト記憶手段２００２と、上記異常故障箇所リスト記憶手段２００１に格納されたすべての故障箇所リストに共通に含まれる故障箇所を求めることにより故障箇所候補を推定する共通故障箇所推定手段２００３と、共通故障箇所推定手段２００３によって生成された故障箇所候補リストを格納する故障箇所候補リスト記憶手段２００４と、正常故障箇所リスト記憶手段２００２に格納された複数の故障箇所リストに対し、故障箇所リストに含まれる故障箇所（正常箇所）を上記故障箇所候補リストから順次削除していく正常箇所削除手段２００５と、によって構成されている。異常故障箇所リスト記憶手段２００１および正常故障箇所リスト記憶手段２００２および故障箇所候補リスト記憶手段２００４は、ハードディスクやメモリのような物理的記憶媒体でもよいし、メモリ上に構築された仮想的記憶手段でもよい。共通故障箇所推定手段２００３および正常箇所削除手段２００５は、ハードウェアで構成してもよいし、ソフトウェアで構成することもできる。
つぎに、上記故障箇所推定手段１０６ｃを使用して故障箇所の推定を行なう場合の動作を説明する。図３８はこの発明の故障箇所推定方法の処理手順を示している。はじめに、ステップ２１０１において、故障箇所リスト生成手段１０５が、異常パターン系列記憶手段１０３に格納された異常テストパターン系列を１つ取得する。つぎに、ステップ２１０２において、故障箇所リスト生成手段１０５が、ステップ２１０１で取得した異常テストパターン系列に対し故障シミュレーションを行ない、故障箇所リストを生成する。つぎに、ステップ２１０３において、故障箇所リスト生成手段１０５によって生成された故障箇所リストを異常故障箇所リスト記憶手段２００１に転送し、格納する。つぎに、ステップ２１０４において、上記異常パターン系列記憶手段１０３に処理されていない異常テストパターン系列が存在するか否かを確認し、処理されていない異常テストパターン系列が存在するならば、ステップ２１０１，２１０２，２１０３を繰り返し、処理されていない異常テストパターン系列が存在しないならば、ステップ２１０５に移行する。つぎに、ステップ２１０５において、共通故障箇所推定手段２００３が、上記異常故障箇所リスト記憶手段２００１に格納されたすべての故障リストに共通の故障箇所を推定し、故障箇所候補リストを作成する。つぎに、共通故障箇所推定手段２００３は、ステップ２１０６において、故障箇所候補リストを故障箇所候補リスト記憶手段に転送し、格納する。つぎに、ステップ２１０７において、故障箇所リスト生成手段１０５が、正常パターン系列記憶手段１０４から正常テストパターン系列を１つ取得する。つぎに、ステップ２１０８において、故障箇所リスト生成手段１０５が、ステップ２１０７で取得した正常テストパターン系列に対して故障シミュレーションを行ない、故障箇所リストを生成する。つぎに、ステップ２１０９において、正常箇所削除手段２００５が、ステップ２１０８において故障箇所リスト生成手段１０５によって生成された故障箇所リストに含まれる故障箇所（正常箇所）を故障箇所候補リストから削除する。最後に、ステップ２１１０において、上記正常パターン系列記憶手段１０４に処理されていない正常テストパターン系列が存在するか否かを確認し、処理されていない正常テストパターン系列が存在するならば、ステップ２１０７，２１０８．２１０９を繰り返し、処理されていない正常テストパターン系列が存在しないならば、処理を終了する。ここで、この故障箇所推定方法によって、図３１のステップ１４０７，１４０８および図３２のステップ１５０６，１５０７を置き換えてもよい。ただし、ステップ２１０７において取得すべき正常テストパターン系列が存在しないとき、この故障箇所推定方法は直ちに処理を終了する。
上述では故障箇所リストを故障シミュレーションによりその都度求めたが、予め各種のテストパターン系列に対して故障シミュレーションを行い、そのテストパターン系列と故障箇所リストの対応テーブルを作っておき、そのテーブルを参照して故障箇所リストを求めてもよい。
この発明の故障解析方法および故障解析装置は、故障ミシュレーションにおいて故障箇所を論理ゲート単位で指定することにより、論理ゲート単位で故障箇所を推定することができる。また、故障シミュレーションにおいて故障箇所を信号線単位で指定することにより、信号線単位で故障箇所を推定することもできる。さらに、この発明の故障解析方法および故障解析装置は、遅延故障や断線故障に限定されるものではなく、過渡電源電流の故障検出条件や故障シミュレーションの故障モデルを適宜変更することにより、論理故障（縮退故障）や短絡故障、および、ＭＯＳトランジスタのパラメータ不良などの故障箇所も推定することができる。
この発明によれば、可観測性が高く論理ゲートのスイッチング情報をもつ過渡電源電流試験法をもちいることにより、従来不可能であった遅延故障あるいは遅延故障を生じる断線故障の故障箇所の推定ができるため、故障解析の信頼性を大幅に改善できる。
（ａ）はＣＭＯＳインバターの入力電圧ＶＩＮ、出力電圧ＶＯＵＴの経時変化とその電源電流ＩＤＤの過渡応答の一例を示す図、（ｂ）はそのＣＭＯＳインバータ回路と出力の立ち上がり遷移時に流れる電源電流を示す図、（ｃ）はそのＣＭＯＳインバータ回路と出力立ち下り遷移時に流れる電源電流を示す図である。 ＣＭＯＳ論理ゲートの過渡応答の典型例を示し、（ａ）は入力電圧ＶＩＮ、出力電圧ＶOUT、電源電流ＩSの伝達特性図、（ｂ）は過渡電流の近似波形を示す図である。 （ａ）はＣＭＯＳ集積回路の例を示す回路図、（ｂ）はその集積回路に対する入力電圧、出力電圧の変化と判定する過渡電源電流応答ＩDDTの様子を示す図である。 （ａ）は入、出力ラッチを備えた半導体集積回路に対する遅延故障試験方法の基本原理を模式的に示す図、（ｂ）はその入力電圧ＶINに対する出力電圧ＶOUTの遅延と動作クロックとの関係を示す図である。 （ａ）は論理故障を生じる信号線の断線状態と、入力電圧及び出力電圧を示す図、（ｂ）は遅延故障を生じる信号線の断線状態と入力電圧及び出力電圧を示す図である。 （ａ）は遅延故障がない場合とある場合の入力電圧と出力電圧の時間経過を示す図、（ｂ）はこれと過渡電源電流試験方法の原理図を示すための図で対応する過渡電源電流を示す図である。 別の過渡電源電流試験方法の原理図を示すための図で、（ａ）は遅延故障がない場合とある場合の入力電圧と出力電圧の時間経過を示す図、（ｂ）はこれと対応する過渡電源電流と測定時点を示す図である。 ＣＭＯＳインバータの入力遷移時間に対する過渡電源電流の積分値の変化を示す図。 （ａ）はＣＭＯＳインバータの入力信号線に存在する微小オープン欠陥のモデルを示す図、（ｂ）は微小オープン欠陥がない場合の信号遷移時間を模式的に示す図、（ｃ）は微小オープン欠陥がある後の信号遷移時間を模式的に示す図である。 ＣＭＯＳ集積回路内に存在する微小オープン欠陥の抵抗値ＲOPENに対するＣＭＯＳ集積回路の過渡電源電流の積分値ＱDDTの変化を示す図。 ＣＭＯＳ製造プロセスのばらつきに対するＣＭＯＳ集積回路の過渡電源電流の積分値の分布を示すヒストグラム図。 ＣＭＯＳ集積回路の被試験パス上に存在する微小オープン欠陥の抵抗値ＲOPENに対する被試験パスのパス遅延時間ｔｐｄの変化を示す図。 ＣＭＯＳ集積回路の被試験パス上に微小オープン欠陥が存在すると仮定したときの、ＣＭＯＳ集積回路の過渡電源電流の積分値ＱDDTと被試験パスのパス遅延時間ｔｐｄの間の線形性を示す図。 この被試験ＣＭＯＳ集積回路の一例を示す回路図。 図１４に示した被試験ＣＭＯＳ集積回路に対する故障シミュレーション結果の一例を示す図。 被試験ＣＭＯＳ集積回路の別の一例を示す回路図。 図１６に示した被試験ＣＭＯＳ集積回路に対する別の故障シミュレーション結果の一例を示す図。 この発明の故障解析装置の構成を示すブロック図。 図１８中の過渡電源電流試験手段１０２の構成の一例を示すブロック図。 図１９中の過渡電源電流波形測定器２０２の構成の一例を示すブロック図。 図１９中の過渡電源電流波形測定器２０２の構成の別の一例を示すブロック図。 この発明の故障解析方法でもちいられる過渡電源電流試験方法の処理手順の一例を示すフローチャート。 図１８中の過渡電源電流試験手段１０２の構成の別の一例を示すブロック図。 図２３中の過渡電源電流瞬時値測定器６０２の構成の一例を示すブロック図。 図２３中の過渡電源電流瞬時値測定器６０２の構成の別の一例を示すブロック図。 この発明の故障解析方法でもちいられる過渡電源電流試験方法の処理手順の別の一例を示すフローチャート。 図１８中の過渡電源電流試験手段１０２の構成のさらに別の一例を示すブロック図。 図２７中の過渡電源電流積分値測定器１００２の構成の一例を示すブロック図。 図２７中の過渡電源電流積分値測定器１００２の構成の別の一例を示すブロック図。 この発明の故障解析方法でもちいられる過渡電源電流試験方法の処理手順のさらに別の一例を示すフローチャート。 この発明の故障解析方法の処理手順を示すフローチャート。 この発明の故障解析方法の別の処理手順を示すフローチャート。 図１８中の故障箇所推定手段１０６の構成の一例を示すブロック図。 この発明の故障解析方法でもちいられる故障箇所推定方法の処理手順の一例を示すフローチャート。 図１８中の故障箇所推定手段１０６の構成の別の一例を示すブロック図。 この発明の故障解析方法でもちいられる故障箇所推定方法の処理手順の別の一例を示すフローチャート。 図１８中の故障箇所推定手段１０６の構成のさらに別の一例を示すブロック図。 この発明の故障解析方法でもちいられる故障箇所推定方法の処理手順のさらに別の一例を示すフローチャート。 図１４に示した回路に対する信号伝搬パス単位の故障リストの例を示す図。 図１６に示した回路に対する信号伝搬パス単位の故障リストの例を示す図。
符号の説明
１００・・・故障解析装置、１０１・・・テストパターン系列入力手段、１０２・・・過渡電源電流試験手段、１０３・・・異常パターン系列記憶手段、１０４・・・正常パターン系列記憶手段、１０５・・・故障箇所リスト生成手段、１０６・・・故障箇所推定手段、２０１・・・電源、２０２・・・過渡電源電流波形測定器、２０３・・・遅延時間評価器、２０４・・・故障検出器、３０１・・・電流センサ、４０１・・・スイッチ、４０２・・・コンデンサ、４０３・・・波形測定器、４０４・・・波形微分器、６０２・・・過渡電源電流瞬時値測定器、６０３・・・故障検出器、７０２・・・測定器、８０３・・・微分測定器、１００２・・・過渡電源電流積分測定器、１００３・・・故障検出器、１１０２・・・波形測定器、１１０３・・・電流積分器、１６０１・・・故障箇所リスト記憶手段、１６０２・・・共通故障箇所推定手段、１８０１・・・基準故障箇所リスト記憶手段、１８０２・・・非故障箇所削除手段、２００１・・・異常故障箇所リスト記憶手段、２００２・・・正常故障箇所リスト記憶手段、２００３・・・共通故障箇所推定手段、２００４・・・故障箇所候補リスト記憶手段、２００５・・・正常箇所削除手段

Claims (21)

  1. 半導体集積回路における故障箇所を推定する方法において、
    被試験半導体集積回路の入力端子に２つ以上のテストパターンからなるテストパターン系列を入力するステップと、
    上記テストパターン系列を入力したときに発生する上記被試験半導体集積回路の過渡電源電流を測定し、上記過渡電源電流が異常を示すか否かを決定するステップと、
    上記過渡電源電流が異常を示したテストパターン系列に対して故障検出可能な箇所のリスト（故障箇所リストと記す）を求めるステップと、
    上記故障箇所リストから上記被試験半導体集積回路内部の故障箇所を推定するステップと
    を有することを特徴とする故障解析方法。
  2. 上記過渡電源電流が異常を示すか否かを決定するステップは、上記過渡電源電流のパルス幅が所定の値を越えたとき上記過渡電源電流に異常が生じたと判断することを特徴とする請求項１記載の故障解析方法。
  3. 上記過渡電源電流が異常を示すか否かを決定するステップは、上記過渡電源電流の瞬時値が所定の時間において所定の値を越えたとき上記過渡電源電流に異常が生じたと判断することを特徴とする請求項１記載の故障解析方法。
  4. 上記過渡電源電流が異常を示すか否かを決定するステップは、上記過渡電源電流の時間積分値が所定の値を越えたとき上記過渡電源電流に異常が生じたと判断することを特徴とする請求項１記載の故障解析方法。
  5. 上記故障箇所を推定するステップは、上記被試験半導体集積回路の過渡電源電流が異常を示すテストパターン系列が複数組発生しているとき、これら過渡電源電流が異常を示す各テストパターン系列に対する各故障箇所リストのすべてに共通に含まれる被試験半導体集積回路の故障箇所を推定することを特徴とする請求項１乃至４の何れかに記載の故障解析方法。
  6. 上記故障箇所を推定するステップは、上記被試験半導体集積回路の過渡電源電流が異常を示すテストパターン系列が複数組発生しているとき、これらのうち過渡電源電流が最初に異常を示したテストパターン系列に対する故障箇所リスト（基準故障リストと記す）をもとに、以後に過渡電源電流が異常を示した１以上のテストパターン系列に対する故障箇所リスト以外の故障箇所（非故障箇所）を上記基準故障箇所リストから順次削除していくことにより、上記被試験半導体集積回路の故障箇所と推定することを特徴とする請求項１乃至４の何れかに記載の故障解析方法。
  7. 上記故障解析方法は、上記過渡電源電流が異常を示さなかったテストパターン系列に対する故障箇所リストを求めるステップを有し、
    上記故障箇所を推定するステップは、上記被試験半導体集積回路の過渡電源電流が異常を示すテストパターン系列に対する故障箇所リスト（故障箇所候補リストと記す）をもとに、上記被試験半導体集積回路の過渡電源電流が正常であるテストパターン系列に対する故障箇所リスト（正常箇所リストと記す）を上記故障箇所候補リストから順次削除していくことにより、上記被試験半導体集積回路の故障箇所を推定することを特徴とする請求項１乃至４の何れかに記載の故障解析方法。
  8. 上記故障箇所リストを求めるステップは、テストパターン系列に対して故障シミュレーションを行なって故障箇所リストを求めることを特徴とする請求項１乃至７の何れかに記載の故障解析方法。
  9. 上記故障箇所リストは、基本論理回路単位での故障箇所のリストであることを特徴とする請求項１乃至８の何れかに記載の故障解析方法。
  10. 上記故障箇所リストは信号線単位での故障箇所のリストであることを特徴とする請求項１乃至８の何れかに記載の故障解析方法。
  11. 上記故障箇所リストは信号伝搬パス単位での故障箇所のリストであることを特徴とする請求項１乃至８の何れかに記載の故障解析方法。
  12. 半導体集積回路における故障箇所を推定する装置であって、
    被試験半導体集積回路の入力端子に２つ以上のテストパターンからなるテストパターン系列を入力するテストパターン系列入力手段と、
    上記テストパターン系列を入力したときに発生する上記被試験半導体回路の過渡電源電流が異常を示した場合に、当該異常に基づいて故障検出可能な箇所のリスト（故障箇所リストと記す）を上記テストパターン系列毎に予め求める故障箇所リスト生成手段と、
    上記テストパターン系列毎の上記故障箇所リストを予め格納する故障箇所リスト記憶手段と、 上記過渡電源電流を上記テストパターン系列毎に測定し、上記過渡電源電流が異常を示すか否かを上記テストパターン系列毎に決定する過渡電源電流試験手段と、
    上記過渡電源電流が異常を示した上記テストパターン系列に対応する上記故障箇所リストから、上記被試験半導体集積回路内部の故障箇所を推定する故障箇所推定手段と、
    を具備することを特徴とする故障解析装置。
  13. 上記過渡電源電流が異常を示すか否かを決定する過渡電源電流試験手段は、
    上記過渡電源電流のパルス幅を測定する電流パルス幅測定手段と、
    上記電流パルス幅測定手段によって測定された過渡電源電流のパルス幅が所定の値を越えたとき上記過渡電源電流に異常が生じたと判断する故障検出手段と、
    によって構成されることを特徴とする請求項１２記載の故障解析装置。
  14. 上記過渡電源電流が異常を示すか否かを決定する過渡電源電流試験手段は、
    上記過渡電源電流の瞬時値を測定する電流瞬時値測定手段と、
    上記電流瞬時値測定手段によって所定の時間に測定された過渡電源電流の瞬時値が所定の値を越えたとき上記過渡電源電流に異常が生じたと判断する故障検出手段と、
    によって構成されることを特徴とする請求項１２記載の故障箇所装置。
  15. 上記過渡電源電流が異常を示すか否かを決定する上記過渡電源電流試験手段は、
    上記過渡電源電流の時間積分値を測定する電流積分値測定手段と、
    上記電流積分値測定手段によって測定された過渡電源電流の積分値が所定の値を越えたとき上記過渡電源電流に異常が生じたと判断する故障検出手段と、
    によって構成されることを特徴とする請求項１２記載の故障解析装置。
  16. 上記故障箇所を推定する故障箇所推定手段は、上記過渡電源電流が異常を示した上記テストパターン系列に対応する上記故障箇所リストに共通に含まれる故障箇所を推定することにより被試験半導体集積回路の故障箇所を推定することを特徴とする請求項１２乃至１５のいずれかに記載の故障解析装置。
  17. 上記故障箇所を推定する故障箇所推定手段は、
    最初に異常を示したテストパターン系列に対して求めた基準故障箇所リストを格納する基準故障箇所リスト記憶手段と、
    以後の過渡電源電流が異常を示す１以上のテストパターン系列に対する故障箇所リスト以外の故障箇所（非故障箇所）を上記基準故障箇所リストから順次削除していく非故障箇所削除手段と、
    によって構成されることを特徴とする請求項１２乃至１５の何れかに記載の故障箇所解析装置。
  18. 上記故障解析装置は、上記被試験半導体集積回路の過渡電源電流が異常を示さないテストパターン系列を格納しておく正常パターン系列記憶手段を有し、
    上記故障箇所を推定する故障箇所推定手段は、
    上記被試験半導体集積回路の過渡電源電流が異常を示す複数のテストパターン系列に対する上記故障箇所リストを格納する異常故障箇所リスト記憶手段と、
    上記正常パターン系列記憶手段に格納されたテストパターン系列に対する上記故障箇所リストを格納する正常故障箇所リスト記憶手段と、
    上記異常故障箇所リスト記憶手段に格納されたすべての故障箇所リストに共通に含まれる故障箇所を推定することにより故障箇所候補を推定する共通故障箇所推定手段と、
    上記共通故障箇所推定手段によって生成された故障箇所候補リストを格納する故障箇所候補リスト記憶手段と、
    上記正常故障箇所リスト記憶手段に格納された複数の故障箇所リストそれぞれに含まれる故障箇所（正常箇所）を上記故障箇所候補リストから順次削除していく正常箇所削除手段と、
    によって構成されることを特徴とする請求項１２乃至１５の何れかに記載の故障解析装置。
  19. 上記故障箇所リスト生成手段は入力されるべきテストパターン系列に対して故障シミュレーションを行って故障箇所リストを生成する手段であることを特徴とする請求項１２乃至１８の何れかに記載の故障解析装置。
  20. 上記故障箇所推定手段は、基本論理回路単位で故障箇所を推定する手段であることを特徴とする請求項１２乃至１９のいずれかに記載の故障解析装置。
  21. 上記故障箇所推定手段は、信号線単位で故障箇所を推定する手段であることを特徴とする請求項１２乃至１９の何れかに記載の故障解析装置。
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