CN102386892B - 时钟生成电路 - Google Patents

Abstract

本发明提供一种时钟生成电路。该时钟生成电路包括：第一分频器；环路单元，其具有第二分频器并且生成输出时钟，所述输出时钟与第一分频器的基准时钟相位同步并且具有基准时钟F倍的频率；时钟切换单元，其在多个输入时钟中选择一个输入时钟并且将所选择的输入时钟提供到第一分频器；以及时序控制单元。时序控制单元根据时钟选择信息的切换来切换时钟选择命令，切换输入时钟的数目R的设定和输出时钟的数目F的设定中的至少一个，并且在切换设定之后开始使用第一分频器的计数操作和使用第二分频器的计数操作。

Description

时钟生成电路

技术领域

本发明涉及使用PLL（锁相环）的时钟生成电路。

背景技术

PLL是以输入信号生成被锁相的时钟的电路，并且已被用于各种领域。图12是说明PLL的一般构造的框图。在图12中，分频器1以预定分频比1/R来分割输入时钟CLKI，并且将具有输入时钟CLKI的1/R的频率的基准时钟CLKREF输出到环路单元2的相位比较器3。环路单元2是其中相位比较器3、环路滤波器4、VCO（电压控制振荡器）5和分频器6以环路形式连接的电路。这里，相位比较器3比较基准时钟CLKREF和从分频器6输出的反馈时钟CLKFB的相位，并且输出表示基准时钟CLKREF和反馈时钟CLKFB之间的相位误差的相位误差信号。环路滤波器4移除相位误差信号的高频分量，并且输出相位误差信号作为频率控制电压。VCO5用根据频率控制电压的频率来振荡，并且生成输出时钟信号CLKO。分频器6以预定分频比1/F来分割输出时钟CLKO，并且将具有输出时钟CLKO的1/F的频率的反馈时钟CLKFB输出到相位比较器3。

在该构造中，如果反馈时钟CLKFB的相位相对于基准时钟CLKREF的相位被延迟，那么表示延迟量的相位误差信号从相位比较器3被输出。因此，增加频率控制电压，以增加输出时钟CLKO的频率，并且执行反馈控制以使得反馈时钟CLKFB的相位相对地领先基准时钟CLKREF的相位。另一方面，在反馈时钟CLKFB的相位领先于基准时钟CLKREF的相位的情况下，表示提前量的相位误差信号从相位比较器3输出。因此，降低频率控制电压以降低输出时钟CLKO的频率，并且执行反馈控制以使得反馈时钟CLKFB的相位相对于基准时钟CLKREF的相位被相对地延迟。作为执行反馈控制的结果，反馈时钟CLKFB的相位与基准时钟CLKREF的相位同步，以便与输入时钟CLKI的相位同步，并且从VCO5获得具有输入时钟CLKI的F/R倍的频率的输出时钟CLKO。

如上所述，要求PLL接收输入时钟CLKI的供给以便生成输出时钟CLKO。这里，在作为输入时钟CLKI的源的设备总是操作，并且输入时钟CLKI被正常地提供到PLL的情况下，对于PLL来说可以使用输入时钟CLKI为其中安装了PLL的设备生成输出时钟CLKO。然而，根据系统，可能难于通过指定设备的恒定操作来向PLL恒定地提供输入时钟CLKI。因此，可以认为通过这样的方式来配置系统：确定作为输入时钟CLKI的源的多个设备（例如，设备A和设备B），并且例如在设备B停止其操作的情况下，从设备A向PLL提供输入时钟CLKI0，而例如在设备A停止其操作的情况下，从设备B向PLL提供输入时钟CLKI1。根据该系统，向PLL提供输入时钟不会被拦截，并且对于其中安装了PLL的设备，PLL不断地生成输出时钟CLKO。然而，由设备A输出的输入时钟CLKI0的频率可能不同于由设备B输出的输入时钟CLKI1的频率。在该情况下，为了在切换输入时钟之后对于PLL生成具有相同频率的输出时钟CLKO，必须改变分频器1的分频比1/R或分频器6的分频比1/F以便在切换之后适合于输入时钟的频率。然而，即使改变了分频比，当执行输入时钟的切换时PLL失去同步，并且因此输出时钟CLKO的频率在长时间内变得不稳定。

这里，参考图13，将描述上述问题。图13示出了分频器1中的输入时钟CLKI的计数值CNT1、基准时钟CLKREF的生成情况、分频器6的输入时钟CLKO的计数值CNT6、以及反馈时钟CLKFB的生成情况。在该示例中，分频器1对输入时钟CLKI重复执行向下计数，并且如果计数值变为“0”，那么分频器1将计数值设定为R-1，并且生成基准时钟CLKREF。此外，分频器6对输出时钟CLKO重复执行向下计数，并且如果计数值变为“0”，那么分频器6将计数值设定为F-1，并且生成反馈时钟CLKFB。在反馈时钟CLKFB与基准时钟CLKREF相位同步的状态下，分频器1的计数值CNT1的改变与分频器6的计数值CNT6的改变同步。

当执行上述操作时执行输入时钟CLKI的切换，并且如果切换之后的输入时钟频率变得高于切换之前的输入时钟频率，如虚线L1所示，那么计数值CNT1的时间梯度变陡，并且因此基准时钟CLKREF被生成为早于反馈时钟CLKFB的生成时序。相反，如果切换之后的输入时钟频率变得低于切换之前的输入时钟频率，如虚线L2所示，那么计数值CNT1的时间梯度变缓，并且因此基准时钟CLKREF被生成为相对于反馈时钟CLKFB的生成时序被延迟。如果相对于反馈时钟CLKFB有大相位差异的基准时钟CLKREF被输出到相位比较器3，那么生成大的相位误差信号，并且因此PLL失去同步。

发明内容

已考虑上述情况做出本发明，并且本发明的目的是提供一种时钟生成电路，在操作PLL的情况下，所述时钟生成电路能够执行输入时钟的切换并且根据输入时钟的切换来切换分频比，而不会失去同步。

为了实现上面的目的，根据本发明，提供了一种时钟生成电路，包括：

第一分频器，在每当计数R个（R是整数）输入时钟时输出基准时钟；

环路单元，其包括第二分频器，所述第二分频器在每当计数F个（F是整数）输出时钟时输出反馈时钟，并且通过基于基准时钟和反馈时钟之间的相位误差控制输出时钟的频率来生成输出时钟，所述输出时钟与基准时钟相位同步并且具有基准时钟F倍的频率；

时钟切换单元，其在多个输入时钟中选择由时钟选择命令所指定的一个输入时钟并且将所选择的输入时钟提供到第一分频器；以及

时序控制单元，其根据指定输入时钟的时钟选择信息的切换来切换用于时钟切换单元的时钟选择命令，切换用于将一个基准时钟输出到第一分频器的输入时钟的数目R的设定和用于将一个反馈时钟输出到第二分频器的输出时钟的数目F的设定中的至少一个，并且开始使用第一分频器对切换设定之后与设定数目R相对应的输入时钟的计数操作和使用第二分频器对切换设定之后与设定数目F相对应的输出时钟的计数操作。

优选地，在时钟选择信息被切换之后，时序控制单元根据第一分频器中的输入时钟的计数值或第二分频器中的输出时钟的计数值变为预定值来切换用于时钟切换单元的时钟选择命令，并且在通过时钟切换单元开始由切换的时钟选择命令指定的输入时钟的输出的时刻使得第一分频器和第二分频器开始切换设定之后与设定数目R相对应的输入时钟的计数操作和切换设定之后与设定数目F相对应的输出时钟的计数操作。

优选地，时钟切换单元输出相对于时钟选择命令的切换被延迟并且在切换后由时钟选择命令指定的输入时钟；以及时序控制单元根据用于时钟切换单元的时钟选择命令的切换来停止第一分频器和第二分频器，并且在通过时钟切换单元开始由切换的时钟选择命令指定的输入时钟的输出的时刻使得第一分频器和第二分频器开始切换设定之后与设定数目R相对应的输入时钟的计数操作和切换设定之后与设定数目F相对应的输出时钟的计数操作。

优选地，时序控制单元根据用于时钟切换单元的时钟选择命令的切换停止第一分频器，然后在流逝一时间段之后停止第二分频器。

优选地，在时钟选择信息切换后，时序控制单元根据第一分频器输出基准时钟来切换用于时钟切换单元的时钟选择命令。

根据上面的构造，时序控制单元根据指定输入时钟的时钟选择信息的切换来切换用于时钟切换单元的时钟选择命令，并且切换用于将一个基准时钟输出到第一分频器的输入时钟的数目R的设定和用于将一个反馈时钟输出到第二分频器的输出时钟的数目F的设定中的至少一个。此外，时序控制单元开始使用第一分频器对切换设定之后与设定数目R相对应的输入时钟的计数操作和使用第二分频器对切换设定之后与设定数目F相对应的输出时钟的计数操作。这里，在切换输入时钟之后，输出到第一分频器的输入时钟与输出到第二分频器的输出时钟异步，并且在时序控制单元的控制下，尽管第一和第二分频器的边缘相互不一致，但是它们几乎同时以切换之后与输入时钟相对应的新分频比开始分频操作，然后在几乎相同的时序输出基准时钟和反馈时钟。因此，防止了环路单元失去同步。

附图说明

通过参考附图来详细描述本发明的优选示例实施例，本发明的上面的目的和优点将变得更加明显，在附图中：

图1是示出根据本发明第一实施例的时钟生成电路的基本构造的框图；

图2是示出时钟生成电路的详细构造的电路图；

图3是示出时钟生成电路中时钟切换单元的操作的时间图；

图4是示出时钟生成电路的概要操作的时间图；

图5是示出时钟生成电路的详细操作的时间图；

图6是示出在时钟生成电路中时钟切换开始时附近的详细操作和时钟切换完成时附近的详细操作的时间图；

图7是示出在时钟生成电路中时钟切换开始时附近的详细操作和时钟切换完成时附近的详细操作的时间图；

图8是示出根据本发明第二实施例的时钟生成电路的构造的电路图；

图9是示出时钟生成电路的概要操作的时间图；

图10是示出在时钟生成电路中时钟切换开始时附近的详细操作和时钟切换完成时附近的详细操作的时间图；

图11A和11B是示出经修改的时钟生成电路的详细构造的电路图；

图12是示出相关PLL的构造的框图；以及

图13是示出在相关PLL中执行输入时钟的切换的情况下出现的问题的时间图。

具体实施方式

将参考附图来描述本发明的示例实施例。

<第一实施例>

图1是示出根据本发明第一实施例的时钟生成电路的基本构造的框图。在图1中，具有分频器1和环路单元2的部分的电路构造基本上与图12中所示出的相同。

根据本发明第一实施例的时钟生成电路的特征是添加到具有分频器1和环路单元2的电路的时钟切换单元7和时序控制单元8。彼此具有不同的频率的输入时钟CLKI0和CLKI1被输出到时钟切换单元7。时钟切换单元7根据从时序控制单元8输出的时钟选择命令SELCK来选择输入时钟CLKI0和CLKI1中的一个并且将所选择的时钟提供到分频器1作为输入时钟CLKI。时序控制单元8生成用于时钟切换单元7的时钟选择命令SELCK并且根据从上侧设备提供的时钟选择信息SEL来控制分频器1和6的操作。

更具体地，如果假设输入时钟CLKI0的频率为fi0，输入时钟CLKI1的频率为fi1，并且VCO5的输出时钟CLKO的频率是fo，那么时序控制单元8存储一组分频比数据RA和FA以及一组分频比数据RB和FB，在不改变输出时钟CLKO的频率fo的情况下其分别满足以下等式（1）和（2）。

fi0/(RA+1)=fo/(FA+1)……(1)

fi1/(RB+1)=fo/(FB+1)……(2)

此外，在输出控制输入时钟CLKI0的选择的时钟选择命令SELCK的情况下，时序控制单元8分别设定适合于在分频器1和6中的输入时钟CLKI0的分频比数据RA和FA，而在输出控制输入时钟CLKI1的选择的时钟选择命令SELCK的情况下，时序控制单元8分别设定适合于在分频器1和6中的输入时钟CLKI1的分频比数据RB和FB。在此时，时序控制单元8在输入时钟CLKI的切换操作开始处重置和停止分频器1和6以防止环路单元2失去同步，分别在分频器1和6中切换之后设定适合于输入时钟CLKI的各个分频比，并且控制分频器1和6以在完成输入时钟CLKI的切换之后同时开始分频操作。通过执行该控制，在完成了输入时钟CLKI的切换之后将基准时钟CLKREF和反馈时钟CLKFB提供到具有相同相位的相位比较器3，并且因此防止环路单元2失去同步。

图2是示出根据本发明实施例的时钟生成电路的详细构造的电路图。首先，将描述时钟切换单元7。输入时钟CLKI0和CLKI1以及时序控制单元8生成的时钟选择命令SELCK被输出到时钟切换单元7。触发器701和702与输入时钟CLKI1的上升沿同步顺序变换时钟选择命令SELCK。触发器703和704与输入时钟CLKI0的上升沿同步顺序变换触发器702的输出信号S01。与门705在触发器704的输出信号S02和时钟选择命令SELCK都为“0”的情况下将输出信号S03设定为“1”，并且在其他情况下将输出信号S03设定为“0”。触发器706与输入时钟CLKI0的下降沿同步接收和输出与门705的输出信号S03。与门707在触发器706的输出信号S04为“1”的情况下通过输入时钟CLKI0，并且在其他情况下输出“0”。

触发器711和712与输入时钟CLKI0的上升沿同步顺序变换时钟选择命令SELCK。触发器713和714与输入时钟CLKI1的上升沿同步顺序变换触发器712的输出信号S11。与门715在触发器714的输出信号S12和时钟选择命令SELCK都为“1”的情况下将输出信号S13设定为“1”，并且在其他情况下将输出信号S13设定为“0”。触发器716与输入时钟CLKI1的下降沿同步接收和输出与门715的输出信号S13。与门717在触发器716的输出信号S14为“1”的情况下通过输入时钟CLKI1，并且在其他情况下输出“0”。在输入时钟CLKI0通过与门707的情况下，或门720输出它的输入时钟CLKI0作为输入时钟CLKI，并且在输入时钟CLKI1通过与门717的情况下，或门720输出它的输入时钟CLKI1作为输入时钟CLKI。前述是时钟切换单元7的构造。

时钟切换单元7的功能概述如下。首先，当时钟选择命令SELCK变为“0”时，时钟切换单元7中与门705的输出信号S03和触发器706的输出信号S04最后变为“1”，并且与门715的输出信号S13和触发器716的输出信号S14变为“0”。因此，输入时钟CLKI0通过与门707和或门720，并且输出作为输入时钟CLKI。此外，当时钟选择命令SELCK变为“1”时，时钟切换单元7中与门705的输出信号S03和触发器706的输出信号S04最后变为“0”，并且与门715的输出信号S13和触发器716的输出信号S14变为“1”。因此，输入时钟CLKI1通过与门717和或门720，并且被输出作为输入时钟CLKI。在该情况下，将在随后描述时钟切换单元7的各个单元的详细操作。

接下来，将描述分频器1和6。分频器1具有向下计数器1a和触发器1b。这里，向下计数器1a是重复与来自时钟切换单元7的输入时钟CLKI的上升沿同步逐个减去计数值CNT1和当计数值CNT1变为“0”时与随后的输入时钟CLKI的上升沿同步接收分频比数据DIVR作为计数值CNT1的操作的计数器。此外，当输出到重置端R的重置信号R1变为“1”时，向下计数器1a与随后的输入时钟CLKI的上升沿同步将计数值CNT1重置为“0”。此外，向下计数器1a在计数值CNT1为“0”的周期中将计数结束信号OVR设定为“1”，并且在计数值CNT1为“0”之外的值的周期中将计数结束信号OVR设定为“0”。触发器1b与输入时钟CLKI的上升沿同步接收从向下计数器1a输出的计数结束信号OVR，并且将计数结束信号OVR输出到相位比较器3作为基准时钟CLKREF。

分频器6具有向下计数器6a和触发器6b。这里，向下计数器6a是重复与来自VCO5的输出时钟CLKO的上升沿同步逐个减去计数值CNT6和当计数值CNT6变为“0”时与随后的输出时钟CLKO的上升沿同步接收分频比数据DIVF作为计数值CNT6的操作的计数器。此外，当输出到重置端R的重置信号R6变为“1”时，向下计数器6a与随后的输出时钟CLKO的上升沿同步将计数值CNT6重置为“0”。此外，向下计数器6a在计数值CNT6为“0”的周期中将计数结束信号OVR设定为“1”，并且在计数值CNT6为“0”之外的值的周期中将计数结束信号OVR设定为“0”。触发器6b与输出时钟CLKO的上升沿同步接收从向下计数器6a输出的计数结束信号OVF，并且将计数结束信号OVF作为反馈时钟CLKFB输出到相位比较器3。

接下来，将描述时序控制单元8。触发器801到803构造基于从上侧设备输出的时钟选择信息SEL生成时钟选择命令SELCK的电路。首先，触发器801和802与输入时钟CLKI的上升沿同步顺序地变换时钟选择信息SEL，并且将变换的时钟选择信息输出作为信号SELD。此外，触发器803在输出到使能端子EN的基准时钟CLKREF为“1”的周期中与输入时钟CLKI的上升沿同步地接收触发器802的输出信号SELD，并且输出所接收的信号作为时钟选择命令SELCK。如上所述的时钟切换单元7基于时钟选择命令SELCK来选择输入时钟。

与门811和触发器812构造输出表示输入时钟CLKI0和CLKI1中的哪一个当前被输出作为输入时钟CLKI的时钟确定信号DSELCK的电路。这里，与门811在时钟切换单元7的与门705的输出信号S03为“0”并且与门715的输出信号S13为“1”时输出“1”，并且在其他情况下输出“0”。此外，触发器812与输入时钟CLKI的上升沿同步地接收与门811的输出信号，并且输出所接收的信号作为时钟确定信号DSELCK。在时钟选择命令SELCK从“0”变换到“1”之后，当输出输入时钟CLKI1作为输入时钟CLKI的操作开始时，时钟确定信号DSELCK从“0”变为“1”。此外，在时钟选择命令SELCK从“1”变换到“0”之后，当输出输入时钟CLKI0作为输入时钟CLKI的操作开始时，时钟确定信号DSELCK从“1”变为“0”。在该情况下，将随后描述生成时钟确定信号DSELCK的操作的细节。

不一致检测单元821和与门822构造在切换时钟选择信息SEL之后当分频器1生成基准时钟CLKREF时将基准时钟CLKREF提供到分频器1作为重置信号R1的电路。更具体地，不一致检测单元821在触发器802的输出信号SELD与时钟确定信号DSELCK一致时将不一致检测信号NE1设定为“0”，并且在输出信号SELD与时钟确定信号DSELCK不一致时将不一致检测信号NE1设定为“1”。此外，与门822将不一致检测信号NE1为“1”的周期中生成的基准时钟CLKREF提供给分频器1的向下计数器1a作为重置信号R1。

多路复用器823在时钟选择命令SELCK为“0”的情况下选择与输入时钟CLKI0相对应的分频比数据RA，在时钟选择命令SELCK为“1”的情况下选择与输入时钟CLKI1相对应的分频比数据RB，并且将所选择的分频比数据提供到向下计数器1a作为分频比数据DIVR。

不一致检测单元831以及触发器832和833构造在由已被改变的时钟选择命令SELCK指定的输入时钟CLKI0或CLKI1开始被输出作为输入时钟CLKI的周期中停止分频器6的操作的电路。更具体地，不一致检测单元831在时钟选择命令SELCK与时钟确定电路DSELCK一致时将不一致检测信号NE2设定为“0”，并且在时钟选择命令SELCK与时钟确定电路DSELCK不一致时将不一致检测信号NE2设定为“1”。触发器832和833与输出时钟CLKO的上升沿同步顺序地变换不一致检测信号NE2，并且将变换的不一致检测信号NE2输出到向下计数器6a和触发器6b作为重置信号R6。

多路复用器834在时钟选择命令SELCK为“0”的情况下选择与输入时钟CLKI0相对应的分频比数据FA，在时钟选择命令SELCK为“1”的情况下选择与输入时钟CLKI1相对应的分频比数据FB，并且将所选择的分频比数据提供到向下计数器6a作为分频比数据DIVF。

前述是根据本发明实施例的时钟生成电路的详细构造。

接下来，将描述根据本发明实施例的操作。图3是示出时钟切换单元7的时钟切换操作细节的时间图。在图3所示的示例中，初始状态被设定为SELCK=“0”、S01=“0”、S02=“0”、S03=“1”、S04=“1”、S11=“0”、S12=“0”、S13=“0”和S14=“0”。在该情况下，输入时钟CLKI0通过与门707和或门730，并且被输出作为输入时钟CLKI。

接下来，如果与输入时钟CLKI=CLKI0的上升沿同步，时钟选择命令SELCK从“0”上升为“1”（在时间t1处），那么与门705的输出信号S03变为“0”，该输出信号s03通过随后的输入时钟CLKI0的下降沿被写入到触发器706中，并且触发器706的输出信号S04变为“0”（在时间t2处）。因此，与门707防止输入时钟CLKI0通过与门707，并且因此输入时钟CLKI停止。此后，与输入时钟CLKI1的上升沿同步，时钟选择命令SELCK=“1”顺序地通过触发器701和702，并且因此触发器702的输出信号S01变为“1”（在时间t3处）。与输入时钟CLKI0的上升沿同步，该信号S01=“1”顺序地通过触发器703和704，并且因此触发器704的输出信号S02变为“1”（在时间t4处）。

另一方面，与输入时钟CLKI0的上升沿同步，时钟选择命令SELCK=“1”顺序地通过触发器711和712，并且因此触发器712的输出信号S11变为“1”（在时间t11处）。与输入时钟CLKI1的上升沿同步，该信号S11=“1”顺序地通过触发器713和714，并且因此触发器714的输出信号S12变为“1”（在时间t12处）。因此，与门715的输出信号S13变为“1”。该信号S13=“1”通过输入时钟CLKI1的下降沿被写入触发器716中，并且因此触发器716的输出信号S14变为“1”（在时间t13处）。因此，输入时钟CLKI1从将触发器716的输出信号S14设定为上升到“1”的输入时钟CLKI1的下降沿接下来的上升沿通过与门717，并且被输出作为输入时钟CLKI（在时间t14处）。

因为在输入时钟CLKI停止之后，在输入时钟CLKI1的初始上升沿从或门720输出时，信号变为S03=“0”和S13=“1”，所以与门811的输出信号变为“1”。结果，信号“1”通过相同输入时钟CLKI1的初始上升沿被写入触发器812中。因为此，在或门720的输出（其中通过时钟选择命令SELCK=“1”指定了输入时钟CLKI1）开始时，触发器812输出的时钟确定信号DSELCK从“0”上升为“1”。

接下来，如果与输入时钟CLKI=CLKI1的上升沿同步，时钟选择命令SELCK从“1”下降到“0”（在时间t5处），那么与门715的输出信号S13变为“0”。该信号S13由随后的输入时钟CLKI1的下降沿写入触发器716中，并且因此触发器716的输出信号S14变为“0”（在时间t6处）。因此，与门717防止输入时钟CLKI1通过与门717，并且因此输入时钟CLKI停止。此后，与输入时钟CLKI0的上升沿同步，时钟选择命令SELCK=“0”顺序地通过触发器711和712，并且因此触发器712的输出信号S11变为“0”（在时间t7处）。与输入时钟CLKI1的上升沿同步，该信号S11=“0”顺序地通过触发器713和714，并且因此触发器714的输出信号S12变为“0”（在时间t8处）。

另一方面，与输入时钟CLKI1的上升沿同步，时钟选择命令SELCK=“0”顺序地通过触发器701和702，并且因此触发器702的输出信号S01变为“0”（在时间t15处）。与输入时钟CLKI0的上升沿同步，该信号S01=“0”顺序地通过触发器703和704，并且因此触发器704的输出信号S02变为“0”（在时间t16处）。因此，与门705的输出信号S03变为“1”。该信号S03=“1”通过输入时钟CLKI0的下降沿被写入触发器706中，并且因此触发器706的输出信号S04变为“1”（在时间t17处）。因此，输入时钟CLKI0从将触发器706的输出信号S04设定为上升到“1”的输入时钟CLKI0的下降沿接下来的上升沿通过与门707，并且被输出作为输入时钟CLKI（在时间t18处）。

因为在输入时钟CLKI停止之后，在输入时钟CLKI0的初始上升沿从或门720输出时，信号变为S03=“1”和S13=“0”，所以与门811的输出信号变为“0”。因此，信号“0”通过相同输入时钟CLKI0的初始上升沿被写入触发器812中。因为此，在或门720的输出（其中通过时钟选择命令SELCK=“0”指定了输入时钟CLKI0）开始时，触发器812输出的时钟确定信号DSELCK从“1”下降为“0”。

前述是时钟切换单元7的详细时钟切换操作。根据该时钟切换单元7，即使在输入时钟CLKI0和CLKI1的频率相互有很大不同的情况下，可以执行时钟切换而不出现从或门获得的输入时钟CLKI的波形中的干扰。

接下来，将描述根据本发明实施例的时钟生成电路的整个操作。图4是示出根据本发明实施例的时钟生成电路的概要操作的时间图。图4示出了分频器1中的向下计数器1a的计数值CNT1、分频器6中向下计数器6a的计数值CNT6、基准时钟CLKREF和反馈时钟CLKFB的生成情况以及时序控制单元8执行的控制内容。

在所示的示例中，在输入时钟CLKI由分频器1向下计数的周期中切换时钟选择信息SEL。在本发明的实施例中，如果在时钟选择信息SEL被切换之后分频器1的向下计数器1a的计数值CNT1变为“0”，那么输出基准时钟CLKREF。这里，在基准时钟CLKREF和反馈时钟CLKFB相互相位同步的情况下，在输出基准时钟CLKREF的时间附近，输出反馈时钟CLKFB。

在切换时钟选择信息SEL之后，当输出基准时钟CLKREF时，时序控制单元8根据时钟选择信息SEL切换时钟选择命令SELCK，并且基于时钟选择信息SEL使得时钟切换单元7开始输入时钟的切换。此外，当执行输入时钟的切换时，时序控制单元8重置分频器1和6以将计数值CNT1和CNT6设定为“0”，并且停止分频器1和6的计数操作。

此外，为了匹配使用时钟切换单元7完成时钟切换操作和由时钟选择命令SELCK指示开始从时钟切换单元7输出输入时钟CLKI0或CLKI1，时序控制单元8使分频器1和6开始与新的输入时钟相对应的分频比的向下计数。因此，当分频器1和6开始与新的分频比相对应的向下计数时，分频器1和6输出基准时钟CLKREF和反馈时钟CLKFB。此后，分频器1每当在将输入时钟CLKI向下计数了与新的分频比相对应的数目时输出基准时钟CLKREF，并且分频器6每当在将输出时钟CLKO向下计数了与新的分频比相对应的数目时输出反馈时钟CLKFB。在该情况下，在切换之后，分频器1和6几乎同时基于与输入时钟CLKI相对应的新的分频比开始分频操作，并且因此分别输出几乎是相互相位匹配的基准时钟CLKREF和反馈时钟CLKFB。

图5是示出如上所述的时钟生成电路的详细操作的时间图。此外，图6和7是示出在时钟切换开始的时间t24附近的详细操作和时钟切换完成的时间t25附近的详细操作的时间图。在所示的示例中，在初始状态中，信号变为SEL=“0”、SELCK=“0”和DSELCK=“0”，输入时钟CLKI0被输出作为输入时钟CLKI，并且分频器1向下计数输入时钟CLKI=CLKI0。此外，如果时钟选择信息SEL从“0”上升到“1”（在时间t21处），那么与输入时钟CLKI=CLKI0的上升沿同步，该时钟选择信息SEL=“1”顺序地通过触发器801和802，并且因此触发器802的输出信号SELD变为“1”。结果，不一致检测单元821使不一致检测信号NE1从“0”上升到“1”（在时间t22处）。

此后，如果分频器1的向下计数器1a的计数值CNT1变为“0”，如图6中所示，那么计数结束信号OVR变为“1”，并且该信号OVR=“1”通过下一个输入时钟CLKI=CLKI0的上升沿被写入触发器1b中。因此，触发器1b使基准时钟CLKREF从“0”上升到“1”（在时间t23处）。在此时，通过输入时钟CLKI=CLKI0的上升沿，向下计数器1a接收在那时从多路复用器823输出的分频比数据RA作为计数值CNT1，并且将计数结束信号OVR设定为“0”。此外，当基准时钟CLKREF变为“1”时，与门822将重置信号R1设定为“1”。

此外，如果在基准时钟CLKREF变为“1”之后输入时钟CLKI=CLKI0上升，触发器802的输出信号SELD=“1”通过输入时钟的上升沿被写入触发器803中，并且因此时钟选择命令SELCK从“0”变为“1”（在时间t24处）。因此，时钟切换单元7开始将输入时钟CLKI从输入时钟CLKI0切换到输入时钟CLKI1的操作，并且在短时间内，中断输入时钟CLKI的输出。此外，通过在基准时钟CLKREF变为“1”之后升高输入时钟CLKI=CLKI0，向下计数器1a在那时输出的计数结束信号OVR=“0”被写入触发器1b中以将基准时钟CLKREF设定为“0”，并且在那时被输入重置信号R1=“1”的向下计数器1a被重置以将向下计数器1a的计数值CNT1设定为“0”并且将计数结束信号OVR设定为“1”。此后，因为输入时钟CLKI被中断，所以向下计数器1a保持计数值CNT1=“0”以及计数结束信号OVR=“1”，并且触发器1b保持基准时钟CLKREF“0”（参考图6的左侧）。

在基准时钟CLKREF和反馈时钟CLKFB相互同步的情况下，几乎在分频器1输出基准时钟CLKREF的同时，分频器6输出反馈时钟CLKFB（参考图5中的时间t23附近）。

另一方面，当时钟选择命令SELCK从“0”变为“1”时（在时间t24处），如图7中所示，不一致检测单元831使不一致检测信号NE2上升到“1”。与输出时钟CLKO的上升沿同步，该不一致检测信号NE2=“1”顺序地通过触发器832和833，并且被提供到向下计数器6a和触发器6b，作为重置信号R6。此外，如果在重置信号R6变为“1”之后输出时钟CLKO上升，向下计数器6a和触发器6b被重置，并且因此向下计数器6a的计数值CNT6变为“0”，计数结束信号OVF变为“1”，并且反馈时钟CLKFB变为“0”。这里，触发器832和833用于将不一致检测信号NE2与输出时钟CLKO同步，所述不一致检测信号NE2与输入时钟CLKI同步地改变，并且稍微延迟重置信号R6=“1”的提供，以使得在分频器6几乎在基准时钟CLKREF的同时输出反馈时钟CLKFB之后，重置信号R6=“1”被提供到向下计数器6a和触发器6b。

此后，因为在不一致检测信号NE2为“1”时重置信号R6=“1”被提供到向下计数器6a和触发器6b，所以信号被保持在CNT6=“0”、OVF=“1”和CLKFB=“0”的状态中（参考图7的左侧）。

此后，如果时钟切换单元7完成时钟切换操作并且开始将由时钟选择命令SELCK=“1”指定的输入时钟CLKI1输出作为输入时钟CLKI的操作（在时间t25处），如图6中所示，在切换之后，向下计数器1a输出的计数结束信号OVR=“1”通过初始输入时钟CLKI=CLKI1的上升沿被写入触发器1b中，并且因此基准时钟CLKREF变为“1”。此外，因为当生成初始输入时钟CLKI=CLKI1的上升沿时信号变为SELCK=“1”，多路复用器823输出与输入时钟CLKI1相对应的分频比数据RB。因为此，向下计数器1a通过初始输入时钟CLKI=CLKI1的上升沿接收分频比数据RB，以将分频比数据RB输出作为计数值CNT1，并且将计数结束信号OVR设定为“0”。

接下来，如果在时钟切换之后，第二输入时钟CLKI=CLKI1从时钟切换单元7被输出，那么向下计数器1a输出的计数结束信号OVR=“0”通过输入时钟CLKI=CLKI1的上升沿被写入触发器1b中，并且因此基准时钟CLKREF变为“0”。此外，向下计数器1a通过第二输入时钟CLKI=CLKI1的上升沿将计数值CNT1设定为RB-1。此后，分频器1向下计数输入时钟CLKI=CLKI1。如果计数值CNT1变为“0”，那么向下计数器1a重复以生成基准时钟CLKREF，接收分频比数据RB以输出其作为计数值CNT1，并且再次向下计数输入时钟CLKI=CLKI1（参考图6的右侧）。

另一方面，如果输出输入时钟CLKI1作为输入时钟CLKI的操作开始（在时间t25处）并且不一致检测信号NE2变为“0”，如图7中所示，那么与输出时钟CLKO的第二上升沿同步，重置信号R6变为“0”。此外，如果重置信号R6变为“0”，那么在随后的输出时钟CLKO上升时，向下计数器6a输出的计数结束信号OVR=“1”被写入分频器6中的触发器6b中，并且因此反馈时钟CLKFB变为“1”。此外，因为在输出时钟CLKO上升时时钟选择命令SELCK为“1”，所以多路复用器834输出与输入时钟CLKI1相对应的分频比数据FB。因为此，通过输出时钟CLKO的上升，向下计数器6b接收分频比数据FB作为计数值CNT6，并且将计数结束信号OVF设定为“0”。

此后，如果生成了随后的输出时钟CLKO，那么向下计数器6a输出的计数结束信号OVF=“0”被写入分频器6中的触发器6b中，并且反馈时钟CLKFB变为“0”。此外，通过输出时钟CLKO的上升，向下计数器6b将计数值CNT6设定为FB-1。然后，分频器6向下计数输出时钟CLKO。如果计数值CNT6变为“0”，向下计数器6b重复以生成反馈时钟CLKFB，接收分频比数据FB以输出其作为计数值CNT6，并且再次向下计数输出时钟CLKO（参考图7的右侧）。

虽然描述了当时钟选择信息SEL从“0”切换到“1”时的操作，但是时钟选择信息SEL从“1”切换到“0”时的操作也是相同的（参考图5的右侧）。

如上所述，根据本发明的实施例，在切换时钟选择信息SEL之后当输出基准时钟CLKREF时，通过使用时钟切换单元7的时钟切换操作开始，并且在执行时钟切换时分频器1和6停止。此外，为了匹配时钟切换操作的完成和由时钟选择信息SEL指示输出输入时钟CLKI0或CLKI1的开始，在切换之后使得分频器1和6开始与新的输入时钟相对应的分频比的分频操作（向下计数）。因此，在切换输入时钟之后生成基准时钟CLKREF的时序和生成反馈时钟CLKFB的时序在切换输入时钟之后几乎可以相互一致，并且因此防止环路单元2失去同步。

<第二实施例>

图8是示出根据本发明第二实施例的时钟生成电路的构造的电路图。图9是示出时钟生成电路的概要操作的时间图，并且图10是示出根据本发明实施例的各个单元的波形的时间图。根据上述的本发明的第一实施例，在切换时钟选择信息SEL的情况下，分频器1中的输入时钟CLKI的计数值CNT1在此后变为“0”，并且当输出基准时钟CLKREF时，切换时钟选择命令SELCK以匹配时钟选择信息SEL。根据本发明的第二实施例，如图9中所示，例如在分频器1基于分频比数据RA执行分频操作的周期中时钟选择信息SEL从“0”切换到“1”的情况下，在切换时钟选择信息SEL之后使分频器1的输入时钟CLKI的计数值CNT1为与分频比数据RA和“0”之间的中间值相对应的切换基准数据MIDA（例如，MIDA=RA/2），并且因此切换时钟选择命令SELCK以匹配时钟选择信息SEL。

为了实现如上所述的时钟选择命令SELCK的切换，如图8中所示，根据该实施例的时钟生成电路的时序控制单元8A包括多路复用器824、一致检测单元825和触发器826。

这里，在时钟确定信号DSELCK为“0”的情况下（即，在当前从时钟切换单元7输出输入时钟CLKI0的情况下），多路复用器824输出被设定为与输入时钟CLKI0的分频操作相对应的切换基准数据MIDA（例如MIDA=RA/2），并且在时钟确定信号DSELCK为“1”的情况下（即，在当前从时钟切换单元7输出输入时钟CLKI1的情况下），多路复用器824输出被设定为与输入时钟CLKI1的分频操作相对应的切换基准数据MIDB（例如，MIDB=RB/2）。在分频器1的向下计数器1a的计数值CNT1与多路复用器824的输出数据相一致的情况下，一致检测单元825输出“1”，并且在计数值CNT1与多路复用器824的输出数据不一致的情况下，一致检测单元825输出“0”。触发器826通过输入时钟CLKI的上升沿接收一致检测单元825的输出信号，并且将所接收的信号提供到触发器803的使能端子EN作为信号SELE。

根据该构造，如图10中所示，在时钟选择信息SEL从“0”变为“1”之后分频器1的计数值CNT1与切换基准数据MIDA一致的情况下，信号SELE和重置信号R1通过随后的输入时钟CLKI的上升沿变为“1”，并且向下计数器1a通过第二输入时钟CLKI的上升沿被重置以将计数值CNT1设定为“0”并且将计数结束信号OVR设定为“1”。此外，时钟选择命令SELCK通过第二输入时钟CLKI的上升沿从“0”切换到“1”，并且时钟切换单元7开始将输入时钟CLKI从输入时钟CLKI0切换到输入时钟CLKI1的操作。在该操作期间，输入时钟信号CLKI的输出被中断，并且因此分频器1保持CNT1=“0”和OVR=“1”的状态。

此后，如果时钟切换单元7完成了时钟切换操作并且在时钟切换之后输出初始输入时钟CLKI=CLKI1，那么与输入时钟CLKI的上升沿同步，分频器1的触发器1b在那时接收计数结束信号OVR=“1”，并且输出所接收的信号作为基准时钟CLKREF。此外，分频器1的向下计数器1a与输入时钟CLKI的上升沿同步地接收分频比数据RB，以将计数值CNT1设定为RB并且将计数结束信号OVR设定为“0”。另一方面，当在时钟切换之后输出初始输入时钟CLKI=CLKI1时，时钟确定信号DSELCK从“0”切换到“1”，以将不一致检测信号NE1设定为“0”。

接下来，如果在时钟切换之后第二输入时钟CLKI被输出，那么计数结束信号OVR被写入触发器1a中，以将基准时钟CLKREF设定为“0”，并且向下计数器1a将计数值CNT1设定为RB-1。此后，向下计数器1a向下计数输入时钟CLKI。此外，每当计数值CNT1变为“0”，它被重复以生成基准时钟CLKREF并且将分频比数据RB设定为计数值CNT1。

其他操作与根据本发明第一实施例的操作相同。

在本发明的该实施例中，获得与根据本发明第一实施例相同的效果。

<其他实施例>

如上所述，描述了本发明的第一和第二实施例。另外，可以考虑本发明的各种实施例，例如如下。

（1）在上述实施例中，时钟切换单元7选择和输出两种输入时钟中的一个。然而，可以采用选择和输出三种或更多的输入时钟中的一个的时钟切换单元。

（2）在上述实施例中，在切换时钟选择信息SEL之后根据分频器1的计数值变为预定值来切换时钟选择命令SELCK。然而，在切换时钟选择信息SEL之后，还可以根据分频器6的计数值变为预定值来切换时钟选择命令SELCK。

（3）在上述实施例中，确定分频比数据RA、RB、FA和FB，使得输出时钟CLKO的频率在切换输入时钟CLKI之前和之后变得彼此相等。然而，如果确定这些分频比数据RA、RB、FA和FB是困难的并且基准时钟CLKREF和反馈时钟CLKFB之间的相位差异不严重，那么可以设定分频比数据以便改变输出时钟CLKO的频率。

（4）在上述实施例中，在切换时钟选择信息SEL之后，切换用于时钟切换单元7的时钟选择命令SELCK，切换用于输出分频器1中的一个基准时钟的输入时钟的数目R（=DIVR+1）和用于输出分频器6中的一个反馈时钟的输出时钟的数目F（=DIVF+1）的设定，并且当生成时钟确定信号DSELCK时，该时钟确定信号DSELCK表示在时钟切换单元7的切换之后由时钟选择命令SELCK指定的输入时钟的输出开始，分频器1和6开始切换之后与新设定的数目相对应的计数操作。然而，作为使分频器1和6开始切换之后与新设定的数目相对应的计数操作的机会，可以采用除了改变时钟确定信号DSELCK之外的想法。例如，在时钟选择命令SELCK被切换、然后时钟生成电路包括在该处确定地改变信号的节点的情况下，可以采用该节点的信号改变作为使分频器1和6开始切换之后与新设定的数目相对应的计数操作的机会。在上述实施例中，用于该机会的信号可以不是时钟确定信号DSELCK，并且例如可以是通过将时钟选择命令SELCK延迟预定时间所获得的信号。

（5）在上述实施例中，设定分频比数据RA、RB、FA和FB，使得输出时钟CLKO的频率在切换输入时钟CLKI之前和之后变得彼此相等。然而，即使设定了用于分频器1的分频比数据R和用于分频器6的分频比数据F中的任何一个，也可以获得与根据本发明的上述实施例的效果相同的效果。

更具体地，如果假设输入时钟CLKI0的频率为fi，VCO5的输出时钟CLKO的频率为fo，那么分频比数据R和F以及频率fi和fo之间的关系满足以下等式（3）。

fo=fi*(F+1)/(R+1)……(3)

如等式（3）中所示，当输入时钟CLKI0的频率fi改变时，例如在改变之前和之后的频率fi的比值是整数，分频比数据R和分频比数据F中的任何一个可以被设定为不改变输出时钟CLKO的频率。

图11A和11B是示出经修改的时钟生成电路的详细构造的电路图。图11A中的时钟生成电路的构造在没有多路复用器823a的情况下与图2中的时钟生成电路相同。在图11A中，多路复用器823a将分频比数据RA提供到向下计数器1a作为独立于时钟选择命令SELCK的值的分频比数据DIVR。此外，由于多路复用器834，可以基于时钟选择命令SELCK的值来选择分频比数据FA或分频比数据FB。

此外，图11B中的时钟生成电路的构造与图2中的时钟生成电路的构造基本相同。然而，去除了多路复用器823，并且分频比数据RA被提供到向下计数器1a作为独立于图11B中的时钟选择命令SELCK的分频比数据DIVR。在图11B中，由于多路复用器834，可以基于时钟选择命令SELCK的值来选择分频比数据FA或分频比数据FB。

图11A中的多路复用器823a或图11B中的到向下计数器1a的输入（分频比数据RA）的构造可以被应用于根据图8中所示的第二实施例的时钟生成电路的构造。

最后，JP-A-2001-126411公开了一种在通过根据输入信号的频率来分频输出时钟而获得反馈时钟时切换分频比以使PLL的输出时钟的频率不变的技术。然后，JP-A-2001-126411不涉及在PLL如本发明中操作的情况下执行输入时钟的切换的技术，并且因此没有公开防止PLL的操作根据输入时钟的切换而变得不稳定的手段。

虽然已对于特定优选实施例示出和描述了本发明，对于本领域技术人员明显的是，可以基于本发明的教导而做出各种改变和修改。明显的是，这些改变和修改在如权利要求限定的本发明的精神、范围和意图内。

本发明基于2010年8月26日提交的日本专利申请No.2010-189050，其内容通过引用结合于此。

Claims (4)

1.一种时钟生成电路，包括：

第一分频器，所述第一分频器在每当计数R个（R是整数）输入时钟时输出基准时钟；

环路单元，所述环路单元包括第二分频器，所述第二分频器在每当计数F个（F是整数）输出时钟时输出反馈时钟，并且通过基于所述基准时钟和所述反馈时钟之间的相位误差控制输出时钟的频率来生成输出时钟，所述输出时钟与所述基准时钟相位同步并且具有所述基准时钟F倍的频率；

时钟切换单元，所述时钟切换单元在多个输入时钟中选择由时钟选择命令所指定的一个输入时钟并且将所选择的输入时钟提供到所述第一分频器；以及

时序控制单元，所述时序控制单元根据指定所述输入时钟的时钟选择信息的切换来切换用于所述时钟切换单元的时钟选择命令，切换用于将一个基准时钟输出到所述第一分频器的输入时钟的数目R的设定和用于将一个反馈时钟输出到所述第二分频器的输出时钟的数目F的设定中的至少一个，以及开始使用所述第一分频器对在切换设定之后的与所设定的数目R相对应的输入时钟的计数操作和使用所述第二分频器对在切换设定之后的与所设定的数目F相对应的输出时钟的计数操作，

其中，在所述时钟选择信息被切换之后，所述时序控制单元根据所述第一分频器中的输入时钟的计数值或所述第二分频器中的输出时钟的计数值变为预定值来切换用于所述时钟切换单元的时钟选择命令，并且在通过所述时钟切换单元开始由切换的时钟选择命令指定的输入时钟的输出的时刻使得所述第一分频器和所述第二分频器开始在切换设定之后的与所设定的数目R相对应的输入时钟的计数操作和在切换设定之后的与所设定的数目F相对应的输出时钟的计数操作。

2.根据权利要求1所述的时钟生成电路，其中，所述时钟切换单元输出相对于所述时钟选择命令的切换被延迟并且在切换后由所述时钟选择命令指定的输入时钟；以及

其中，所述时序控制单元根据用于所述时钟切换单元的时钟选择命令的切换来停止所述第一分频器和所述第二分频器，并且在通过所述时钟切换单元开始由切换的时钟选择命令指定的输入时钟的输出的时刻使得所述第一分频器和所述第二分频器开始在切换设定之后的与所设定的数目R相对应的输入时钟的计数操作和在切换设定之后的与所设定的数目F相对应的输出时钟的计数操作。

3.根据权利要求1所述的时钟生成电路，其中，所述时序控制单元根据用于所述时钟切换单元的时钟选择命令的切换来停止所述第一分频器，并延迟所述第二分频器的停止。

4.根据权利要求1所述的时钟生成电路，其中，在所述时钟选择信息的切换后，所述时序控制单元根据所述第一分频器输出所述基准时钟来切换用于所述时钟切换单元的时钟选择命令。