CN105515552B - 时钟产生电路和双电源系统 - Google Patents

Abstract

一种时钟产生电路和双电源系统，其中，所述电压检测电路适于根据第一电压和第一预设电压提供第一控制信号和第二控制信号，所述第一控制信号为所述第二控制信号的反相信号，在所述第一电压大于所述第一预设电压时所述第一控制信号为逻辑高电平，在所述第一电压小于或等于所述第一预设电压时所述第一控制信号为逻辑低电平，所述第一控制信号和第二控制信号的逻辑高电平的电压均与所述第一电压相等；所述第一反相器的电源端适于接收所述第一电压，所述第一反相器的输出端连接所述与非门的第一输入端、第二PMOS管的栅极和第一NMOS管的栅极；所述与非门的电源端适于接收所述第一电压，所述与非门的第二输入端适于接收所述第二控制信号。

Description

时钟产生电路和双电源系统

技术领域

本发明涉及电路领域，尤其涉及一种时钟产生电路和双电源系统。

背景技术

如图1所示，双电源系统包括输出电容C40、M+1个第一子单元10和M个第二子单元20，M≥1。所述双电源系统的电源电压包括第一电压VDD和第二电压VDDQ，所述第一电压VDD可以为1.2V、1.5V或1.8V，所述第二电压VDDQ为1.8V～5.5V。

第m个第二子单元的输入端连接第m个第一子单元的输出端，第m个第二子单元的输出端连接第m+1个第一子单元的输入端，1≤m≤M。第1个第一子单元的输入端连接所述双电源系统的输入端，第M+1个第一子单元10的输出端连接所述输出电容C40的第一端和所述双电源系统的输出端。输出电容C40的第二端接地。

所述第一子单元包括：第一开关SW1和第二电容C20，所述第一开关SW1的第一端连接所述第二电容C20的第一端和所述第一子单元10的输入端。所述第一开关SW1的第二端连接所述第一子单元10的输出端。

所述第二子单元包括：第二开关SW2和第三电容C30，所述第二开关SW2的第一端连接所述第三电容C30的第一端和所述第二子单元20的输入端。所述第二开关SW2的第二端连接所述第二子单元20的输出端。

结合图2所示，所述第二电容C20的第二端适于接收第一时钟信号CK1。所述第一开关SW1的控制端适于接收第二时钟信号CK2。所述第三电容C30的第二端适于接收第三时钟信号CK3。所述第二开关SW2的控制端适于接收第四时钟信号CK4。

所述第一时钟信号CK1为第三时钟信号CK3的反相信号。在第一时钟信号CK1的一个时钟周期内，所述第二时钟信号CK2的上升沿晚于所述第一时钟信号CK1的上升沿且第二时钟信号CK2的下降沿早于所述第一时钟信号CK1的下降沿，所述第四时钟信号CK4的上升沿晚于所述第三时钟信号CK3的上升沿且第四时钟信号CK4的下降沿早于所述第三时钟信号CK3的下降沿。

第二时钟信号CK2和第四时钟信号CK4的幅值直接影响第一开关SW1和第二开关SW2的等效电阻。即第二时钟信号CK2和第四时钟信号CK4的幅值越大，第一开关SW1和第二开关SW2的等效电阻越小。

因此，为了减小第一开关SW1和第二开关SW2的等效电阻，需要将第二时钟信号CK2和第四时钟信号CK4的幅值设置的比较高。图3为一种现有时钟产生电路的结构示意图。

所述时钟产生电路包括：第一反相器10、第一电容10、第一PMOS管MP10、第二PMOS管MP20和第一NMOS管MN10。所述时钟产生电路适于根据内部时钟信号CK2L产生第二时钟信号CK2。

具体的，当内部时钟信号CK2L为逻辑高电平时，第一NMOS管MN10导通，第二PMOS管MP20截止，所以，第二时钟信号CK2的电压为0V。逻辑低电平的第二时钟信号CK2使得第一PMOS管MP10导通，第一PMOS管MP10的漏极电压变为与第一电压VDD相同。

当内部时钟信号CK2L由逻辑高电平变为逻辑低电平时，第一NMOS管MN10截止，第二PMOS管MP20导通，第二反相器10的输出端电压变为与第二电压VDDQ相等，所以第一PMOS管MP10的漏极电压变为第一电压VDD和第二电压VDDQ之和。由于第二PMOS管MP20导通，所以，第二时钟信号CK2的电压为第一电压VDD和第二电压VDDQ之和。然而，当第二电压VDDQ较大，例如5.5V时，就会造成第二时钟信号CK2的幅值过高，这会降低开关和双电源系统的可靠性。

发明内容

本发明解决的问题是现有时钟信号的幅值过大。

为解决上述问题，本发明提供一种一种时钟产生电路，包括：第一反相器、与非门、第一电容、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管和电压检测电路；所述电压检测电路适于根据第一电压和第一预设电压提供第一控制信号和第二控制信号，所述第一控制信号为所述第二控制信号的反相信号，在所述第一电压大于所述第一预设电压时所述第一控制信号为逻辑高电平，在所述第一电压小于或等于所述第一预设电压时所述第一控制信号为逻辑低电平，所述第一控制信号和第二控制信号的逻辑高电平的电压均与所述第一电压相等；所述第一反相器的电源端适于接收所述第一电压，所述第一反相器的输出端连接所述与非门的第一输入端、第二PMOS管的栅极和第一NMOS管的栅极；所述与非门的电源端适于接收所述第一电压，所述与非门的第二输入端适于接收所述第二控制信号，所述与非门的输出端连接所述第一电容的第一端；所述第一电容的第二端连接第一PMOS管的漏极、第二PMOS管的源极和第四PMOS管的漏极；所述第一PMOS管的源极适于接收第一电压，所述第一PMOS管的栅极适于接收所述第二控制信号；所述第二PMOS管的漏极连接所述第一NMOS管的漏极和第三PMOS管的栅极；所述第一NMOS管的源极接地；所述第三PMOS管的源极适于接收第二电压，所述第三PMOS管的漏极连接所述第四PMOS管的源极；所述第四PMOS管的栅极适于接收所述第一控制信号。

可选的，所述电压检测电路包括：分压电路、比较器、第二反相器和第二NMOS管；所述分压电路的输入端适于输入所述第一电压，所述分压电路的第一输出端连接所述第二NMOS管的漏极，所述分压电路的第二输出端连接所述比较器的第一输入端；所述第二NMOS管的源极接地；所述比较器的电源端适于接收所述第一电压，所述比较器的第二输入端适于接收基准电压，所述基准电压与所述第一预设电压和所述分压电路的分压比相关，所述比较器的输出端连接所述第二反相器的输入端，所述比较器的输出端适于提供所述第一控制信号；所述第二反相器的电源端适于接收所述第一电压，所述第二反相器的输出端适于提供所述第二控制信号。

可选的，所述分压电路包括：N个第五PMOS管，N≥2；第1个第五PMOS管的源极连接所述分压电路的输入端，第n个第五PMOS管的源极连接第n-1个第五PMOS管的栅极和漏极，N≥n≥2，第N个第五PMOS管的漏极连接所述分压电路的第一输出端，所述N个第五PMOS管中的一个第五PMOS管的源极连接所述分压电路的第二输出端。

可选的，第N个第五PMOS管的源极连接所述分压电路的第二输出端。

可选的，所述时钟产生电路还包括第六PMOS管；所述第一PMOS管通过所述第六PMOS管接收所述第一电压，所述第六PMOS管的栅极适于接收第三控制信号；所述第二控制信号为逻辑高电平且所述第一电压大于第二预设电压时，所述第三控制信号为逻辑高电平且所述第三控制信号的逻辑高电平的电压与所述第一电压相等；所述第二控制信号为逻辑高电平且所述第一电压小于或等于所述第二预设电压时，所述第三控制信号为逻辑高电平且所述第三控制信号的逻辑高电平的电压与所述第二预设电压相等；所述第二控制信号为逻辑低电平时，所述第三控制信号为逻辑低电平。

可选的，所述第二预设电压为5V。

可选的，所述第一预设电压为2.5V～3.5V。

可选的，第一电容的电容值为0.1PF～10PF。

本发明还提供一种双电源系统，包括：上述的时钟产生电路、输出电容和M个第二子单元，以及M+1或M个第一子单元，M≥1；当所述双电源系统包括M+1个第一子单元时，第1个第一子单元的输入端连接所述双电源系统的输入端，第m个第二子单元的输入端连接第m个第一子单元的输出端，第m个第二子单元的输出端连接第m+1个第一子单元的输入端，1≤m≤M，第M+1个第一子单元的输出端连接所述输出电容的第一端和所述双电源系统的输出端；当所述双电源系统包括M个第一子单元时，第1个第一子单元的输入端连接所述双电源系统的输入端，第1个第一子单元的输出端连接第1个第二子单元的输入端，第k个第一子单元的输入端连接第k-1个第二子单元的输出端，第k个第一子单元的输出端连接第k个第二子单元的输入端，2≤k≤M，第M个第二子单元的输出端连接所述输出电容的第一端和所述双电源系统的输出端；所述输出电容的第二端接地；所述第一子单元包括：第一开关和第二电容，所述第一开关的第一端连接所述第二电容的第一端和所述第一子单元的输入端。所述第一开关的第二端连接所述第一子单元的输出端；所述第二子单元包括：第二开关和第三电容，所述第二开关的第一端连接所述第三电容的第一端和所述第二子单元的输入端。所述第二开关的第二端连接所述第二子单元的输出端；所述时钟产生电路中第三PMOS管的栅极连接所述第一开关或第二开关的控制端。

可选的，所述第二电容的第二端适于接收第一时钟信号，所述第一开关的控制端适于接收第二时钟信号；所述第三电容的第二端适于接收第三时钟信号。所述第二开关的控制端适于接收第四时钟信号，所述第一时钟信号为第三时钟信号的反相信号；在所述第一时钟信号的一个时钟周期内，所述第二时钟信号的上升沿晚于所述第一时钟信号的上升沿且第二时钟信号的下降沿早于所述第一时钟信号的下降沿，所述第四时钟信号的上升沿晚于所述第三时钟信号的上升沿且第四时钟信号的下降沿早于所述第三时钟信号的下降沿。

与现有技术相比，当第一电压足够大时，本发明实施例提供的时钟信号的幅值与第一电压一样，具有较高的电压。当第一电压较小时，时钟信号的幅值在第一电压的基础上增加了一个PMOS管的阈值电压，这样既可以增大时钟信号的幅值，降低开关的等效电阻，又不会使幅值过大而影响使用该时钟信号的开关可靠性。

附图说明

图1是一种双电源系统的结构示意图；

图2是现有双电源系统的时钟信号波形示意图；

图3是现有时钟信号产生电路结构示意图；

图4是本发明实施例的时钟信号产生电路的一结构示意图；

图5是本发明实施例的电压检测电路的结构示意图；

图6是本发明实施例的时钟信号产生电路的另一结构示意图；

图7是本发明实施例的双电源系统的时钟信号波形示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

如图4所示，本发明实施例提供一种时钟产生电路，包括：第一反相器1、与非门2、第一电容C11、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1和电压检测电路。

所述电压检测电路适于根据第一电压VDDQ和第一预设电压提供第一控制信号DBEN和第二控制信号DBENB。所述第一控制信号DBEN为所述第二控制信号DBENB的反相信号，在所述第一电压VDDQ大于第一预设电压时所述第一控制信号DBEN为逻辑高电平，在所述第一电压VDDQ小于或等于第一预设电压时所述第一控制信号DBEN为逻辑低电平。所述第一控制信号DBEN和第二控制信号DBENB的逻辑高电平的电压均与第一电压VDDQ相等。

所述第一反相器1的电源端适于接收所述第一电压VDDQ，所述第一反相器1的输出端连接所述与非门2的第一输入端、第二PMOS管MP2的栅极和第一NMOS管MN1的栅极。所述与非门2的电源端适于接收所述第一电压VDDQ，所述与非门2的第二输入端适于接收所述第二控制信号DBENB，所述与非门2的输出端连接所述第一电容C11的第一端。

所述第一电容C11的第二端连接第一PMOS管MP1的漏极、第二PMOS管MP2的源极和第四PMOS管MP4的漏极。所述第一PMOS管MP1的源极适于接收第一电压VDDQ，所述第一PMOS管MP1的栅极适于接收所述第二控制信号DBENB。

所述第二PMOS管MP2的漏极连接所述第一NMOS管MN1的漏极和第三PMOS管MP3的栅极。所述第一NMOS管MN1的源极接地。

所述第三PMOS管MP3的源极适于接收第二电压VPRE，所述第三PMOS管MP3的漏极连接所述第四PMOS管MP4的源极。所述第四PMOS管MP4的栅极适于接收所述第一控制信号DBEN。

所述第一电压VDDQ可以为1.8V～5.5V。所述第一预设电压可以为2.5V～3.5V。所述第二电压VPRE可以小于所述第一电压VDDQ。第一电容C11的电容值可以为0.1PF～10PF。所述第一反相器1的输入端可以接收内部时钟信号CKL，所述第三PMOS管MP3的栅极适于输出时钟信号CK。

下面将第一PMOS管的漏极简称为A点。

当所述第一电压VDDQ大于第一预设电压时，所述第一控制信号DBEN为逻辑高电平，第二控制信号DBENB为逻辑低电平，第一PMOS管MP1导通，第四PMOS管MP4关断，与非门2输出端的电压与第一电压VDDQ相等；导通的第一PMOS管MP1使得A点电压与第一电压VDDQ相等；当内部时钟信号CKL为逻辑低电平时，第一NMOS管MN1导通，而第二PMOS管MP2关断，时钟信号CK的电压为0V；当内部时钟信号CKL由逻辑低电平变为逻辑高电平时，第一NMOS管MN1关断，而第二PMOS管MP2导通，时钟信号CK的电压变为与A点电压相等，即第一电压VDDQ。

也就说，当所述第一电压VDDQ大于第一预设电压时，时钟信号CK的逻辑高电平与第一电压VDDQ相等。

当所述第一电压VDDQ小于或等于第一预设电压时，第一控制信号DBEN为由逻辑高电平变为逻辑低电平时，第二控制信号DBENB变为逻辑高电平，第一PMOS管MP1关断，第四PMOS管MP4导通；当内部时钟信号CKL为逻辑低电平时，与非门2输出端的电压为0V，第一NMOS管MN1导通，而第二PMOS管MP2关断，时钟信号CK的电压为0V；0V的时钟信号CK使得第三PMOS管MP3导通，A点的电压变为与第二电压VPRE相等；当内部时钟信号CKL由逻辑低电平变为逻辑高电平时，第一NMOS管MN1关断，而第二PMOS管MP2导通；与非门2输出端的电压变为与第一电压VDDQ相等，由于第一电容C11的关系，使得A点的电压变为第一电压VDDQ和第二电压VPRE之和，因而第一PMOS管MP1导通；导通的第一PMOS管MP1使得A点的电压逐渐降低，直至A点的电压等于第一电压VDDQ和第一PMOS管MP1的阈值电压之和后，第一PMOS管MP1再次关断，A点的电压箝位在第一电压VDDQ和第一PMOS管MP1的阈值电压之和，导通的第二PMOS管MP2使得时钟信号CK的电压变为与A点电压相等，即第一电压VDDQ和第一PMOS管MP1的阈值电压之和。

也就说，当所述第一电压VDDQ小于或等于第一预设电压时，时钟信号CK的逻辑高电平与第一电压VDDQ和第一PMOS管MP1的阈值电压之和相等。

从上述工作过程可以看出，当第一电压VDDQ足够大时，时钟信号CK的幅值与第一电压VDDQ一样，具有较高的电压。当第一电压VDDQ较小时，时钟信号CK的幅值在第一电压VDDQ的基础上增加了一个PMOS管的阈值电压，这样既可以增大时钟信号CK的幅值，又不会使幅值过大而影响使用该时钟信号CK的开关。

如图5所示，所述电压检测电路可以包括：分压电路31、比较器32、第二反相器33和第二NMOS管MN2。

所述分压电路31的输入端适于输入所述第一电压VDDQ，所述分压电路31的第一输出端连接所述第二NMOS管MN2的漏极，所述分压电路31的第二输出端连接所述比较器32的第一输入端。所述第二NMOS管MN2的源极接地。

所述比较器32的电源端适于接收所述第一电压VDDQ，所述比较器32的第二输入端适于接收基准电压VREF，所述基准电压VREF与所述第一预设电压和所述分压电路31的分压比相关，所述比较器32的输出端连接所述第二反相器33的输入端，所述比较器32的输出端适于提供所述第一控制信号DBEN。所述第二反相器33的电源端适于接收所述第一电压VDDQ，所述第二反相器33的输出端适于提供所述第二控制信号DBENB。

当分压电路31的第二输出端电压大于基准电压VREF时，比较器32输出的第一控制信号DBEN为逻辑高电平，所述第二反相器33输出的第二控制信号DBENB为逻辑低电平。当分压电路31的第二输出端电压小于或等于基准电压VREF时，比较器32输出的第一控制信号DBEN为逻辑低电平，所述第二反相器33输出的第二控制信号DBENB为逻辑高电平。所述逻辑高电平的电压与第一电压VDDQ相等，所述逻辑低电平为0V。

所述分压电路31可以包括：N个第五PMOS管，N≥2。

第1个第五PMOS管MP51的源极连接所述分压电路31的输入端，第n个第五PMOS管的源极连接第n-1个第五PMOS管的栅极和漏极，N≥n≥2，第N个第五PMOS管MP5N的漏极连接所述分压电路31的第一输出端，所述N个第五PMOS管中的一个第五PMOS管的源极连接所述分压电路31的第二输出端。

可选的，第N个第五PMOS管MP5N的源极连接所述分压电路31的第二输出端。可以理解的是，该情况下，第一预设电压＝N*基准电压VREF。

所述第二NMOS管MN2的栅极可以接收所述电压检测电路的使能端EN，用于接收控制所述电压检测电路是否工作的使能信号。

如图6所示，所述时钟产生电路还可以包括第六PMOS管MP6。

所述第一PMOS管MP1通过所述第六PMOS管MP6接收所述第一电压VDDQ，所述第六PMOS管MP6的栅极适于接收第三控制信号VCLAMP。

具体的，所述第六PMOS管MP6的源极适于接收所述第一电压VDDQ，所述第六PMOS管MP6漏极连接所述第五PMOS管MP5的源极。

所述第二控制信号DBENB为逻辑高电平且所述第一电压VDDQ大于第二预设电压时，所述第三控制信号VCLAMP为逻辑高电平且所述第三控制信号VCLAMP的逻辑高电平的电压与所述第一电压相等VDDQ。

所述第二控制信号DBENB为逻辑高电平且所述第一电压VDDQ小于或等于所述第二预设电压时，所述第三控制信号VCLAMP为逻辑高电平且所述第三控制信号VCLAMP的逻辑高电平的电压与所述第二预设电压相等。

所述第二控制信号DBENB为逻辑低电平时，所述第三控制信号VCLAMP为逻辑低电平。所述第二预设电压可以为5V。

假设第一电压VDDQ小于所述第二预设电压，时钟产生电路的工作过程如下：

当所述第一电压VDDQ大于第一预设电压时，所述第一控制信号DBEN为逻辑高电平，第二控制信号DBENB为逻辑低电平，第三控制信号VCLAMP为逻辑低电平，第一PMOS管MP1导通，第六PMOS管MP6导通，第四PMOS管MP4关断，与非门2输出端的电压与第一电压VDDQ相等；导通的第一PMOS管MP1和第六PMOS管MP6使得A点电压与第一电压VDDQ相等；当内部时钟信号CKL为逻辑低电平时，第一NMOS管MN1导通，而第二PMOS管MP2关断，时钟信号CK的电压为0V；当内部时钟信号CKL由逻辑低电平变为逻辑高电平时，第一NMOS管MN1关断，而第二PMOS管MP2导通，时钟信号CK的电压变为与A点电压相等，即第一电压VDDQ。

也就说，当所述第一电压VDDQ大于第一预设电压时，时钟信号CK的逻辑高电平与第一电压VDDQ相等。

当所述第一电压VDDQ小于或等于第一预设电压时，第一控制信号DBEN为由逻辑高电平变为逻辑低电平时，第二控制信号DBENB变为逻辑高电平，第三控制信号VCLAMP也变为逻辑高电平，第一PMOS管MP1关断，第六PMOS管MP6关断，第四PMOS管MP4导通；当内部时钟信号CKL为逻辑低电平时，与非门2输出端的电压为0V，第一NMOS管MN1导通，而第二PMOS管MP2关断，时钟信号CK的电压为0V；0V的时钟信号CK使得第三PMOS管MP3导通，A点的电压变为与第二电压VPRE相等；当内部时钟信号CKL由逻辑低电平变为逻辑高电平时，第一NMOS管MN1关断，而第二PMOS管MP2导通；与非门2输出端的电压变为与第一电压VDDQ相等，由于第一电容C11的关系，使得A点的电压变为第一电压VDDQ和第二电压VPRE之和，因而第一PMOS管MP1导通，第六PMOS管MP6导通；导通的第一PMOS管MP1和第六PMOS管MP6使得A点的电压逐渐降低，由于第二预设电压大于第一电压VDDQ，所以A点的电压逐渐降低至第二预设电压和第六PMOS管MP1的阈值电压之和后，第一PMOS管MP1或第六PMOS管MP6再次关断，A点的电压箝位在第二预设电压和第六PMOS管MP1的阈值电压之和，导通的第二PMOS管MP2使得时钟信号CK的电压变为与A点电压相等，即第二预设电压和第六PMOS管MP1的阈值电压之和。

也就说，当所述第一电压VDDQ小于或等于第一预设电压时，时钟信号CK的逻辑高电平与第二预设电压和第六PMOS管MP1的阈值电压之和相等，即与第三控制信号VCLAMP的逻辑高电平的电压和第六PMOS管MP1的阈值电压之和相等。

由上述工作过程可以看出，第六PMOS管MP6的增加，可以使时钟信号CK的幅值变得更加可控，而不需完全依赖第一电压VDDQ的限制。

本发明还提供一种双电源系统，包括：上述实施例的时钟产生电路、输出电容和M个第二子单元，以及M+1或M个第一子单元，M≥1。

图1示出双电源系统包括M+1个第一子单元10时，第一子单元10、第二子单元20和输出电容C40的结构和连接关系。具体的，第1个第一子单元10的输入端连接所述双电源系统的输入端Vin，第m个第二子单元20的输入端连接第m个第一子单元10的输出端，第m个第二子单元20的输出端连接第m+1个第一子单元10的输入端，1≤m≤M，第M+1个第一子单元10的输出端连接所述输出电容C40的第一端和所述双电源系统的输出端Vout。所述输出电容C40的第二端接地。

所述第一子单元10包括：第一开关SW1和第二电容C20，所述第一开关SW1的第一端连接所述第二电容C20的第一端和所述第一子单元10的输入端。所述第一开关SW1的第二端连接所述第一子单元10的输出端。

所述第二子单元20包括：第二开关SW2和第三电容C30，所述第二开关SW2的第一端连接所述第三电容C30的第一端和所述第二子单元20的输入端。所述第二开关SW2的第二端连接所述第二子单元20的输出端。

当所述双电源系统包括M个第一子单元10时，第1个第一子单元10的输入端连接所述双电源系统的输入端Vin，第1个第一子单元10的输出端连接第1个第二子单元20的输入端，第k个第一子单元10的输入端连接第k-1个第二子单元20的输出端，第k个第一子单元10的输出端连接第k个第二子单元20的输入端，2≤k≤M，第M个第二子单元20的输出端连接所述输出电容C40的第一端和所述双电源系统的输出端Vout。

与现有技术所不同的是，第一开关或第二开关的控制端连接上述实施例的时钟产生电路中第三PMOS管MP3的栅极。

结合图7所示，所述第二电容C20的第二端适于接收第一时钟信号CK1。所述第一开关SW1的控制端适于接收第二时钟信号CK2。所述第三电容C30的第二端适于接收第三时钟信号CK3。所述第二开关SW2的控制端适于接收第四时钟信号CK4。

将上述实施例的时钟产生电路提供的时钟信号CK作为第二时钟信号CK2或第四时钟信号CK4。所述第一时钟信号CK1为第三时钟信号CK3的反相信号。在第一时钟信号CK1的一个时钟周期内，所述第二时钟信号CK2的上升沿晚于所述第一时钟信号CK1的上升沿且第二时钟信号CK2的下降沿早于所述第一时钟信号CK1的下降沿，所述第四时钟信号CK4的上升沿晚于所述第三时钟信号CK3的上升沿且第四时钟信号CK4的下降沿早于所述第三时钟信号CK3的下降沿。

所述第二时钟信号CK2或第四时钟信号CK4的上升沿和下降沿的控制可以由内部时钟信号CKL来决定，而内部时钟信号CKL的产生电路可以由现有技术来实现。上述实施例提供的时钟产生电路可以对内部时钟信号CKL的幅值进行处理，既可以增大第二时钟信号CK2和第四时钟信号CK4的幅值，降低第一开关SW1和第二开关SW2的等效电阻，又不会使第二时钟信号CK2和第四时钟信号CK4的幅值过大而破坏第一开关SW1和第二开关SW2可靠性，从而提高了双电源系统的稳定性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种时钟产生电路，其特征在于，包括：第一反相器、与非门、第一电容、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管和电压检测电路；

所述电压检测电路适于根据第一电压和第一预设电压提供第一控制信号和第二控制信号，所述第一控制信号为所述第二控制信号的反相信号，在所述第一电压大于所述第一预设电压时所述第一控制信号为逻辑高电平，在所述第一电压小于或等于所述第一预设电压时所述第一控制信号为逻辑低电平，所述第一控制信号和第二控制信号的逻辑高电平的电压均与所述第一电压相等；

所述第一反相器的电源端适于接收所述第一电压，所述第一反相器的输出端连接所述与非门的第一输入端、第二PMOS管的栅极和第一NMOS管的栅极；

所述与非门的电源端适于接收所述第一电压，所述与非门的第二输入端适于接收所述第二控制信号，所述与非门的输出端连接所述第一电容的第一端；

所述第一电容的第二端连接第一PMOS管的漏极、第二PMOS管的源极和第四PMOS管的漏极；

所述第一PMOS管的源极适于接收第一电压，所述第一PMOS管的栅极适于接收所述第二控制信号；

所述第二PMOS管的漏极连接所述第一NMOS管的漏极和第三PMOS管的栅极；

所述第一NMOS管的源极接地；

所述第三PMOS管的源极适于接收第二电压，所述第三PMOS管的漏极连接所述第四PMOS管的源极；

所述第四PMOS管的栅极适于接收所述第一控制信号。

2.如权利要求1所述的时钟产生电路，其特征在于，所述电压检测电路包括：分压电路、比较器、第二反相器和第二NMOS管；

所述分压电路的输入端适于输入所述第一电压，所述分压电路的第一输出端连接所述第二NMOS管的漏极，所述分压电路的第二输出端连接所述比较器的第一输入端；

所述第二NMOS管的源极接地；

所述比较器的电源端适于接收所述第一电压，所述比较器的第二输入端适于接收基准电压，所述基准电压与所述第一预设电压和所述分压电路的分压比相关，所述比较器的输出端连接所述第二反相器的输入端，所述比较器的输出端适于提供所述第一控制信号；

所述第二反相器的电源端适于接收所述第一电压，所述第二反相器的输出端适于提供所述第二控制信号。

3.如权利要求2所述的时钟产生电路，其特征在于，所述分压电路包括：N个第五PMOS管，N≥2；

第1个第五PMOS管的源极连接所述分压电路的输入端，第n个第五PMOS管的源极连接第n-1个第五PMOS管的栅极和漏极，N≥n≥2，第N个第五PMOS管的漏极连接所述分压电路的第一输出端，所述N个第五PMOS管中的一个第五PMOS管的源极连接所述分压电路的第二输出端。

4.如权利要求3所述的时钟产生电路，其特征在于，第N个第五PMOS管的源极连接所述分压电路的第二输出端。

5.如权利要求1所述的时钟产生电路，其特征在于，还包括第六PMOS管；

所述第一PMOS管通过所述第六PMOS管接收所述第一电压，所述第六PMOS管的栅极适于接收第三控制信号；

所述第二控制信号为逻辑高电平且所述第一电压大于第二预设电压时，所述第三控制信号为逻辑高电平且所述第三控制信号的逻辑高电平的电压与所述第一电压相等；

所述第二控制信号为逻辑高电平且所述第一电压小于或等于所述第二预设电压时，所述第三控制信号为逻辑高电平且所述第三控制信号的逻辑高电平的电压与所述第二预设电压相等；

所述第二控制信号为逻辑低电平时，所述第三控制信号为逻辑低电平。

6.如权利要求5所述的时钟产生电路，其特征在于，所述第二预设电压为5V。

7.如权利要求1所述的时钟产生电路，其特征在于，所述第一预设电压为2.5V～3.5V。

8.如权利要求1所述的时钟产生电路，其特征在于，第一电容的电容值为0.1PF～10PF。

9.一种双电源系统，其特征在于，包括：权利要求1至8任一权利要求所述的时钟产生电路、输出电容和M个第二子单元，以及M+1或M个第一子单元，M≥1；

当所述双电源系统包括M+1个第一子单元时，第1个第一子单元的输入端连接所述双电源系统的输入端，第m个第二子单元的输入端连接第m个第一子单元的输出端，第m个第二子单元的输出端连接第m+1个第一子单元的输入端，1≤m≤M，第M+1个第一子单元的输出端连接所述输出电容的第一端和所述双电源系统的输出端；

当所述双电源系统包括M个第一子单元时，第1个第一子单元的输入端连接所述双电源系统的输入端，第1个第一子单元的输出端连接第1个第二子单元的输入端，第k个第一子单元的输入端连接第k-1个第二子单元的输出端，第k个第一子单元的输出端连接第k个第二子单元的输入端，2≤k≤M，第M个第二子单元的输出端连接所述输出电容的第一端和所述双电源系统的输出端；

所述输出电容的第二端接地；

所述第一子单元包括：第一开关和第二电容，所述第一开关的第一端连接所述第二电容的第一端和所述第一子单元的输入端，所述第一开关的第二端连接所述第一子单元的输出端；

所述第二子单元包括：第二开关和第三电容，所述第二开关的第一端连接所述第三电容的第一端和所述第二子单元的输入端，所述第二开关的第二端连接所述第二子单元的输出端；

所述时钟产生电路中第三PMOS管的栅极连接所述第一开关或第二开关的控制端。

10.如权利要求9所述的双电源系统，其特征在于，所述第二电容的第二端适于接收第一时钟信号，所述第一开关的控制端适于接收第二时钟信号；

所述第三电容的第二端适于接收第三时钟信号，所述第二开关的控制端适于接收第四时钟信号，所述第一时钟信号为第三时钟信号的反相信号；

在所述第一时钟信号的一个时钟周期内，所述第二时钟信号的上升沿晚于所述第一时钟信号的上升沿且第二时钟信号的下降沿早于所述第一时钟信号的下降沿，所述第四时钟信号的上升沿晚于所述第三时钟信号的上升沿且第四时钟信号的下降沿早于所述第三时钟信号的下降沿。