CN103916121B - 用于控制时钟信号的频率变化的电路 - Google Patents

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Abstract

本文中公开了用于控制时钟信号频率变化的电路，其用于阻止时钟信号频率的不希望的变化。当在基准时钟信号的相位和反馈时钟信号的相位已被锁定的状态中，基准时钟信号中生成处于设定范围之外的频率变化时，用于生成反馈时钟信号的控制电压保持恒定，以使得生成在反馈时钟信号频率中的突然变化被阻止。

Description

用于控制时钟信号的频率变化的电路
技术领域
本发明涉及用于控制时钟信号的电路，更具体地涉及用于控制时钟信号频率的变化的电路，该电路能够控制时钟信号频率中不希望且突然的变化。
背景技术
通常，时钟信号用于在系统内或系统之间的同步，并且多种装置被设计成基于时钟信号执行处理。
当接收到的时钟信号频率中生成突然变化时，系统无法执行内部处理或系统中生成错误。
使用时钟信号的系统可以是例如液晶显示器（LCD）。LCD的时序控制器是用于接收外部时钟信号并且基于时钟信号执行处理的代表性装置之一。
时钟信号可包括例如干净的时钟信号和扩频时钟（Spread Spectrum Clock，下文中称为“SSC”）信号。干净的时钟信号是指频率保持恒定的时钟信号，SSC信号是指频率随时间变化以减少电磁干扰（EMI）的时钟信号。当接收到的时钟信号的频率中生成不希望且突然的变化时，使用这种干净的时钟信号或SSC信号的系统将无法执行正常处理。
图1（a）示出了干净的时钟信号频率的突然变化，图1（b）示出了SSC信号频率的突然变化。
图1（a）示出了当不希望且突然的频率变化（如“A1”）因不明的外部或内部影响生成在用于系统的干净的时钟信号中时随时间变化的频率变化。
图1（b）示出了当不希望且突然的频率变化（如“A2”）因不明的外部或内部影响生成在用于系统的SSC信号中时随时间变化的频率变化。
频率中不希望且突然的变化（如图1（a）和图1（b）的“A1”和“A2”）的原因可包括由于外部电路、电源噪声、接地噪声以及芯片内的噪声导致的EMI。
在干净的时钟信号或SSC信号与数据或另一时钟信号相同步的系统中，SSC信号或干净的时钟信号频率中的突然变化可能不维持同步或者可能导致数据丢失。此外，具有频率突变量的SSC信号或干净的时钟信号可偏离系统中可接收的频率范围。
因此，如果传统的系统中生成时钟信号频率的突然，则系统无法正常操作并且需要一系列其他处理（例如，重启系统）以进行正常操作。
通常，可使用锁相环路（下文中称为“PLL”）去除干净的时钟信号频率的突然变化（例如，图1（a）的突然变化）。在这种情况下，为了阻止干净的时钟信号频率的突然变化，PLL需要被设计成具有非常小的环路带宽。为了使PLL具有非常小的环路带宽，环路滤波器的电容器需要具有高电容。环路滤波器的电容器的电容的增大导致了增大的芯片尺寸。因此，如果PLL设计成具有非常小的环路带宽以阻止干净的时钟信号频率的突然变化，则效率非常低。
此外，很难通过控制PLL的环路带宽控制SSC信号频率的突然变化（例如，图1（b）的突然变化）。SSC信号的频率继续随时间变化。因此，如果将PLL设计成具有非常小的环路带宽时，将使分布式频率特征恶化。因此，PLL具有可归因于分布式频率特征的受限的环路带宽。因此，无法仅通过控制PLL的环路带宽去除SSC信号频率的突然变化。
因此，需要能够有效阻止时钟信号如使用在系统中的干净的时钟信号或SSC信号的频率的突然变化的技术。
发明内容
因此，本发明致力于解决现有技术中出现的问题，本发明的目的在于提供用于控制时钟信号的频率变化的电路，其能够阻止时钟信号（如使用在系统中的干净时钟信号或SSC信号）频率中的突然变化。
为了实现以上目的，根据本发明的一方面，提供了用于控制时钟信号频率变化的电路，其包括相位检测器、振荡控制器、电压控制振荡器（VCO）、时钟输出电路、以及频率控制器。相位控制器用于响应于频率控制信号生成基准时钟信号与反馈时钟信号的相位差信号。振荡控制器用于生成与相位差信号对应的控制电压。电压控制振荡器（VCO）用于生成具有与控制电压对应的频率的振荡信号。时钟输出电路用于使用振荡信号提供反馈时钟信号和生成遮蔽信号，其中该遮蔽信号包括关于反馈时钟信号的相位的信息。而频率控制器用于生成频率控制信号，如果在基准时钟信号的相位和反馈时钟信号的相位已被锁定的状态中，基准时钟信号的频率的变化确定为处于设定范围之外，则频率控制信号被激活；在预定的固定时间和预定的固定时间之后的比较时间期间维持频率控制信号的激活；以及基于遮蔽信号，维持比较时间，直到基准时钟信号的相位确定为已接近反馈时钟信号的相位的时候。在频率控制信号被激活时，相位差检测器通过控制相位差信号规律地维持从时钟输出电路生成的反馈时钟信号的频率。
此外，根据本发明的另一方面，提供了用于控制时钟信号频率变化的电路，其包括锁相环（PLL）电路、遮蔽信号发生器、以及频率控制器。锁相环电路用于通过将基准时钟信号与反馈时钟信号的相位相互比较生成相位差信号；生成对应于相位差信号的反馈时钟信号；以及当接收到激活的频率控制信号时，规律地维持反馈时钟信号的频率。遮蔽信号发生器用于生成遮蔽信号，其中该遮蔽信号包括关于反馈时钟信号的相位的信息。而频率控制器用于通过将基准时钟信号与反馈时钟信号相互比较来确定基准时钟信号的相位与反馈时钟信号的相位是否已被锁定，以及当在这些相位已被锁定的状态中基准时钟信号的频率处于预定范围之外时，向PLL电路提供激活的频率控制信号。
附图说明
在结合附图阅读以下详细描述之后，本发明的上述目的及其他特征和优点将变得显而易见，在附图中：
图1（a）是示出干净时钟信号频率的突然变化的波形图；
图1（b）是示出SSC信号频率的突然变化的波形图；
图2是示出根据本发明的用于控制时钟信号频率的变化的电路的示例性实施方式的框图；
图3（a）是示出干净时钟信号频率的突然变化已被阻止的状态的波形图；
图3（b）是示出SSC信号频率的突然变化已被阻止的状态的波形图；
图4是示出根据本发明实施方式的反馈时钟信号被控制的状态的波形图；
图5是示出图2的振荡控制器的详细框图；
图6是示出振荡信号的频率根据控制电压的变化的图表；
图7是示出图2的时钟输出电路的详细框图；
图8是图7的时钟输出电路的时序图；
图9是图2的频率控制器的详细框图；
图10是锁定检测器的时序图；
图11是当频率变量检测器不处于锁定状态时频率变化检测器的时序图；
图12和图13是处于锁定状态的频率变化检测器的时序图；
图14是控制信号发生器的时序图；
图15是示出控制信号发生器生成具有逻辑电平LOW的频率控制信号的时序图；
图16是相位检测器的框图；
图17是图16的相位检测器的时序图；
图18（a）和图18（b）是基于是否施加延迟时间TPDH而处于正常状态和异常状态的上信号AB_UP和下信号AB_DN的时序图；以及
图19是图2的实施方式的时序图。
具体实施方式
下面将更详细地参考本发明的优选实施方式，其中附图中示出了优选实施方式的示例。只要可能，在整个说明书和附图中使用相同附图标记指示相同或相似部分。
下文中使用的用于和术语不应解释为具有常见或字典中的含义，而应解释成具有符合本发明技术领域的含义和概念。
因此，以下描述和附图例示了本发明实施方式，而不是限制本发明的范围。本领域普通技术人员应理解，这些实施方式还存在多种修改和等同。
本发明的实施方式可用于LCD的时序控制器。
更具体地，本发明的实施方式可使用在时序控制器的输入端，并可配置成控制输入时钟信号频率的突然变化。
根据本发明的用于控制时钟信号频率的变化的电路可包括：用于阻止时钟信号频率的突然变化的PLL。可以图2所示的框图的形式实施该电路的实施方式。
图2的实施方式具有通过阻止干净的时钟信号或SSC信号频率的突然变化（如图1（a）或图1（b）所示）而稳定干净的时钟信号或SSC信号的频率（如图3（a）或图3（b）所示）的构造。
图2的实施方式具有如上所述的PLL结构，并可包括：相位检测器10、频率控制器12、振荡控制器14、电压控制振荡器（Voltage-Controlled Oscillator，VCO)16以及时钟输出电路18。
相位检测器10配置成接收基准时钟信号REF和反馈时钟信号FEB以及输出上信号AB_UP和下信号AB_DN。上信号AB_UP和下信号AB_DN是基准时钟信号REF与反馈时钟信号FEB的相位差信号。
相位检测器10从频率控制器12接收频率控制信号PDH_O。相位检测器10设置成在接收到具有逻辑电平LOW的频率控制信号PDH_O时根据常见PLL操作输出上信号AB_UP和下信号AB_DN，和当接收到具有逻辑电平HIGH的频率控制信号PDH_O时将上信号AB_UP和下信号AB_DN的输出固定到逻辑电平LOW。
振荡控制器14配置成从相位检测器10接收上信号AB_UP和下信号AB_DN，和输出控制电压VCONT。
VCO16配置成接收控制电压VCONT和输出振荡信号VCOOUT。
时钟输出电路18配置成接收振荡信号VCOOUT和输出反馈时钟信号FEB与遮蔽信号MASK。
此外，频率控制器12接收基准时钟信号REF、反馈时钟信号FEB、上信号AB_UP、下信号AB_DN、遮蔽信号MASK以及输入信号AB_T<0:1>，根据基准时钟信号REF的频率中是否生成突然变化而生成具有逻辑电平HIGH或逻辑电平LOW的频率控制信号PDH_O，以及将频率控制信号PDH_O供给至相位检测器10。
当执行正常操作时，根据图2的实施方式的电路接收基准时钟信号REF并输出与参考时钟REF具有相同频率的反馈时钟信号FEB。也就是说，根据图2的实施方式的电路执行PLL操作。
如果基准时钟信号REF为SSC信号，则当执行正常操作时根据图2的实施方式的电路的环路带宽可设置成很好地符合SSC信号的调制比和调制频率的值。
基准时钟信号REF的频率和相位与反馈时钟信号FEB的频率和相位匹配的状态被称为锁定状态。
在锁定状态中，当基准时钟信号REF的频率突然变化时，频率控制器12检测基准时钟信号REF频率的突然变化，相位检测器10将上信号AB_UP和下信号AB_DN维持在逻辑电平LOW，并且从振荡控制器14生成的控制电压VCONT被固定。
根据上述操作，根据图2的实施方式的电路以这样的方式操作，以将反馈时钟信号FEB的频率维持在与发生频率突然变化之前的状态相同的状态中，从而反馈时钟信号FEB频率的突然变化被阻止。
图4示出了根据本发明实施方式的当生成频率突变化时随时间变化的基准时钟信号REF的频率变化波形FREF和频率变化波形FFEB，其中突然的频率变化已被阻止。
如图4所示，当在频率突变化时间TABF中基准时钟信号REF的频率突然变化时，根据本发明实施方式的频率控制器12在时间TDET之后检测这种频率突变化。响应于此，根据本发明实施方式的频率控制器12将反馈时钟信号FEB的频率固定一段时间TE，以阻止反馈时钟信号FEB频率的突然变化。
在上述的结构中，振荡控制器14的详细构造将参照图5进行描述。图5是示出振荡控制器14的框图。
振荡控制器14可包括电荷泵20和低通滤波器（下文中称为“LPF”）22。
当从相位检测器10生成的上信号AB_UP具有逻辑电平HIGH时，电荷泵20的开关SW1导通，因此电荷泵20根据恒定电压VDD的电流（即，上电流）供给至LPF22。当根据恒定电压VDD的电流（即，上电流）从电荷泵20生成时，从LPF22生成的控制电压VCONT升高。
此外，当从相位检测器10生成的下信号AB_DN具有逻辑电平HIGH时，电荷泵20的开关SW2导通，因此电荷泵20将根据接地GND的电流（即，下电流）供给至LPF22。将根据接地GND的电流（即，下电流）供给至LPF22指的是电流流过接地GND。因此，当电荷泵20提供根据接地GND的电流（即，下电流）流经的路径时，从LPF22生成的控制电压VCONT下降。
如果上信号AB_UP和下信号AB_DN同时具有逻辑电平HIGH时，电流不会从电荷泵20流至LPF22并且不会分流至接地GND。因此，从LPF22生成的控制电压VCONT保持恒定。
此外，如果上信号AB_UP和下信号AB_DN同时具有逻辑电平LOW时，LPF22的输入侧浮动，即，变成高阻（Hi-Z）状态。因此，从LPF22生成的控制电压VCONT保持恒定。
根据本发明实施方式,如果频率控制信号PDH_O（即，频率控制器12的输出）具有逻辑电平HIGH时，则上信号AB_UP和下信号AB_DN（即，相位检测器10的输出）都具有逻辑电平LOW。因此，控制电压VCONT保持恒定。
VCO16生成具有与控制电压VCONT的电平对应的频率的振荡信号VCOOUT。
也就是说，VCO16以这样的方式操作以具有相关性，例如图6所示的相关性。如图6所示，当控制电压VCONT保持恒定时，VCO16生成具有恒定频率的振荡信号VCOOUT。
下面将参照图7描述时钟输出电路18的详细构造。图7是时钟输出电路18的框图。时钟输出电路18包括遮蔽信号发生器30和除法电路32
图8是图7的时钟输出电路18的时序图。
遮蔽信号发生器30和除法电路32接收振荡信号VCOOUT。
除法电路32已示出为包括8-除法电路。除法电路32将振荡信号VCOOUT除以8并输出作为反馈时钟信号FEB的除法结果。
遮蔽信号发生器30可使用振荡信号VCOOUT和反馈时钟信号FEB生成遮蔽信号MASK，其具有等于距反馈时钟信号FEB的上升沿“±P_FEB/16”的相位差。也就是说，遮蔽信号MASK包括关于反馈时钟信号FEB的相位的信息。此处，P_FEB指示反馈时钟信号FEB的周期。
遮蔽信号发生器30已示出为生成具有等于距反馈时钟信号FEB的上升沿“±P_FEB/16”的相位差的遮蔽信号MASK，但本发明并不限于此。取决于制造商的目的，可以多种方式改变遮蔽信号发生器30的构造。
具有等于距反馈时钟信号FEB的上升沿“±P_FEB/16”的相位差的遮蔽信号MASK可具有与振荡信号VCOOUT的一个周期对应的脉冲宽度。此外，遮蔽信号MASK可改变为具有等于距反馈时钟信号FEB的上升沿“±P_FEB/n（其中n为自然数）”的相位差。遮蔽信号发生器30可使用振荡信号VCOOUT确定用于生成遮蔽信号MASK的相位差。也就是说，等于距反馈时钟信号FEB的上升沿“±P_FEB/16”的相位差可确定为，基于反馈时钟信号FEB的上升沿，提前半个周期的振荡信号VCOOUT的下降沿与推迟半个周期的振荡信号VCOOUT的下降沿之间的间隔。
在已生成的突然频率变化被阻止的间隔之后，遮蔽信号MASK被生成以设置正常操作开始的时间。
当在阻止突然频率变化已生成的间隔之后进入正常操作时，基准时钟信号REF与反馈时钟信号FEB之间可能出现相位差。当在遮蔽信号MASK的脉冲宽度内开始正常操作时，可以减少可归因于基准时钟信号REF与反馈时钟信号FEB之间的相位差的毛刺分量（glitchcomponent），并可以立即执行锁定。
另一方面，可以图9所示的框图形式实施频率控制器12。
参照图9，频率控制器12包括锁定检测器40、频率变化检测器42以及控制信号发生器44。
当PLL的状态不是锁定状态或者基准时钟信号REF没有频率突变化时，图9的频率控制器12执行与常见PLL的操作相同的操作。
当在锁定状态中基准时钟信号REF的频率突然变化时，根据本发明的频率控制器12控制相位检测器10的输出。
锁定检测器40通过将基准时钟信号REF与反馈时钟信号FEB进行相互比较确定PLL是否处于锁定状态，并基于确定的结果输出锁定检测信号PLL_LOCK。如果作为基准时钟信号REF与反馈时钟信号FEB之间的比较的结果PLL确定为处于锁定状态，则锁定检测器40输出具有逻辑电平HIGH的锁定检测信号PLL_LOCK。
如果在锁定状态中基准时钟信号REF的频率中生成突然变化时，频率变化检测器42使用锁定检测信号PLL_LOCK确定锁定状态并控制以进入正常操作。
也就是说，如果在锁定检测信号PLL_LOCK变成逻辑电平HIGH之后基准时钟信号REF的频率中生成突然变化时，图9的频率控制器12控制以生成具有突然频率变化的反馈时钟信号FEB。
如果在非锁定状态的状态中基准时钟信号REF的频率突然变化时，频率控制器12执行与常见PLL的操作相同的操作。
图10示出了根据锁定检测器40的操作的时序图。
在图10中，间隔LD1是根据本发明实施方式的电路变成锁定状态之前的间隔。在间隔LD1中，根据本发明实施方式的电路执行常见PLL操作。
根据本发明实施方式的电路在还没有实施锁定（如在间隔LD1中）的状态中执行PLL操作，并且执行用于将电路的状态改变至锁定状态的控制操作，其中在锁定状态中通过PLL操作基准时钟信号REF和反馈时钟信号FEB具有相同的频率和相位。间隔LD2为锁定状态间隔。
当进入间隔LD2时，锁定检测器40输出具有逻辑电平HIGH的锁定检测信号PLL_LOCK。
在锁定检测信号PLL_LOCK转变至逻辑电平HIGH之后，虽然基准时钟信号REF的频率突然变化并因此基准时钟信号REF和反馈时钟信号FEB不具有相同频率和相位，但锁定检测器40将锁定检测信号PLL_LOCK维持在逻辑电平HIGH，直至其响应于锁定复位信号LOCK_RST信号被复位。
根据本发明实施方式，在基准时钟信号REF频率的突然变化被阻止之后，当锁定检测器40响应于从频率变化检测器42生成的锁定复位信号LOCK_RST被复位时，锁定检测信号PLL_LOCK转变至逻辑电平LOW。
之后，锁定检测器40将基准时钟信号REF与反馈时钟信号FEB的频率和相位相互对比。作为对比的结果，如果基准时钟信号REF和反馈时钟信号FEB具有相同频率和相位（即，锁定状态）时，锁定检测器40输出具有逻辑电平HIGH的锁定检测信号PLL_LOCK。
为了使锁定检测器40将锁定检测信号PLL_LOCK维持在逻辑电平HIGH，基准时钟信号REF和反馈时钟信号FEB具有相同频率和相位的状态需要持续具体的时间。
在图10中，间隔LD3是基准时钟信号REF的频率中生成突然变化的间隔。此外，间隔LD4是基准时钟信号REF频率中发生的突然变化被检测到并反馈时钟信号FEB频率的突然变化被阻止的间隔。此外，间隔LD5是在经过间隔LD4后准备PLL锁定的间隔，并且是监视基准时钟信号REF和反馈时钟信号FEB是否将相同频率和相位维持具体的时间的间隔。此外，间隔LD6是基准时钟信号REF和反馈时钟信号FEB具有相同频率和相位的锁定状态被维持的间隔。
如上所述，如果根据本发明实施方式的电路不处于锁定状态（即，图10的间隔LD1），频率变化检测器42可如图11的时序图那样操作。
图11（a）示出了在没有执行PLL锁定的状态中反馈时钟信号FEB具有比基准时钟信号REF的频率更高的频率的示例。
在这种情况下，下信号AB_DN的脉冲宽度被确定为其中反馈时钟信号FEB具有比基准时钟信号REF的频率更高的频率的宽度。
图11（b）示出了在没有执行PLL锁定的状态中反馈时钟信号FEB具有比基准时钟信号REF更低的频率的示例。
在这种情况下，上信号AB_UP的脉冲宽度被确定为其中反馈时钟信号FEB具有比基准时钟信号REF更低的频率的宽度。
当如图11所示电路不处于锁定状态时，锁定检测器40输出具有逻辑电平LOW（L）的锁定检测信号PLL_LOCK。当锁定检测信号PLL_LOCK处于逻辑电平LOW时，频率变化检测器42输出具有逻辑电平LOW（L）的保持信号PDH和频率变化检测信号ABD。
根据本发明的实施方式，当如图11所示电路不处于锁定状态如处于图10的间隔LD1中时，可响应于从相位检测器10生成的上信号AB_UP和下信号DN控制反馈时钟信号FEB的频率，从而可执行锁定。当执行锁定时，根据本发明实施方式的电路的操作从间隔LD1改变到间隔LD2。
当检测到处于锁定状态的基准时钟信号REF频率的突然变化时，频率变化检测器42可如图12的时序图那样操作。
频率变化检测器42通过检测基准时钟信号REF相位的移动来检测基准时钟信号REF频率的突然变化。
图12（a）是当锁定状态中基准时钟信号REF的频率非常突然地变化时频率变化检测器42的时序图。
此外，图12（b）是当锁定状态中基准时钟信号REF的频率非常缓慢变化时频率变化检测器42的时序图。
如果基准时钟信号REF的下降沿出现在上信号AB_UP或下信号AB_DN处于逻辑电平HIGH的间隔中，频率变化检测器42识别出已发生的突然频率变化。
如果基准时钟信号REF的下降沿出现在上信号AB_UP或下信号AB_DN处于逻辑电平HIGH的间隔中，频率变化检测器42输出具有逻辑电平HIGH的保持信号PDH和频率变化检测信号ABD。
如果基准时钟信号REF的下降沿出现在上信号AB_UP或下信号AB_DN处于逻辑电平HIGH的间隔中，频率变化检测器42识别出已发生的突然频率变化。因此，检测时间TDET是必要的，直到频率变化检测器42输出具有逻辑电平HIGH的保持信号PDH和频率变化检测信号ABD。
当基准时钟信号REF频率中生成突然的变化时，频率变化检测器42可如图13的时序图那样操作。
图13是在基准时钟信号REF频率的突然变化被表示为随时间改变的频率变化的情况下频率变化检测器42的时序图。
当如图13所示，基准时钟信号REF频率中发生突然变化时，频率变化检测器42在检测时间TDET之后输出具有逻辑电平HIGH的保持信号PDH和频率变化检测信号ABD。
频率变化检测器42继续将处于逻辑电平HIGH的保持信号PDH维持一段预定、固定的时间TFixed，然后转变为将保持信号PDH维持在逻辑电平LOW。
当频率变化检测信号ABD频率中发生突然变化时，频率变化检测信号ABD在检测时间TDET之后转变至逻辑电平HIGH，继续将逻辑电平HIGH维持固定的时间TFixed和最大比较时间TComp_MAX，然后转变至逻辑电平LOW。
此外，在基准时钟信号REF频率中发生突然变化之后，锁定复位信号LOCK_RST将逻辑电平LOW继续维持检测时间TDET、固定的时间TFixed、以及最大比较时间TComp_MAX。其后，锁定复位信号LOCK_RST维持具有与基准时钟信号REF的一个周期或更少对应的脉冲宽度的逻辑电平（HIGH）间隔，然后转变至逻辑电平LOW。
锁定检测器40响应于锁定复位信号LOCK_RST而被复位，因此锁定检测器40再次输出具有逻辑电平LOW的锁定检测信号PLL_LOCK。
图13的最大比较时间TComp_MAX和固定的时间TFixed可通过频率变化检测器42的输入信号AB_T<1:0>来确定。
输入信号AB_T<1:0>可设计成具有2比特值，如‘00’、‘01’、‘10’、或‘11’。输入信号AB_T<1:0>可设置成根据突然频率变化的量和时间来以多种方式改变固定的时间TFixed和最大比较时间TComp_MAX。
例如，如果接收到为‘00’的输入信号AB_T<1:0>，固定的时间TFixed可设置为基于基准时钟信号REF的32时钟，而最大比较时间TComp_MAX可设置为基于基准时钟信号REF的224时钟。此外，如果接收到为‘11’的输入信号AB_T<1:0>，固定的时间TFixed可设置为基于基准时钟信号REF的64时钟，而最大比较时间TComp_MAX可设置为基于基准时钟信号REF的192时钟。
固定的时间TFixed和最大比较时间TComp_MAX都可基于基准时钟信号REF的周期进行表示。
这里，可以多种方式设置固定的时间TFixed，但固定的时间TFixed可设置成使得固定的时间TFixed与检测时间TDET的和变成突然的频率变化时间TABF或更高。
另一方面，控制信号发生器44接收来自频率变化检测器42的保持信号PDH和频率变化检测信号ABD。此外，控制信号发生器44接收基准时钟信号REF和遮蔽信号MASK。此外，控制信号发生器44使用接收的信号生成频率控制信号PDH_O并输出频率控制信号PDH_O。
图14中示出了根据控制信号发生器44的操作的时序图。此外，图14是当输出具有逻辑电平LOW的频率控制信号PDH_O时的时序图，并参照图15描述了控制信号发生器44输出具有逻辑电平LOW的频率控制信号PDH_O的示例。
如果基准时钟信号REF的上升沿出现在频率变化检测信号ABD处于逻辑电平HIGH并且同时保持信号PDH处于逻辑电平LOW的间隔中，控制信号发生器44在从基准时钟信号REF的上升沿起的一段时间TPDH之后输出具有逻辑电平LOW的频率控制信号PDH_O，在这段时间TPDH期间保持信号PDH维持逻辑电平HIGH。
频率变化检测信号ABD处于逻辑电平HIGH并且同时保持信号PDH处于逻辑电平LOW的间隔对应于最大比较时间TComp_MAX。
这里，比较时间TComp为在遮蔽信号MASK处于逻辑电平HIGH的间隔中出现基准时钟信号REF的上升沿之前用于比较的时间。
如果如图15所示基准时钟信号REF的上升沿出现在遮蔽信号MASK处于逻辑电平HIGH的间隔中，频率控制信号PDH_O在从基准时钟信号REF的上升沿起的时间TPDH之后转变至逻辑电平LOW，在这段时间TPDH期间保持信号PDH维持逻辑电平HIGH。
这里，保持信号PDH维持逻辑电平HIGH的时间TPDH可设计成小于TMASK/2。
TMASK指示遮蔽信号MASK维持逻辑电平HIGH的时间。
根据本发明的实施方式，图8的时间“P_FEB/8”可用作从时钟输出电路18生成的遮蔽信号MASK维持逻辑电平HIGH的时间。
虽然如图14所示在时间TABF期间基准时钟信号REF频率中生成突然变化，但是反馈时钟信号FEB频率中没有生成突然变化。因此，反馈时钟信号FEB在图15的频率控制信号PDH_O转变至逻辑电平LOW之后维持与基准时钟信号REF在频率突然变化之前的频率类似的频率。
在比较时间TComp期间，基准时钟信号REF与反馈时钟信号FEB具有非常相似的频率水平。因此，如果在遮蔽信号MASK处于逻辑电平HIGH的间隔中出现基准时钟信号REF的上升沿，则遮蔽信号MASK处于逻辑电平HIGH的间隔中也出现基准时钟信号REF的上升沿。
另一方面，参照图16描述了相位检测器10的操作和结构。
相位检测器10包括相位频率检测器50和两个多路复用器（multiplexer）52和54。
图17是图16的相位检测器10的时序图。
当频率控制信号PDH_O处于逻辑电平LOW‘0’时，相位检测器10执行与常见的相位频率检测电路的操作相同的操作。
也就是说，当频率控制信号PDH_O处于逻辑电平LOW‘0’'时，两个多路复用器52和54输出来自相位频率检测器50的信号，如上信号AB_UP和下信号AB_DN。也就是说，两个多路复用器52和54将基准时钟信号REF与反馈时钟信号FEB相互比较，并类似于在常见的PLL中，基于比较的结果执行用于进入锁定状态的控制操作。
相反地，当频率控制信号PDH_O处于逻辑电平HIGH（即，在时间TE期间），两个多路复用器52和54被设置成输出上信号AB_UP和下信号AB_DN如逻辑电平LOW（或接地电平），并且相位频率检测器50被复位。
当上信号AB_UP和下信号AB_DN都处于逻辑电平LOW时，从振荡控制器14的LPF22和电荷泵20生成的控制电压VCONT继续维持恒定的电压电平。当振荡控制器14规律地维持控制电压VCONT时，从VCO16生成的振荡信号VCOOUT继续维持相同的频率。
因此，虽然基准时钟信号REF频率中生成突然变化，但是反馈时钟信号FEB继续维持相同的频率。
如果当相位检测器10将基准时钟信号REF与反馈时钟信号FEB相互比较时没有设置根据保持信号PHD保持信号的延迟时间TPDH，则上信号AB_UP和下信号AB_DN中会生成错误。
也就是说，如果如图18（a）所示在没有延迟时间TPDH的情况下频率控制信号PDH_O在基准时钟信号REF的上升沿处转变至逻辑电平LOW，则从相位检测器10生成的上信号AB_UP具有非常大的脉冲宽度。在图18（a）中，上信号AB_UP和下信号AB_DN示出了错误地相互比较的基准时钟信号REF与反馈时钟信号FEB之间的相位差。
因此，如果如图18（b）所示设置了延迟时间TPDH，则相位检测器10通过正确比较基准时钟信号REF与反馈时钟信号FEB相互之间的相位差而正常地生成上信号AB_UP和下信号AB_DN。
图19中示出了根据本发明实施方式的电路的整体操作的时序图。
在图19中，区域T1为正常操作区域并且是在基准脉冲信号REF频率中生成突然变化之前通过执行与常见PLL的操作相同的操作使根据本发明实施方式的电路处于锁定状态的区域。
在图19中，区域T2为当生成了突然的频率变化时根据本发明实施方式的电路检测基准脉冲信号REF频率的突然变化的区域。
基准脉冲信号REF频率的突然变化通过频率控制器12的频率变化检测器42进行检测。参照图12描述了通过频率控制器12检测基准脉冲信号REF频率的突然变化。
在图19中，区域T3为在固定的时间TFixed期间相位检测器10生成具有逻辑电平LOW的下信号AB_DN和上信号AB_UP以使得提供至VCO16的控制电压VCONT维持恒定电平的区域。
因此，如图19所示，尽管基准脉冲信号REF频率中存在突然变化，但反馈时钟信号FEB维持恒定频率。
在图19中，区域T4为确定从时钟输出电路18生成的遮蔽信号MASK处于逻辑电平HIGH的间隔中是否出现基准脉冲信号REF的上升沿的区域。
如果作为确定的结果，在从时钟输出电路18生成的遮蔽信号MASK处于逻辑电平HIGH的间隔中出现基准脉冲信号REF的上升沿，则生成具有逻辑电平LOW的频率控制信号PDH_O。
频率控制信号PDH_O处于逻辑电平HIGH的间隔包括区域T3和区域T4。在区域T3和区域T4期间，相位检测器10生成具有逻辑电平LOW的下信号AB_DN和上信号AB_UP，以使得施加至VCO16的控制电压VCONT保持恒定。因此，从时钟输出电路18生成的反馈时钟信号FEB维持恒定频率。
当频率控制信号PDH_O转变至逻辑电平LOW时，开始区域T5。
在图19中，区域T5为执行正常操作的区域并且为执行与常见PLL的操作相同的操作的区域。
在区域T5中，根据本发明实施方式的电路变成锁定状态并且执行与常见PLL的操作相同的操作。当根据本发明实施方式的电路变成锁定状态时，锁定检测信号PLL_LOCK转变至逻辑电平HIGH。
其后，当基准脉冲信号REF频率中再次生成突然变化时，根据本发明实施方式的电路输出反馈时钟信号FEB并且执行区域T2、区域T3、区域T4、以及区域T5的操作，其中该反馈时钟信号FEB的突然频率变化已经被阻止。
根据本发明的实施方式，用于执行PLL操作的电路可执行以下操作：通过将基准时钟信号的相位与反馈时钟信号的相位相互比较生成相位差信号；生成对应于相位差信号的反馈时钟信号；以及当接收到激活的频率控制信号时，规律地维持反馈时钟信号的频率。就此，电路可限定为包括相位检测器10、振荡控制器14、VCO16、以及除法电路32。
因此，虽然基准脉冲信号REF频率中生成突然变化，但是可防止生成在基准脉冲信号REF频率中的突然变化合并到反馈时钟信号FEB频率的突然变化中。
如上所述，根据本发明，在直接使用输入时钟信号或使用与输入时钟信号同步的时钟信号的所有系统中（例如在LCD的时序控制器中），可阻止时钟信号（如干净的时钟信号或SSC信号）频率的突然变化。因此，虽然输入时钟信号频率中生成了突然变化，但可平稳地维持输入时钟信号与另一时钟信号之间的同步。因此，可保证系统的稳定操作。
根据以上描述，显而易见的是，在直接使用输入时钟信号或使用与输入时钟信号同步的时钟信号的所有系统中（例如在LCD的时序控制器中），可阻止时钟信号（如干净的时钟信号或SSC信号）频率的突然变化，并可平稳地维持时钟信号与另一时钟信号之间的同步。因此，存在可保证使用时钟信号的系统稳定操作的优点。
虽然已经为了说明性的目的描述了本发明的优选实施方式，但是本领域的技术人员应该理解，在不背离后附权利要求书所公开的本发明的范围和精神的情况下，还可对本发明进行各种修改、添加以及置换。

Claims (19)

1.用于控制时钟信号的频率变化的电路，包括：
相位检测器，用于响应于频率控制信号提供基准时钟信号与反馈时钟信号的相位差信号；
振荡控制器，用于提供与所述相位差信号对应的控制电压；
电压控制振荡器，用于提供具有与所述控制电压对应的频率的振荡信号；
时钟输出电路，用于利用所述振荡信号提供所述反馈时钟信号以及生成遮蔽信号，其中所述遮蔽信号包括关于所述反馈时钟信号的相位的信息；以及
频率控制器，用于：
提供所述频率控制信号，如果在所述基准时钟信号的相位和所述反馈时钟信号的相位已被锁定的状态中，所述基准时钟信号的频率变化确定为处于设定范围之外，则所述频率控制信号被激活，
在预定的固定时间和所述预定的固定时间之后的比较时间期间，维持所述频率控制信号的激活，以及
基于所述遮蔽信号，维持所述比较时间，直到所述基准时钟信号的相位被确定为已接近所述反馈时钟信号的相位的时候，
其中，当所述频率控制信号被激活时，所述相位检测器通过控制所述相位差信号规律地维持从所述时钟输出电路生成的所述反馈时钟信号的频率。
2.如权利要求1所述的电路，其中所述相位差信号包括对应于所述基准时钟信号与所述反馈时钟信号之间的相位差的上信号和下信号。
3.如权利要求1所述的电路，其中所述相位检测器包括：
相位频率检测器，配置成将所述基准时钟信号的相位与所述反馈时钟信号的相位相互比较；并生成所述相位差信号，其中所述相位差信号包括对应于所述基准时钟信号与所述反馈时钟信号之间的相位差的上信号和下信号；以及响应于激活的所述频率控制信号复位；
第一多路复用器，配置成响应于所述频率控制信号选择和输出所述上信号和逻辑电平LOW中任一个；以及
第二多路复用器，配置成响应于所述频率控制信号选择和输出所述下信号和所述逻辑电平LOW中任一个。
4.如权利要求1所述的电路，其中所述时钟输出电路生成所述遮蔽信号，所述遮蔽信号具有基于所述反馈时钟信号的边沿的恒定相位差。
5.如权利要求3所述的电路，其中所述时钟输出电路生成所述遮蔽信号，所述遮蔽信号具有与所述振荡信号的周期相对应的脉冲宽度。
6.如权利要求1所述的电路，其中所述时钟输出电路包括：
除法电路，用于通过分割所述振荡信号来生成所述反馈时钟信号；以及
遮蔽信号发生器，用于生成所述遮蔽信号，其中所述遮蔽信号具有基于所述反馈时钟信号的上升沿的恒定相位差并具有与所述振荡信号的周期对应的脉冲宽度。
7.如权利要求6所述的电路，其中所述遮蔽信号发生器通过比较所述振荡信号与所述反馈时钟信号生成所述遮蔽信号。
8.如权利要求1所述的电路，其中所述频率控制器包括：
锁定检测器，用于将所述基准时钟信号的相位与所述反馈时钟信号的相位相互比较并响应于所述基准时钟信号的相位和所述反馈时钟信号的相位已被锁定的状态提供激活的锁定检测信号；
频率变化检测器，用于当所述基准时钟信号的下降沿位于在所述锁定检测信号激活之后被激活的所述相位差信号中时，提供保持信号和频率变化检测信号，其中所述保持信号在所述固定时间期间保持激活，所述频率变化检测信号在包括所述固定时间和所述固定时间之后的所述比较时间的时间期间保持激活；以及
控制信号发生器，用于提供所述频率控制信号，其中所述频率控制信号在所述频率变化检测信号和所述保持信号被激活的任何时候被激活；以及在所述保持信号的激活终止之后的所述比较时间期间维持所述频率控制信号的激活。
9.如权利要求8所述的电路，其中：
所述频率变化检测器在所述频率变化检测信号的激活终止的时候提供锁定复位信号，以及
所述锁定检测器响应于所述锁定复位信号使所述锁定检测信号复位。
10.如权利要求8所述的电路，其中所述控制信号发生器从所述基准时钟信号的上升沿位于被激活的所述遮蔽信号中的时候起将所述频率控制信号的激活维持小于至少“所述遮蔽信号的脉冲宽度/2”的时间。
11.如权利要求8所述的电路，其中所述频率变化检测器接收具有预定值的输入信号并基于所述输入信号的所述预定值确定所述保持信号和所述频率变化检测信号激活的时间。
12.如权利要求11所述的电路，其中所述频率变化检测信号的激活终止的时间被设置为位于所述频率控制信号的激活终止的时间之后。
13.用于控制时钟信号的频率变化的电路，包括：
锁相环电路，用于通过将基准时钟信号的相位与反馈时钟信号的相位相互比较而生成相位差信号；生成对应于所述相位差信号的所述反馈时钟信号；以及当接收到激活的频率控制信号时规律地维持所述反馈时钟信号的频率；
遮蔽信号发生器，用于生成遮蔽信号，其中所述遮蔽信号包括关于所述反馈时钟信号的相位的信息；以及
频率控制器，用于通过将所述基准时钟信号与所述反馈时钟信号相互比较来确定所述基准时钟信号的相位和所述反馈时钟信号的相位是否已被锁定；当在所述基准时钟信号的相位和所述反馈时钟信号的相位已被锁定的状态中、所述基准时钟信号的频率处于预定范围之外时，生成保持信号和频率变化检测信号，其中所述保持信号在预定的固定时间期间保持激活，所述频率变化检测信号在包括所述固定时间之后的比较时间的时间期间保持激活；以及向所述锁相环电路提供激活的所述频率控制信号，其中激活的所述频率控制信号在所述频率变化检测信号和所述保持信号被激活的任何时候被激活。
14.如权利要求13所述的电路，其中：
所述锁相环电路包括相位检测器，所述相位检测器用于响应于所述频率控制信号，通过比较所述基准时钟信号的相位与所述反馈时钟信号的相位，提供所述相位差信号，以及
所述相位检测器控制所述相位差信号，以使得所述相位差信号具有固定值，其中所述固定值用于响应于所述激活的频率控制信号规律地维持所述反馈时钟信号的频率。
15.如权利要求13所述的电路，其中所述频率控制器配置成：
在所述比较时间期间维持所述频率控制信号的激活，其中在所述比较时间期间，在所述保持信号的激活终止之后，使用所述遮蔽信号确定所述基准时钟的相位已接近所述反馈时钟信号的相位。
16.如权利要求15所述的电路，其中所述频率控制器在所述频率变化检测信号的激活终止的时候使所述相位的锁定状态复位。
17.如权利要求13所述的电路，其中所述频率控制器接收具有预定值的输入信号并基于所述输入信号的所述预定值确定保持信号和频率变化检测信号被激活的时间。
18.如权利要求13所述的电路，其中所述遮蔽信号发生器生成所述遮蔽信号，其中所述遮蔽信号具有基于所述反馈时钟信号的边沿的恒定相位差并具有等于距所述反馈时钟信号的边沿“±反馈时钟信号的周期/n，其中n为自然数”的相位差。
19.如权利要求13所述的电路，其中当所述基准时钟信号的频率处于所述预定范围之外时，所述频率控制器确定所述基准时钟信号的下降沿位于激活的相位差信号中。
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