KR20150007728A

KR20150007728A - 완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기

Info

Publication number: KR20150007728A
Application number: KR1020130082118A
Authority: KR
Inventors: 심재윤; 홍승환; 이현배
Original assignee: 에스케이하이닉스 주식회사; 포항공과대학교 산학협력단
Priority date: 2013-07-12
Filing date: 2013-07-12
Publication date: 2015-01-21
Also published as: KR102123901B1

Abstract

본 발명은 빠른 고정을 달성할 수 있는 완전 디지털 위상 고정 루프 회로를 포함하는 반도체 장치를 제공한다.
본원의 제1 발명에 따른 ADPLL 회로는, 외부로부터 기준 클럭을 입력받아 상기 기준 클럭의 주파수보다 높은 주파수로 발진하는 발진 주파수를 가진 출력 클럭을 생성하고, 상기 출력 클럭의 위상을 고정하는 완전 디지털 위상 고정 루프 회로에 있어서, 첫번째 기준 클럭 동안, 상기 기준 클럭으로부터 생성되는 제1 분주 클럭의 위상과 상기 기준 클럭보다 소정 시간 만큼 지연된 지연 기준 클럭의 위상을 비교하고, 상기 첫번째 기준 클럭에 연속하는 두번째 기준 클럭 동안, 상기 출력 클럭의 주파수를 증감하여 갱신하는 거친 주파수 고정 수단; 및 상기 거친 주파수 고정 수단이 거친 주파수 고정 동작을 종료하면, 상기 기준 클럭을 입력받기 시작하고, 상기 기준 클럭에 대하여 미세 주파수 고정을 수행하여 출력 클럭을 출력하는 미세 주파수 고정 수단을 포함하고, 상기 미세 주파수 고정 수단이 미세 주파수 고정 동작을 종료하면, 상기 기준 클럭과 상기 제1 분주 클럭 간의 위상차를 유지한다.

Description

완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기{ALL DIGITAL PHASE LOCKED LOOP, SEMICONDUCTOR APPARATUS, AND PORTABLE INFORMATION DEVICE}

본 발명은 휴대 정보 기기 등에 사용되는 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치 내에 적용되는 완전 디지털 위상 고정 루프 회로에 관한 것이다.

일반적으로 DRAM의 입출력 데이터 동기에 필요한 클럭은 DDR(Double Data Rate)의 경우 데이터 율의 반에 해당하는 주파수를 가지고 외부에서 입력된다. 이렇게 주파수가 주어진 외부 입력 클럭 신호를 DRAM 내부의 지연 고정 루프(Delay Locked Loop)가 받아 지연 시간을 제어함으로써 데이터 동기에 필요한 위상을 만들어내게 된다. DLL은 주어진 주파수에서 위상만 생성하기 때문에 개 루프(open loop) 제어 방식을 이용하면 소정 클럭 주기 내에 빠른 위상 고정이 가능하며, 디지털 회로만으로 설계할 수 있다는 장점이 있기 때문에 DRAM에서 널리 사용되고 있다.

빠른 고정(Fast Locking) 동작이라 함은 턴오프(turn-off) 상태에서 턴온(turn-on) 상태로 바뀔 때에 소정 클럭 내에 빠른 위상 생성이 가능하다는 것을 의미하며, 이 특성은 다양한 파워 다운(power down) 모드에서 유용하게 사용되어 대기상태의 전력 소모 감소에 매우 유리하게 사용될 수 있기 때문이다.

그러나 DRAM의 데이터 율이 수 기가 bps(Gb/s) 영역으로 매우 빨라짐에 따라 DRAM 내부 DLL의 동작을 위하여 필요로 하는 높은 주파수를 갖는 외부 입력 신호의 제공이 점차 힘들어지게 되었다. 예를 들어 10 Gb/s의 데이터 전송을 목표로 하는 고속 DRAM에서 DLL을 사용하기 위해서는 5 GHz라는 높은 주파수의 클럭 신호가 DLL에 입력되어야 하는데, 5 GHz의 높은 주파수를 갖는 외부 클럭 신호를 제공한다는 것은 기술적으로 매우 어렵다.

이런 문제로, 높은 입력 주파수 대신 낮은 입력 주파수를 받아들여 내부에서 주파수 체배를 통해 데이터 동기에 필요한 높은 주파수를 생성할 수 있는 위상 고정 루프(PLL)의 필요성이 대두되었다. 그러나 DRAM에서 필요한 빠른 위상 고정 동작을 구현함에 있어서, ADDLL(all digital DLL)은 위상만 검출하면 비교적 클럭을 빠르게 고정시키기가 용이한 반면, ADPLL(all digital PLL)은 DLL에 없는 오실레이터가 있기 때문에 오실레이터의 위상과 주파수를 동시에 검출하여야 하므로 클럭을 빠르게 고정시키기가 용이하지 않다.

이러한 이유로 클럭을 빠르게 고정시킬 수 있는 ADPLL에 대한 연구는 거의 이루어지지 않고 있다.

미국공개특허 US2011/0099450호 한국등록특허 제10-0955873호

본 발명은 거친 주파수 고정 동작과 미세 주파수 고정 동작을 순차적으로 수행하여 빠른 위상 고정을 달성할 수 있는 완전 디지털 위상 고정 루프 회로를 포함하는 반도체 장치를 제공한다.

본 발명은 첫번째 기준 클럭 동안에 분주 클럭의 위상과 지연 기준 클럭의 위상을 비교하고, 두번째 기준 클럭 동안에 기준 클럭의 주파수보다 높은 주파수로 발진하는 발진 주파수를 가진 출력 클럭의 주파수를 갱신할 수 있는 완전 디지털 위상 고정 루프 회로를 제공할 수 있다.

본 발명은 미세 주파수 고정 동작 후 기준 클럭과 분주 클럭의 직전 위상차를 고정함으로써 빠른 위상 고정을 달성할 수 있는 완전 디지털 위상 고정 루프 회로를 포함하는 반도체 장치를 제공한다.

본원의 제1 발명에 따른 ADPLL 회로는, 외부로부터 기준 클럭을 입력받아 상기 기준 클럭의 주파수보다 높은 주파수로 발진하는 발진 주파수를 가진 출력 클럭을 생성하고, 상기 출력 클럭의 위상을 고정하는 완전 디지털 위상 고정 루프 회로에 있어서, 첫번째 기준 클럭 동안, 상기 기준 클럭으로부터 생성되는 제1 분주 클럭의 위상과 상기 기준 클럭보다 소정 시간 만큼 지연된 지연 기준 클럭의 위상을 비교하고, 상기 첫번째 기준 클럭에 연속하는 두번째 기준 클럭 동안, 상기 출력 클럭의 주파수를 증감하여 갱신하는 거친 주파수 고정 수단; 및 상기 거친 주파수 고정 수단이 거친 주파수 고정 동작을 종료하면, 상기 기준 클럭을 입력받기 시작하고, 상기 기준 클럭에 대하여 미세 주파수 고정을 수행하여 출력 클럭을 출력하는 미세 주파수 고정 수단을 포함하고, 상기 미세 주파수 고정 수단이 미세 주파수 고정 동작을 종료하면, 상기 기준 클럭과 상기 제1 분주 클럭 간의 위상차를 유지할 수 있다.

바람직하게는, 상기 거친 주파수 고정 수단은, 하기 이진 검색기가 출력하는 거친 디지털 제어 오실레이터 구동신호에 구동되어 상기 출력 클럭을 생성하는 디지털 제어 오실레이터; 상기 기준 클럭을 이용하여 분주기용 리셋신호를 발생시키는 분주기용 리셋신호 발생기; 상기 분주기용 리셋신호에 리셋되고, 상기 출력 클럭을 제1 분주하여 상기 제1 분주 클럭을 출력하는 제1 분주기; 상기 분주기용 리셋신호가 제1 레벨로 전환되는 시점부터 상기 출력 클럭이 제2 레벨로 전환되는 시점까지의 상기 분주기용 리셋신호에 의한 에러를 수치화된 디지털 에러 코드값으로 변환하여 출력하는 제1 시간/디지털 컨버터; 상기 기준 클럭을 상기 제1 시간/디지털 컨버터로부터 출력되는 수치화된 디지털 에러 코드값만큼 지연시켜 상기 지연 기준 클럭을 출력하는 보상기; 상기 제1 분주 클럭의 위상과 상기 지연 기준 클럭의 위상을 비교하여 상기 기준 클럭의 주파수 증감을 결정하는 업/다운용 디지털 비교값을 출력하는 비교기; 및 상기 비교기로부터 출력되는 디지털 비교값과 상기 기준 클럭을 이용하여 상기 거친 디지털 제어 오실레이터 구동신호와 상기 거친 주파수 고정 종료 신호를 생성하는 이진 검색기를 포함한다.

바람직하게는, 상기 미세 주파수 고정 수단은, 상기 출력 클럭을 제1 분주하여 상기 제1 분주 클럭을 출력하는 제1 분주기; 상기 거친 주파수 고정 종료 신호에 응답하여 상기 기준 클럭과 상기 제1 분주 클럭을 입력받고, 상기 기준 클럭과 상기 제1 분주 클럭의 위상차를 위상차 디지털 코드값으로 출력하는 제2 시간/디지털 컨버터; 상기 위상차 디지털 코드값을 주파수차 디지털 코드값으로 변환하여 출력하는 미세 고정 유닛; 상기 주파수차 디지털 코드값을 적분하고, 적분된 주파수차 디지털 신호를 출력하는 디지털 루프 필터; 상기 출력 클럭을 제2 분주하여 제2 분주 클럭을 출력하는 제2 분주기; 상기 적분된 주파수차 디지털 신호를 변조하여 미세 디지털 제어 오실레이터 구동신호를 생성 및 출력하는 변조기; 및 상기 미세 디지털 제어 오실레이터 구동신호에 대응한 발진 주파수를 가진 출력 클럭을 생성하는 디지털 제어 오실레이터를 포함한다.

바람직하게는, 상기 미세 디지털 제어 오실레이터 구동신호는, 상기 적분된 주파수차 디지털 신호 중 일부를 직접 통과시키는 직접 통과 신호와, 상기 적분된 주파수차 디지털 신호 중 나머지 일부를 상기 제2 분주 클럭으로 변조한 변조 신호를 포함한다.

바람직하게는, 상기 미세 고정 유닛은, 현재 위상차 디지털 코드값에서 직전 위상차 디지털 코드값을 감산함으로써 상기 주파수차 디지털 코드값으로 변환한다.

바람직하게는, 상기 미세 고정 유닛은, 상기 현재 위상차 디지털 코드값에서 직전 위상차 디지털 코드값을 감산하는 감산기; 상기 감산기의 출력 변화량의 기울기 부호가 변화할 때마다 상기 디지털 루프 필터의 주파수 변화율 계수를 소정 비율로 감소시키고, 상기 주파수 변화율 계수가 소정치에 이르면, 상기 미세 주파수 고정 종료 신호를 발생시키는 주파수 변화율 조정부; 상기 감산기의 출력을 입력받아 상기 직전 위상차 디지털 코드값을 출력하는 제1 플립플롭; 상기 미세 주파수 고정 동작이 종료되면 상기 미세 주파수 고정 종료 신호와 상기 기준 클럭을 이용하여 상기 제1 플립플롭을 세트하기 위한 세트 신호를 출력하는 논리부를 포함한다.

바람직하게는, 상기 미세 주파수 고정 종료 신호가 출력되면, 상기 제1 플립플롭은 상기 직전 위상차 디지털 코드값을 마지막 위상차 디지털 코드값으로 유지하고, 상기 감산기는 현재 위상차 디지털 코드값과 상기 마지막 위상차 디지털 코드값의 오차를 출력한다.

바람직하게는, 상기 미세 주파수 고정 종료 신호에 응답하여 상기 미세 주파수 고정 수단은 상기 기준 클럭과 상기 제1 분주 클럭 간의 직전 위상차를 마지막 위상차로 고정하여 위상 고정을 수행한다.

바람직하게는, 상기 디지털 루프 필터는, 상기 미세 고정 유닛의 출력에 고정 비례한 값을 출력하는 고정 비례 증폭기; 상기 미세 고정 유닛의 출력에 변동 비례한 값을 출력하는 변동 비례 증폭기; 상기 변동 비례 증폭기의 현재 출력 값과 직전 출력 값을 가산하는 제1 가산기; 상기 변동 비례 증폭기의 현재 출력 값을 입력받아 상기 기준 클럭 마다 직전 출력 값으로 제공하는 제2 플립플롭; 및 상기 고정 비례 증폭기의 출력과 상기 변동 비례 증폭기의 출력을 가산하여 출력하는 제2 가산기를 포함한다.

또한, 본원의 제2 발명에 따른 ADPLL 회로는, 외부로부터 기준 클럭을 입력받아 상기 기준 클럭의 주파수보다 높은 주파수로 발진하는 발진 주파수를 가진 출력 클럭을 생성하고, 상기 출력 클럭의 위상을 고정하는 완전 디지털 위상 고정 루프 회로에 있어서, 첫번째 기준 클럭 동안, 상기 기준 클럭으로부터 생성되는 분주 클럭의 위상과 상기 기준 클럭보다 소정 시간 만큼 지연된 지연 기준 클럭의 위상을 비교하고, 상기 첫번째 기준 클럭에 연속하는 두번째 기준 클럭 동안, 상기 출력 클럭의 주파수를 증감하여 갱신하는 거친 주파수 고정 수단을 포함하고, 상기 거친 주파수 고정 수단이 거친 주파수 고정 동작을 종료하면, 상기 기준 클럭과 상기 분주 클럭 간의 위상차를 유지할 수 있다.

바람직하게는, 상기 거친 주파수 고정 수단은, 상기 출력 클럭을 소정 주파수로 분주하여 분주 클럭을 출력하는 분주기; 및 상기 분주 클럭과 상기 기준 클럭을 이용하여 상기 거친 주파수 고정 종료 신호 및 거친 디지털 제어 오실레이터 구동신호를 출력하는 거친 고정 유닛을 포함한다.

또한, 본원 발명에 따른 반도체 장치는, 본 발명의 상세한 설명에 예시된 완전 디지털 위상 고정 루프 회로를 가진다.

또한, 본원 발명에 따른 휴대 정보 기기는, 본 발명의 상세한 설명에 예시된 완전 디지털 위상 고정 루프 회로를 가지는 반도체 장치를 포함한다.

본 발명의 완전 디지털 위상 고정 루프 회로에 따르면, 첫번째 기준 클럭 동안에 분주 클럭의 위상과 지연 기준 클럭의 위상을 비교하고, 두번째 기준 클럭 동안에 기준 클럭의 주파수보다 높은 주파수로 발진하는 발진 주파수를 가진 출력 클럭의 주파수를 갱신함으로써 빠른 위상 고정을 달성할 수 있다.

또한, 본 발명에 따르면, 거친 주파수 고정 동작과 미세 주파수 고정 동작을 순차적으로 수행하고, 미세 주파수 고정 동작 후 기준 클럭과 분주 클럭의 직전 위상차를 고정함으로써 더욱 빠른 위상 고정을 달성할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 완전 디지털 위상 고정 루프의 전체 블럭도,
도 2는 본 발명의 제2 실시예에 따른 완전 디지털 위상 고정 루프 회로의 전체 블럭도,
도 3은 본 발명의 일실시예에 따른 거친 주파수 고정 타이밍도,
도 4는 본 발명의 일실시예에 따른 거친 주파수 고정의 세부 타이밍도,
도 5는 본 발명의 일실시예에 따른 미세 주파수 고정 수단 중 주파수 검출기 블록도,
도 6은 본 발명의 일실시예에 따른 위상 고정용 회로도,
도 7은 본 발명의 일실시예에 따른 미세 주파수 고정 동작에서 위상 고정 동작으로의 천이과정 설명도, 및
도 8은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.

이하, 본 발명의 바람직한 실시예(들)에 대하여 첨부도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호로 표기되었음에 유의하여야 한다. 또한, 하기의 설명에서는 많은 특정사항들이 도시되어 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다.

도 1은 본 발명의 제1 실시예에 따른 완전 디지털 위상 고정 루프 회로의 전체 블럭도로서, 외부로부터 입력되는 기준 클럭(CK_ref)을 입력받아 거친 주파수 고정 동작을 수행하여 거친 주파수 고정 종료 신호(S_eocl)를 출력하는 거친 주파수 고정 수단(100), 거친 주파수 고정 종료 신호(S_eocl)에 응답하여 기준 클럭(CK_ref)을 입력받기 시작하고, 기준 클럭(CK_ref)에 대하여 미세 주파수 고정 동작을 수행하여 출력 클럭(CK_out)을 출력하는 미세 주파수 고정 수단(200)을 포함한다.

본 발명의 일실시예에 따른 완전 디지털 위상 고정 루프는 외부로부터 입력되는 기준 클럭에 대하여 거친 주파수 고정 동작과 미세 주파수 고정 동작을 순차적으로 수행한 후, 위상 고정 동작을 수행한다.

거친 주파수 고정 수단(110, Coarse Frequency Locking Means)의 구성 및 동작은 다음과 같다.

거친 주파수 고정 수단(110)은 디지털 제어 오실레이터(110, digitally controlled Oscillator), 분주기(130, Divider), 및 거친 고정 유닛(150, Coarse Locking Unit)을 포함한다.

기준 클럭(CK_ref)이 입력되면, 디지털 제어 오실레이터(110)는 소정 주파수로 발진하는 출력 클럭(CK_out)을 생성한다. 분주기(130)는 출력 클럭(CK_out)을 소정 주파수로 분주하여 분주 클럭(CK_div)을 출력한다. 거친 고정 유닛(150)은 분주 클럭(CK_div)과 외부로부터 입력되는 기준 클럭(CK_ref)을 이용하여 거친 주파수 고정 동작이 종료되었음을 알리는 거친 주파수 고정 종료 신호(S_eocl) 및 거친 디지털 제어 오실레이터 구동신호(S_dcoc)를 출력한다. 그러면, 디지털 제어 오실레이터(110)는 거친 디지털 제어 오실레이터 구동신호(S_dcoc)에 대응한 발진 주파수의 출력 클럭(CK_out)을 생성한다. 거친 주파수 고정 종료 신호(S_eocl)에 따라 거친 고정 유닛(150)에 인가되던 기준 클럭(CK_ref)이 차단된다.

미세 주파수 고정 수단(120, Fine Frequency Lockiong Means)의 구성 및 동작은 다음과 같다.

미세 주파수 고정 수단(200)은 주파수 검출기(210, frequency detector), 디지털 루프 필터(230, Digital Loop Filter), 디지털 제어 오실레이터(110, Digitally Controlled Oscillator), 및 분주기(130, Divider)를 포함한다.

거친 주파수 고정 종료 신호(S_eocl)가 출력되면, 주파수 검출기(210)는 기준 클럭(CK_ref)과 분주 클럭(CK_div)을 입력받고, 기준 클럭(CK_ref)과 분주 클럭(CK_div)의 위상 차를 주파수차 디지털 코드값으로 변환하여 출력한다. 디지털 루프 필터(230)는 주파수 검출기(210)로부터 출력되는 주파수차 디지털 코드값을 적분(integration)하여 미세 디지털 제어 오실레이터 구동신호(S_dcof)를 출력한다. 디지털 제어 오실레이터(110)는 미세 디지털 제어 오실레이터 구동신호(S_dcof)에 대응한 발진 주파수를 가진 출력 클럭(CK_out)을 생성한다. 여기서, 분주기(130)는 출력 클럭(CK_out)을 분주하여 분주 클럭(CK_div)을 출력한다. 예컨대, 분주기(130)는 출력 클럭(CK_out)을 16분주하여 16분주된 분주 클럭(CK_div)을 출력한다.

미세 주파수 고정 동작이 종료되면 주파수 검출기(210)는 미세 주파수 고정 종료 신호(S_eofl)를 출력하고, 미세 주파수 고정 종료 신호(S_eofl)에 응답하여 디지털 루프 필터(230)는 현재의 기준 클럭(CK_ref)과 분주 클럭(CK_div) 간의 위상차를 고정함으로써 위상 고정 동작을 수행한다.

도 2는 본 발명의 제2 실시예에 따른 완전 디지털 위상 고정 루프 회로의 전체 블럭도로서, 외부로부터 입력되는 기준 클럭(CK_ref)을 입력받아 거친 주파수 고정 동작을 수행하여 거친 주파수 고정 종료 신호(S_eocl)를 출력하는 거친 주파수 고정 수단(100), 거친 주파수 고정 종료 신호(S_eocl)에 응답하여 기준 클럭(CK_ref)을 입력받기 시작하고, 기준 클럭(CK_ref)에 대하여 미세 주파수 고정 동작을 수행하여 출력 클럭(CK_out)을 출력하는 미세 주파수 고정 수단(200)을 포함한다.

거친 주파수 고정 수단(100)은 디지털 제어 오실레이터(110, digitally controlled Oscillator), 분주기용 리셋신호 발생기(120, RST_div Generator), 제1 분주기(130, DIV1), 제1 시간/디지털 컨버터(140, Time-to-Digital Converter 1), 보상기(153, Compensator), 비교기(155, Comparator), 및 이진 검색기(157, Binary Searcher)를 포함한다.

디지털 제어 오실레이터(110)는 거친 디지털 제어 오실레이터 구동신호(S_dcoc)에 구동되어 소정 주파수로 발진하는 출력 클럭(CK_out)을 생성한다.

분주기용 리셋신호 발생기(120)는 외부로부터 입력되는 기준 클럭(CK_ref)을 이용하여 제1 분주기(130)를 리셋하기 위한 분주기용 리셋신호(RST_div)를 발생시킨다.

제1 분주기(130)는 분주기용 리셋신호(RST_div)에 리셋되고, 출력 클럭(CK_out)을 제1 분주하여 제1 분주된 분주 클럭(CK_div1)을 출력한다. 예컨대, 제1 분주기(130)는 출력 클럭(CK_out)을 16분주하여 16분주된 분주 클럭(CK_div1)을 출력한다.

제1 시간/디지털 컨버터(140)는 분주기용 리셋신호(RST_div)가 "L"레벨로 전환되는 시점부터 출력 클럭(CK_out)이 "H"레벨로 전환되는 시점까지의 분주기용 리셋신호(RST_div)에 의한 에러(Error by resetting, 도 4의

)를 수치화된 디지털 에러 코드값으로 변환하여 출력한다.

보상기(153)는 외부로부터 입력되는 기준 클럭(CK_ref)을 제1 시간/디지털 컨버터(140)로부터 출력되는 수치화된 디지털 에러 코드값만큼 지연시켜 지연된 기준 클럭(CK_refd)을 출력한다.

비교기(155)는 제1 분주 클럭(CK_div1)과 지연된 기준 클럭(CK_refd)의 위상을 비교하여 기준 클럭(Ck_ref)의 주파수 증감을 결정하는 업(up) 또는 다운(down)용 디지털 비교값을 출력한다.

이진 검색기(157)는 비교기(160)로부터 출력되는 디지털 비교값과 기준 클럭(CK_ref)을 이용하여 거친 디지털 제어 오실레이터 구동신호(S_dcoc)와 거친 주파수 고정 종료 신호(S_eocl)를 생성하고 출력한다.

그리고, 이진 검색기(157)가 거친 주파수 고정 종료 신호(S_eocl)를 출력하여, 제1 및 제2 스위치(SW1, SW2)를 턴온시키면 미세 주파수 고정 수단(200)이 동작을 시작하고, 제3 스위치(SW3)를 턴오프시켜 거친 주파수 고정 수단(100)은 동작을 종료한다. 한편, 본 발명의 일실시예에 따르면, 이진 검색기(157)는 SAR(Successive Approximation Resister)로 구현될 수 있다.

미세 주파수 고정 수단(200)은 제2 시간/디지털 컨버터(211, Time-to-Digital Converter 2), 미세 고정 유닛(213, Fine Locking Unit), 디지털 루프 필터(230, Digital Loop Filter), 변조기(240, Modulator), 제2 분주기(250, DIV2), 디지털 제어 오실레이터(110, Digitally Controlled Oscillator), 및 제1 분주기(130, DIV1)를 포함한다.

제2 시간/디지털 컨버터(211)는 거친 주파수 고정 종료 신호(S_eocl)에 응답하여 기준 클럭(CK_ref)과 제1 분주 클럭(CK_div1)을 입력받고, 기준 클럭(CK_ref)과 제1 분주 클럭(CK_div1)의 위상 차를 위상차 디지털 코드값으로 출력한다.

미세 주파수 고정 유닛(213)은 제2 시간/디지털 컨버터(211)로부터 출력되는 위상차 디지털 코드값을 주파수 차이를 나타내는 주파수차 디지털 코드값으로 변환하여 출력한다.

디지털 루프 필터(230)는 미세 고정 유닛(213)으로부터 출력되는 주파수차 디지털 코드값을 적분(integration)하고, 적분된 주파수차 디지털 신호를 출력한다.

제2 분주기(250)는 출력 클럭(CK_out)을 제2 분주하여 제2 분주된 제2 분주 클럭(CK_div2)을 출력한다. 예컨대, 제2 분주기(250)는 출력 클럭(CK_out)을 4분주하여 4분주된 분주 클럭(CK_div2)을 출력한다.

변조기(240)는 디지털 루프 필터(230)로부터 출력되는 적분된 주파수차 디지털 신호를 변조하여 미세 디지털 제어 오실레이터 구동신호(S_dcof)를 생성 및 출력한다. 미세 디지털 제어 오실레이터 구동신호(S_dcof)는 적분된 주파수차 디지털 신호 중 일부를 직접 통과시키는 직접 통과 신호와, 적분된 주파수차 디지털 신호 중 나머지 일부를 제2 분주 클럭(CK_div2)으로 변조한 변조 신호를 포함한다. 예컨대, 변조기(240)는 디지털 루프 필터(230)로부터 출력되는 22비트의 적분된 주파수차 디지털 신호 중 상위 7비트는 직접 통과시키고, 나머지 하위 15비트는 제2 분주 클럭(CK_div2)으로 변조하여 1비트의 변조 신호를 생성하며, 직접 통과하는 상위 7비트와 1비트의 변조 신호를 합하여 미세 디지털 제어 오실레이터 구동신호(S_dcof)로 출력한다. 한편, 본 발명의 일실시예에 따르면, 변조기(240)는 1차 델타-시그마 변조기(1 order delta-sigma modulator)를 사용할 수 있다. 본 발명의 제2 실시예에 따른 완전 디지털 위상 고정 루프 회로는, 제2 분주기(250) 및 변조기(240)를 더 포함하여 미세 주파수 고정 동작을 더욱 빠르게 수행할 수 있다.

디지털 제어 오실레이터(110)는 미세 디지털 제어 오실레이터 구동신호(S_dcof)에 대응한 발진 주파수를 가진 출력 클럭(CK_out)을 생성한다.

제1 분주기(130)는 출력 클럭(CK_out)을 제1 분주하여 제1 분주 클럭(CK_div1)을 출력한다. 예컨대, 제1 분주기(130, DIV1)는 출력 클럭(CK_out)을 16분주하여 16 분주 클럭(CK_div1)을 출력한다.

도 3은 본 발명의 일실시예에 따른 거친 주파수 고정 타이밍도이다.

거친 주파수 고정 동작은 연속하는 두개의 기준 클럭을 1 싸이클(cycle)로 하여 수행되는바, 첫번째 기준 클럭(CK_ref)에 제1 분주 클럭(CK_div1)과 지연된 기준 클럭(CK_refd)의 위상을 비교하고(compare), 두번째 기준 클럭(CK_ref)에 출력 클럭(CK_out)의 주파수를 증가 또는 감소시킴으로써 갱신한다(update).

제1 분주기(130)는 기준 클럭(CK_ref)의 주파수를 체배하여 출력 클럭(CK_out)의 생성에 사용되므로, 제1 분주 클럭(CK_div1)은 기준 클럭(CK_ref)과 고정되어야 한다. 기준 클럭(CK_ref)과 출력 클럭(CK_out)의 주기를 비교하기 위하여 거친 주파수 고정 동작의 1주기 마다 제1 분주기(130)를 리셋시킬 필요가 있다.

도 4는 본 발명의 일실시예에 따른 거친 주파수 고정의 세부 타이밍도로서, 도 3의 점선 부분을 확대하여 도시한 것이다.

분주기용 리셋신호 발생기(120)는 기준 클럭(CK_ref)의 라이징 에지(rising edge)에 동기되어 "L"레벨로 천이하는 분주기용 리셋신호(RST_div)를 출력한다.

제1 분주기(130)는 "L"레벨로 천이하는 분주기용 리셋신호(RST_div)에 응답하여 출력 클럭(CK_out)을 카운트하기 시작한다.

제1 분주기(130)의 리셋 후, 첫번째 출력 클럭(CK_out)이 제1 분주기(130)로 입력될 때까지의 기간(Δ)은 제1 분주 클럭(CK_div1)의 위상에 더해지는 오차로 나타나므로, 제1 시간/디지털 컨버터(140)를 이용하여 이 기간(Δ)의 크기를 측정하고, 보상기(153)를 이용하여 같은 기간(Δ)만큼 기준 클럭(CK_ref)을 지연시키고, 비교기(155)를 이용하여 제1 분주 클럭(CK_div1)과 지연된 기준 클럭(CK_refd)의 위상을 비교한다.

도 4와 같이, 제1 분주 클럭(CK_div1)의 라이징 에지(rising edge)가 지연된 기준 클럭(CK_refd)의 라이징 에지(rising edge)보다 앞서면 비교기(155)는 "L" 신호를 출력하여 이진 검색기(157)가 출력 클럭(CK_out)의 주파수를 감소시키도록 갱신한다. 반대로, 제1 분주 클럭(CK_div1)의 라이징 에지(rising edge)가 지연된 기준 클럭(CK_refd)의 라이징 에지(rising edge)보다 뒤지면 비교기(155)는 "H" 신호를 출력하여 이진 검색기(157)가 출력 클럭(CK_out)의 주파수를 증가시키도록 갱신한다. 이러한 방식에 따라 거친 주파수 고정 동작만으로도 매우 정교하게 주파수를 고정할 수 있다.

한편, 이진 검색기(157)는 복수의 거친 주파수 고정 싸이클 동안 비교기(160)로부터 출력되는 디지털 비교값을 연속적인 복수 비트의 코드로 변환하여 복수 비트의 거친 디지털 제어 오실레이터 구동신호(S_dcoc)를 출력하고, 예컨대, 10개의 거친 주파수 고정 싸이클(cycle)이 경과하면 거친 주파수 고정 종료 신호(S_eocl)를 출력한다.

구체적으로, 이진 검색기(157)는 비교기(160)로부터 출력되는 디지털 비교값을 기준 클럭(CK_ref)의 복수 싸이클 동안 연속적인 복수 비트의 코드로 변환하고, 복수 비트의 거친 디지털 제어 오실레이터 구동신호(S_dcoc)를 출력한다. 예컨대, 이진 검색기(157)는 거친 주파수 고정 싸이클(cycle) 당 비교기(155)로부터 출력되는 디지털 비교값을 1 비트(bit) 씩 10 싸이클(cycle) 동안 연속적인 10 비트 코드(bit code)로 변환하여 10 비트의 거친 디지털 제어 오실레이터 구동신호(S_dcoc)를 출력한다.

도 5는 본 발명의 일실시예에 따른 미세 주파수 고정 수단 중 주파수 검출기 블록도이고, 도 6은 본 발명의 일실시예에 따른 위상 고정용 회로도이고, 도 7은 본 발명의 일실시예에 따른 미세 주파수 고정 동작에서 위상 고정 동작으로의 천이과정 설명도이다.

주파수 검출기(210)는 제2 시간/디지털 컨버터(211)와 미세 주파수 고정 유닛(213)을 포함할 수 있다.

제2 시간/디지털 컨버터(211)는 입력되는 기준 클럭(CK_ref)과 제1 분주 클럭(CK_div1)의 위상 차를 출력하고, 미세 고정 유닛(213)은 기준 클럭(CK_ref)과 제1 분주 클럭(CK_div1)의 현재 위상 차(X(n))와 직전 위상 차(X(n-1))를 이용하여 주파수 차(Y(n))를 출력한다.

구체적으로, 미세 고정 유닛(213)은 감산기(611), 제1 D 플립플롭(613), 논리부(615), 주파수 변화율 조정부(617), 및 미세 주파수 고정 종료 신호(S_eofl)에 턴온되는 제4 스위치(619)를 포함한다.

미세 주파수 고정 동작시 논리부(615)가 미세 주파수 고정 종료 신호(S_eofl)가 출력되기 전에는 기준 클럭(CK_ref)에 동기되어 "1"신호를 출력하므로 제1 D 플립플롭(613)은 직전 위상 차(X(n-1))를 출력한다.

감산기(611)는, 현재 위상 차(X(n))에서 직전 위상 차(X(n-1))를 감산하여 현재 위상 차(X(n))와 직전 위상 차(X(n-1))의 편차를 출력한다.

Y[n] = X[n] - X[n-1]

주파수 변화율 조정부(617)는 감산기(611)의 출력 변화량의 기울기 부호가 변화할 때마다 디지털 루프 필터(230)의 주파수 변화율 계수(633,

)를 소정 비율로 감소시키고, 주파수 변화율 계수(

)가 소정치에 이르게 되면, 미세 주파수 고정 종료 신호(S_eofl)를 발생시킨다. 예컨대, 주파수 변화율 조정부(617)는 주파수 검출기(210)의 출력 변화량의 기울기 부호가 (+)에서 (-)으로 변하거나, (-)에서 (+)으로 변할 때마다, 디지털 루프 필터(230)의 주파수 변화율 계수(

)를, 예컨대, 절반으로 감소시킨다. 이러한 방법으로 주파수 변화율(

)을 감소시킴으로써 주파수 변화를 미세하게 조정한다. 예컨대, 주파수 검출기(210)의 출력 변화량의 기울기 부호가 변경될 때마다, 주파수 변화율을 2^-4에서 2^-5으로, 다시 2^- ⁵에서 2^-6으로 변경하여 줄이고, 2^-7에 이르면 미세 주파수 고정 종료 신호(S_eofl)를 발생함으로써 미세 주파수 고정 동작을 종료한다.

논리부(615)는 미세 주파수 고정 종료 신호(S_eofl)와 기준 클럭(CK_ref)을 이용하여 미세 주파수 고정 동작이 종료되면 제1 D 플립플롭(613)을 세트하기 위한 세트 신호를 출력한다. 즉, 미세 주파수 고정 종료 신호(S_eofl)가 출력되면, 논리부(815)는 "0"을 출력하므로, 제1 D 플립플롭(613)은 마지막 위상 차(X(n-1))를 유지하고, 감산기(611)는 현재 위상 차와 마지막 위상 차의 오차를 출력한다.

여기서, 종래 기술에 따르면, 분주 클럭이 기준 클럭의 위상과 일치되도록 제어해야 하는 데에 반해, 제1 D 플립플롭(613)으로 인하여 감산기(611)가 현재 위상 차에서 마지막 위상 차를 감산할 수 있기 때문에, 본 발명에서는 분주 클럭의 위상과 기준 클럭의 위상의 차를 미세 주파수 고정 동작에서의 마지막 위상 차로 유지함으로써 위상 고정을 신속하게 수행할 수 있다.

디지털 루프 필터(230)는 미세 고정 유닛(213)의 출력에 고정 비례(

)한 값을 출력하는 고정 비례 증폭기(631), 미세 고정 유닛(213)의 출력에 변동 비례(

)한 값을 출력하는 변동 비례 증폭기(633), 변동 비례 증폭기(633)의 현재 출력 값과 직전 출력 값을 가산하는 제1 가산기(635), 변동 비례 증폭기(633)의 현재 출력 값을 입력받아 기준 클럭(CK_ref)마다 직전 출력 값으로 제공하는 제2 D 플립플롭(637), 및 고정 비례 증폭기(631)의 출력과 변동 비례 증폭기(633)의 출력을 가산하여 출력하는 제2 가산기(639)를 포함한다.

미세 주파수 고정 종료 신호(S_eofl)에 응답하여 제4 스위치(619)가 턴온되면, 제2 가산기(639)는 미세 주파수 고정 유닛(213)의 출력에 비례(

)한 값을 디지털 제어 오실레이터(110)의 입력에 반영함으로써 위상 고정 동작을 수행한다.

본 발명에 따르면, 실시예들 중 어느 하나에 개시된 ADPLL 회로를 가지는 것을 특징으로 하는 반도체 장치를 포함하고, 또 이 반도체 장치를 포함하는 전자 시스템도 포함한다.

도 8은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다. 도 8을 참조하면, 본 발명의 실시예에 따른 전자 시스템(800)은 컨트롤러(810), 입출력 장치(820), 기억 장치(830), 인터페이스(840) 및 버스(850)를 포함할 수 있다. 컨트롤러(810), 입출력 장치(820), 기억 장치(830), 및/또는 인터페이스(840)는 버스(850)를 통하여 서로 결합될 수 있다. 버스(850)는 데이터들이 이동되는 통로에 해당한다. 본 발명에 따른 컨트롤러(810)는 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 본 발명에 따른 입출력 장치(820)는 키패드 키보드 및 디스플레이 장치 등을 포함할 수 있다. 본 발명에 따른 기억 장치(830)는 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명에 따른 기억 장치(830)는 상술된 실시예들에 개시된 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한 본 발명에 따른 기억 장치는 다른 형태의 반도체 기억 소자(ex, Flash Memory, DRAM 또는 SRAM 등)를 더 포함할 수 있다. 본 발명에 따른 인터페이스는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 본 발명에 따른 인터페이스는 유선 또는 무선 형태일 수 있다. 예컨대, 본 발명에 따른 인터페이스는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 본 발명에 따른 전자 시스템은 컨트롤러의 동작을 향상시키기 위한 동작 메모리로서 고속의 DRAM 또는 SRAM 등을 더 포함할 수 있다.

본 발명의 실시예들은 업링크 및 다운링크에 적용 가능하다. 본 발명의 실시예들은 OFDMA, CDMA, SC-OFDMA 등 모든 변조 전략에 적용 가능하다. 본 발명의 실시예들은 모바일 기기 및 데스크톱 장치에 적용 가능하다. 본 발명의 실시예들은 DSP(Digital Signal Processor) 또는 ASIC(Application Specific Integrated Circuit)에 구현 가능하다.

본 발명에 따른 전자 시스템은 개인 휴대용 정보 단말기(PDA, personal digital assistant), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card) 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 구현 가능하다.

이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예(들)에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 본 발명은 전원 제어를 수행하는 모든 스케쥴링 통신 시스템에 적용 가능하다. 그러므로 본 발명의 범위는 설명된 실시예(들)에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100: 거친 주파수 고정 수단 110: 디지털 제어 오실레이터
120: 분주기용 리셋신호 발생기 130: 제1 분주기
140: 제1 시간/디지털 컨버터 153: 보상기
155: 비교기 157: 이진 검색기
200: 미세 주파수 고정 수단 211: 제2 시간/디지털 컨버터
213: 미세 고정 유닛 230: 디지털 루프 필터
240: 변조기 250: 제2 분주기

Claims

외부로부터 기준 클럭을 입력받아 상기 기준 클럭의 주파수보다 높은 주파수로 발진하는 발진 주파수를 가진 출력 클럭을 생성하고, 상기 출력 클럭의 위상을 고정하는 완전 디지털 위상 고정 루프 회로에 있어서,
첫번째 기준 클럭 동안, 상기 기준 클럭으로부터 생성되는 제1 분주 클럭의 위상과 상기 기준 클럭보다 소정 시간 만큼 지연된 지연 기준 클럭의 위상을 비교하고, 상기 첫번째 기준 클럭에 연속하는 두번째 기준 클럭 동안, 상기 출력 클럭의 주파수를 증감하여 갱신하는 거친 주파수 고정 수단; 및
상기 거친 주파수 고정 수단이 거친 주파수 고정 동작을 종료하면, 상기 기준 클럭을 입력받기 시작하고, 상기 기준 클럭에 대하여 미세 주파수 고정을 수행하여 출력 클럭을 출력하는 미세 주파수 고정 수단을 포함하고,
상기 미세 주파수 고정 수단이 미세 주파수 고정 동작을 종료하면, 상기 기준 클럭과 상기 제1 분주 클럭 간의 위상차를 유지하는 완전 디지털 위상 고정 루프 회로.
제1항에 있어서, 상기 거친 주파수 고정 수단은,
하기 이진 검색기가 출력하는 거친 디지털 제어 오실레이터 구동신호에 구동되어 상기 출력 클럭을 생성하는 디지털 제어 오실레이터;
상기 기준 클럭을 이용하여 분주기용 리셋신호를 발생시키는 분주기용 리셋신호 발생기;
상기 분주기용 리셋신호에 리셋되고, 상기 출력 클럭을 제1 분주하여 상기 제1 분주 클럭을 출력하는 제1 분주기;
상기 분주기용 리셋신호가 제1 레벨로 전환되는 시점부터 상기 출력 클럭이 제2 레벨로 전환되는 시점까지의 상기 분주기용 리셋신호에 의한 에러를 수치화된 디지털 에러 코드값으로 변환하여 출력하는 제1 시간/디지털 컨버터;
상기 기준 클럭을 상기 제1 시간/디지털 컨버터로부터 출력되는 수치화된 디지털 에러 코드값만큼 지연시켜 상기 지연 기준 클럭을 출력하는 보상기;
상기 제1 분주 클럭의 위상과 상기 지연 기준 클럭의 위상을 비교하여 상기 기준 클럭의 주파수 증감을 결정하는 업/다운용 디지털 비교값을 출력하는 비교기; 및
상기 비교기로부터 출력되는 디지털 비교값과 상기 기준 클럭을 이용하여 상기 거친 디지털 제어 오실레이터 구동신호와 상기 거친 주파수 고정 종료 신호를 생성하는 이진 검색기
를 포함하는 완전 디지털 위상 고정 루프 회로.
제1항에 있어서, 상기 미세 주파수 고정 수단은,
상기 출력 클럭을 제1 분주하여 상기 제1 분주 클럭을 출력하는 제1 분주기;
상기 거친 주파수 고정 종료 신호에 응답하여 상기 기준 클럭과 상기 제1 분주 클럭을 입력받고, 상기 기준 클럭과 상기 제1 분주 클럭의 위상차를 위상차 디지털 코드값으로 출력하는 제2 시간/디지털 컨버터;
상기 위상차 디지털 코드값을 주파수차 디지털 코드값으로 변환하여 출력하는 미세 고정 유닛;
상기 주파수차 디지털 코드값을 적분하고, 적분된 주파수차 디지털 신호를 출력하는 디지털 루프 필터;
상기 출력 클럭을 제2 분주하여 제2 분주 클럭을 출력하는 제2 분주기;
상기 적분된 주파수차 디지털 신호를 변조하여 미세 디지털 제어 오실레이터 구동신호를 생성 및 출력하는 변조기; 및
상기 미세 디지털 제어 오실레이터 구동신호에 대응한 발진 주파수를 가진 출력 클럭을 생성하는 디지털 제어 오실레이터
를 포함하는 완전 디지털 위상 고정 루프 회로.
제3항에 있어서, 상기 미세 디지털 제어 오실레이터 구동신호는,
상기 적분된 주파수차 디지털 신호 중 일부를 직접 통과시키는 직접 통과 신호와, 상기 적분된 주파수차 디지털 신호 중 나머지 일부를 상기 제2 분주 클럭으로 변조한 변조 신호를 포함하는 완전 디지털 위상 고정 루프 회로.
제3항에 있어서,
상기 변조기는 1차 델타-시그마 변조기인 완전 디지털 위상 고정 루프 회로.
제5항에 있어서,
상기 미세 고정 유닛은, 현재 위상차 디지털 코드값에서 직전 위상차 디지털 코드값을 감산함으로써 상기 주파수차 디지털 코드값으로 변환하는 완전 디지털 위상 고정 루프 회로.
제6항에 있어서, 상기 미세 고정 유닛은,
상기 현재 위상차 디지털 코드값에서 직전 위상차 디지털 코드값을 감산하는 감산기;
상기 감산기의 출력 변화량의 기울기 부호가 변화할 때마다 상기 디지털 루프 필터의 주파수 변화율 계수를 소정 비율로 감소시키고, 상기 주파수 변화율 계수가 소정치에 이르면, 상기 미세 주파수 고정 종료 신호를 발생시키는 주파수 변화율 조정부;
상기 감산기의 출력을 입력받아 상기 직전 위상차 디지털 코드값을 출력하는 제1 플립플롭;
상기 미세 주파수 고정 동작이 종료되면 상기 미세 주파수 고정 종료 신호와 상기 기준 클럭을 이용하여 상기 제1 플립플롭을 세트하기 위한 세트 신호를 출력하는 논리부
를 포함하는 완전 디지털 위상 고정 루프 회로.
제7항에 있어서,
상기 미세 주파수 고정 종료 신호가 출력되면, 상기 제1 플립플롭은 상기 직전 위상차 디지털 코드값을 마지막 위상차 디지털 코드값으로 유지하고, 상기 감산기는 현재 위상차 디지털 코드값과 상기 마지막 위상차 디지털 코드값의 오차를 출력하는 완전 디지털 위상 고정 루프 회로.
제1항에 있어서,
상기 미세 주파수 고정 종료 신호에 응답하여 상기 미세 주파수 고정 수단은 상기 기준 클럭과 상기 제1 분주 클럭 간의 직전 위상차를 마지막 위상차로 고정하여 위상 고정을 수행하는 완전 디지털 위상 고정 루프 회로.
제7항에 있어서, 상기 디지털 루프 필터는,
상기 미세 고정 유닛의 출력에 고정 비례한 값을 출력하는 고정 비례 증폭기;
상기 미세 고정 유닛의 출력에 변동 비례한 값을 출력하는 변동 비례 증폭기;
상기 변동 비례 증폭기의 현재 출력 값과 직전 출력 값을 가산하는 제1 가산기;
상기 변동 비례 증폭기의 현재 출력 값을 입력받아 상기 기준 클럭 마다 직전 출력 값으로 제공하는 제2 플립플롭; 및
상기 고정 비례 증폭기의 출력과 상기 변동 비례 증폭기의 출력을 가산하여 출력하는 제2 가산기
를 포함하는 완전 디지털 위상 고정 루프 회로.
외부로부터 기준 클럭을 입력받아 상기 기준 클럭의 주파수보다 높은 주파수로 발진하는 발진 주파수를 가진 출력 클럭을 생성하고, 상기 출력 클럭의 위상을 고정하는 완전 디지털 위상 고정 루프 회로에 있어서,
첫번째 기준 클럭 동안, 상기 기준 클럭으로부터 생성되는 분주 클럭의 위상과 상기 기준 클럭보다 소정 시간 만큼 지연된 지연 기준 클럭의 위상을 비교하고, 상기 첫번째 기준 클럭에 연속하는 두번째 기준 클럭 동안, 상기 출력 클럭의 주파수를 증감하여 갱신하는 거친 주파수 고정 수단을 포함하고,
상기 거친 주파수 고정 수단이 거친 주파수 고정 동작을 종료하면, 상기 기준 클럭과 상기 분주 클럭 간의 위상차를 유지하는 완전 디지털 위상 고정 루프 회로.
제11항에 있어서, 상기 거친 주파수 고정 수단은,
상기 출력 클럭을 소정 주파수로 분주하여 분주 클럭을 출력하는 분주기; 및
상기 분주 클럭과 상기 기준 클럭을 이용하여 상기 거친 주파수 고정 종료 신호 및 거친 디지털 제어 오실레이터 구동신호를 출력하는 거친 고정 유닛
을 포함하는 완전 디지털 위상 고정 루프 회로.
제11항에 있어서, 상기 거친 주파수 고정 수단은,
하기 이진 검색기가 출력하는 거친 디지털 제어 오실레이터 구동신호에 구동되어 상기 출력 클럭을 생성하는 디지털 제어 오실레이터;
상기 기준 클럭을 이용하여 분주기용 리셋신호를 발생시키는 분주기용 리셋신호 발생기;
상기 분주기용 리셋신호에 리셋되고, 상기 출력 클럭을 제1 분주하여 상기 제1 분주 클럭을 출력하는 제1 분주기;
상기 분주기용 리셋신호가 제1 레벨로 전환되는 시점부터 상기 출력 클럭이 제2 레벨로 전환되는 시점까지의 상기 분주기용 리셋신호에 의한 에러를 수치화된 디지털 에러 코드값으로 변환하여 출력하는 제1 시간/디지털 컨버터;
상기 기준 클럭을 상기 제1 시간/디지털 컨버터로부터 출력되는 수치화된 디지털 에러 코드값만큼 지연시켜 상기 지연 기준 클럭을 출력하는 보상기;
상기 제1 분주 클럭의 위상과 상기 지연 기준 클럭의 위상을 비교하여 상기 기준 클럭의 주파수 증감을 결정하는 업/다운용 디지털 비교값을 출력하는 비교기; 및
상기 비교기로부터 출력되는 디지털 비교값과 상기 기준 클럭을 이용하여 상기 거친 디지털 제어 오실레이터 구동신호와 상기 거친 주파수 고정 종료 신호를 생성하는 이진 검색기
를 포함하는 완전 디지털 위상 고정 루프 회로.
제1항 내지 제13항 중 어느 한 항의 완전 디지털 위상 고정 루프 회로를 가지는 것을 특징으로 하는 반도체 장치.
제14항의 반도체 장치를 포함하는 휴대 정보 기기.