KR20210059014A

KR20210059014A - 레인지와 감도가 증가한 시간-디지털 컨버터

Info

Publication number: KR20210059014A
Application number: KR1020217014463A
Authority: KR
Inventors: 니콜로 테스티
Original assignee: 이노페이즈 인크.
Priority date: 2018-10-22
Filing date: 2019-10-22
Publication date: 2021-05-24
Also published as: CN113196184B; CN113196184A; EP3871051A1; WO2020086578A1; EP3871051A4; KR102655132B1

Abstract

수신된 피변조 신호와 로컬 클럭 신호 사이의 위상 측정 차이를 결정하기 위한 시스템 및 방법이 설명된다. 조정된 로컬 클럭 위상 측정치가 변조기 신호의 반송파 주파수와 로컬 클럭의 주파수 사이의 주파수 차이를 기초로 하는 위상 보정을 위상 측정 차이로부터 감산함으로써 결정될 수 있다. 위상 변조 값은 조정된 로컬 클럭 위상 측정치를 스케일링 함으로써 생성될 수 있다. 스케일링은 피변조 신호의 반송파 주파수와 로컬 클럭의 주파수의 비율을 기초로 할 수 있다. 위상 보정은 (i) 각 보정된 위상 측정치 사이에 나타나는 피변조 신호의 주기의 수, 및 (ii) 반송파 주파수와 로컬 클럭 주파수 사이의 차이를 기초로 할 수 있다.

Description

레인지와 감도가 증가한 시간-디지털 컨버터

본 출원은 "레인지와 감도가 증가한 시간-디지털 컨버터(TIME TO DIGITAL CONVERTER WITH INCREASED RANGE AND SENSITIVITY)"라는 발명의 명칭으로 2018년 10월 22일에 출원된 미국 특허 출원 제16/167,488호에 대한 우선권을 주장하며, 여기에 그 전체가 참조로 포함된다.

시간-디지털 컨버터(Time to Digital Converters; TDC)는 일반적으로 타이밍 값을 나타내는 디지털 출력을 제공하기 위해 사용된다. 통상적인 TDC 회로는 두 이벤트: 시작과 정지 이벤트 사이의 시간 차이를 측정한다. 가장 간단한 형태로, 카운터는 주파수

에서 실행되는 고주파 발진기를 기반으로 업데이트 된다. 카운터는 매주기(

)마다 한번 업데이트 된다. TDC회로는 시작 이벤트가 나타날 때 카운터를 시작한다. TDC는 정지 이벤트가 나타날 때 카운터의 상태를 판독하고 정지 카운터의 값으로 값을 저장한다. 카운트 값은 카운터 업데이트 비율(또는 주기(

))과 함께 시작 이벤트와 정지 이벤트 사이의 시간 차이를 결정하는데 사용될 수 있다.

하나의 예시적인 실시예에서, TDC는 개략 측정치(coarse measurement) 및 정밀 측정치(fine measurement)의 조합을 사용하여 시간 측정치를 획득한다. 추가 실시예에서, TDC는 저전력 수신기의 복조기 내에서 사용된다. 일부 애플리케이션에서, 수신기는 낮은 코어 공급 전압을 특징으로 하는 나노미터 기술을 사용하는 저전력, 고성능 RF 시스템 온칩(SoC)이다. 나노미터 프로세스 기술을 이용하여, 수신기의 집적 회로(IC)는 아날로그/RF 성능을 최적화하기 위해 다양한 레벨의 디지털 튜닝을 수행한다. 본 명세서는 수신된 신호를 복조하기 위한 예시적인 수신기의 시간-디지털 컨버터(TDC)을 설명하고, 여기서 복조기는 반송파 주기의 제거, 결과의 스케일링 및 누산, 리샘플러(resampler)를 포함할 수 있으며, 일부 실시예에서 리샘플러는 샘플링 타이머 회로와 함께 선입선출(First In, First Out: FIFO) 메모리를 사용한다.

수신기 시간 신호는 개략 TDC 컴포넌트와 정밀 TDC 컴포넌트를 사용하여 디지털 워드로 변환된다. 개략 TDC부분은 시간 지연 길이의 개략적인 추정치를 계산하기 위해 링 발진기를 사용한다. 정밀 TDC 부분은 개략 측정 에러의 정밀 분해능 추정치를 계산하기 위해 2차원 Vernier 구조를 사용한다. 시스템은 디지털 시간 측정치를 계산하기 위해 개략 측정치와 정밀 측정치를 조합한다. 시스템은 카운터 롤오버를 처리하고, 기저대역 판독 회로에 대한 적절한 샘플링 시간에 결과를 준비하고, 반송파 주기 오프셋을 제거하고, 결과 신호를 스케일링 하기 위해 출력 워드를 추가로 프로세싱 한다. 예시적인 수신기의 경우, 결과 신호는 FIFO에 저장되고 기저대역 회로에서 필요할 때 FIFO로부터 판독된다.

하나의 예시적인 실시예에서, 개략 측정 회로는 피변조 신호(또는 그것의 주파수 분할된 또는 다운 변환된 버전)의 제1 상승 에지와 제2상승 에지 사이의 시간 주기의 개략 측정치를 측정한다. 하나의 비제한적인 예에서, 2.5ns에서 5ns 사이의 입력 주기 동안 동작한다. 그러한 주기는 200MHz에서 400MHz 사이의 입력 주파수에 해당한다. Rx TDC는 개략 TDC, 정밀 TDC, 및 일부 디지털 재구성 회로를 포함한다. 개략 구조와 정밀 구조는 원하는 레인지와 분해능 요구를 만족시키기 위해 사용된다. 수신기에서, 개략 TDC는 일반적으로 레인지를 담당하고, 정밀 TDC는 일반적으로 분해능을 담당한다.

개략 TDC는 입력 주기의 제1 개략 측정치를 제공한다. 일 예시적인 실시예에서, 개략 TDC 분해능은 160ps이고, 이것은 링 발진기 타입의 TDC를 기반으로 한다. 모든 입력 상승 에지에서, 시스템은 링 발진기 상태를 프로빙하고 정밀 TDC 회로로 전달되는 신호를 생성한다. 입력 주기의 개략 측정치는 링 발진기 체인 및 그것에 연결된 카운터의 상태를 분석함으로써 달성된다. 일 실시예에서 링 발진기는 동작하는 동안 리셋을 방지하기 때문에, 그것의 출력은 입력 주기의 시퀀스의 누산에 해당한다.

정밀 TDC는 입력 주기의 더 정밀한 측정치를 제공하고 개략 측정치의 에러 측정 역할을 한다. 일 실시예에서, 2차원의 Vernier 구조를 포함한다. 개략 TDC는 정밀 TDC의 저속 지연 라인 및 고속 지연 라인에 주입되는 입력 신호를 생성한다. 정밀 TDC에 대한 입력 신호는 (i) 수신된 피변조 신호(적당히 지연됨)의 상승 엣지와 개략 TDC 링 발진기 요소에 대응하는 출력이다. 정밀 측정은 개략 측정이 완료된 후에 발생한다. 정밀 TDC는 저속 라인에 주입된 엣지에서 작동하고, 저속 라인에 주입된 엣지는 고속 라인에 주입된 엣지보다 전파하는데 더 오래 걸린다. 대응하는 아비터(arbiter)의 그리드에서 고속 지연 라인에 주입된 엣지가 저속 지연 라인에 주입된 엣지를 캐치업 하는 위치를 기반으로 하여, 시스템은 정밀 TDC 값을 계산한다. 시스템은 최종 측정치를 얻기 위해 개략 측정치와 정밀 측정치를 결합한다. 하나의 예시적인 실시예에서, 수신기의 정밀 측정 회로는 저속 라인에서 12개의 50ps 지연과 고속 라인에서 9개의 45ps 지연을 사용한다. 아비터 메트릭스는5개의 Vernier 라인을 사용하여 240ps의 레인지와 5ps의 분해능을 제공한다. Rx TDC의 토폴로지는 분해능 사이즈(5ps)가 작은 넓은 입력 레인지(2.5ns 에서 5ns)를 허용한다. 각 연속 측정치는 해당 순간까지 모든 입력 주기의 누산에 해당한다.

추가 실시예에서, TDC는 로컬 클럭 레퍼런스와 피변조 신호(또는 그것의 주파수 분할된 또는 다운 변환된 버전)의 다음 상승 엣지 사이의 시간을 측정한다.

방법의 일부 실시예는: 수신측 위상-디지털 변환(PDC, phase-to-digital conversion) 회로에서 반송파 주파수(carrier frequency)를 갖는 피변조 신호(modulated signal)를 수신하는 단계; 상기 피변조 신호와 로컬 클럭 신호 사이의 위상 측정치를 획득하는 단계; 위상 보정 증분을 누산함으로써 반송파 기반의 위상 보정 값을 생성하는 단계; 상기 위상 측정치와 상기 반송파 기반의 위상 보정 값 사이의 차이를 기반으로 보정된 위상 측정 값을 생성하는 단계; 및 상기 보정된 위상 측정 값을 스케일링 함으로써 반송파 위상 측정치를 생성하는 단계를 포함할 수 있다.

일부 실시예에서, 상기 위상 보정 증분을 생성하는 단계는 (i) 보정된 위상 측정치의 각 생성 사이에 발생하는 상기 피변조 신호의 주기의 수 및 (ii) 상기 반송파 주파수와 상기 로컬 클럭 신호의 주파수 사이의 차이를 기반으로 할 수 있다.

일부 실시예에서, 상기 피변조 신호의 상승 엣지가 타이밍 윈도우 내에 나타나지 않으면 상기 반송파 기반의 위상 보정 값을 생성하는 것이 억제될 수 있다.

일부 실시예의 경우, 위상 측정치를 획득하는 단계는: 상기 피변조 신호의 상승 엣지와 일치하는 로컬 클럭의 복수의 위상 간격의 위상 간격을 결정함으로써 개략 측정치를 결정하는 단계; 상기 개략 측정치의 정밀 측정 에러를 결정하는 단계; 및 상기 개략 측정치와 상기 정밀 측정 에러를 결합함으로써 상기 위상 측정치를 결정하는 단계를 포함할 수 있다.

일부 실시예에서, 상기 개략 측정치와 정밀 측정치를 결합하는 것은: 개략 측정 스케일링 계수에 의해 상기 개략 측정치를 스케일링 하는 단계; 및 정밀 측정 스케일링 계수에 의해 상기 정밀 측정 에러를 스케일링 하는 단계를 포함할 수 있다.

일부 실시예에서, 상기 개략 측정치를 스케일링 하는 단계는 상기 개략 측정치를 위상 간격 인덱스로부터 위상 각 값으로 변환할 수 있고, 상기 정밀 측정치를 스케일링하는 단계는 상기 정밀 측정 에러를 시간 값으로 부터 로컬 클럭 신호에 대한 위상으로 변환할 수 있다.

일부 실시예에서, 상기 위상 간격을 결정하는 단계는 복수의 링 발진기 엘리먼트의 상태에 따라 결정될 수 있다.

일부 실시예에서, 상기 정밀 측정 에러를 결정하는 단계는: 2차원 Vernier 지연 엘리먼트들의 저속 라인에 상기 피변조 신호의 상승 엣지를 주입하는 단계; 2차원 Vernier 지연 엘리먼트들의 고속 라인에 상기 결정된 위상 간격과 관련된 상기 링 발진기의 출력을 주입하는 단계; 및 상기 자속 라인과 고속 라인 사이에 연결된 아비터 메트릭스를 사용하여 정밀 측정 에러를 결정하는 단계를 포함할 수 있다.

일부 실시예에서, 상기 반송파 위상 측정치를 생성하는 단계는 상기 로컬 클럭 신호의 주파수에 대한 상기 반송파 주파수의 비율의 배수에 의해 상기 보정된 위상 측정치를 스케일링하는 단계를 포함할 수 있다.

일부 실시예에서, 방법은 고조파 주입 ILO를 이용하여 상기 주파수를 감소시킴으로써 상기 피변조 신호를 전처리하는 단계를 더 포함할 수 있다.

일부 실시예에서, 방법은 분할기 회로를 이용하여 상기 주파수를 감소시킴으로써 상기 피변조 신호를 전처리하는 단계를 더 포함할 수 있다.

일부 실시예에서, 방법은 믹서 회로를 이용하여 상기 주파수를 감소시킴으로써 상기 피변조 신호를 전처리하는 단계를 더 포함할 수 있다.

장치의 일부 실시예는: 반송파 주파수를 갖는 피변조 신호를 수신하도록 구성된 아날로그 수신기 회로; 상기 아날로그 수신기 회로에 결합되고 상기 피변조 신호와 로컬 클럭 신호 사이의 위상 측정치를 얻도록 구성된 위상-디지털 변환(PDC) 회로; 상기 PDC 회로에 결합되고 위상 보정 증분을 누산함으로써 반송파 기반의 위상 보정 값을 생성하도록 구성된 반송파 기반의 위상 보정 회로; 상기 반송파 기반의 위상 보정 회로에 결합되고 상기 위상 측정치와 상기 반송파 기반의 위상 보정값 사이의 차이를 기반으로 보정된 위상 측정값을 생성하도록 구성된 보정된 위상 측정 회로; 및 상기 보정된 위상 측정 회로에 결합되고 상기 보정된 위상 측정값을 스케일링 함으로써 반송파 위상 측정치를 생성하도록 구성된 반송파 위상 측정 회로를 포함할 수 있다.

일부 실시예에서, 상기 반송파 기반의 위상 보정 회로는 색인 테이블을 포함할 수 있다.

일부 실시예에서, 상기 위상 보정 증분은 (i) 보정된 위상 측정치의 각 생성 사이에 나타나는 상기 피변조 신호의 주기의 수, 및 (ii) 상기 반송파 주파수와 상기 로컬 클럭 신호의 주파수 사이의 차이를 기반으로 할 수 있다.

일부 실시예에서, 상기 피변조 신호의 주기의 수는 단일 주기 반송파 오프셋 값의 배수를 저장하는 테이블 엔트리를 선택하기 위한 멀티 플렉서를 제어하기 위해 사용될 수 있다.

일부 실시예에서, 장치는 상기 보정된 위상 측정 회로에 결합되고, 상기 피변조 신호의 상승 엣지가 타이밍 윈도우 내에 나타나지 않으면 상기 반송파 기반의 위상 보정 값의 생성을 억제하도록 구성된 오버플로우 회로를 더 포함할 수 있다.

일부 실시예에서, PDC 회로는: 상기 피변조 신호의 상승 엣지와 일치하는 상기 로컬 클럭의 복수의 위상 간격의 위상 간격을 결정함으로써 개략 측정치를 결정하도록 구성된 개략 측정 회로; 상기 개략 측정 회로에 결합되고 상기 개략 측정치의 정밀 측정 에러를 결정하도록 구성된 정밀 측정 에러 회로; 및 상기 정밀 측정 회로에 결합되고 상기 개략 측정치와 상기 정밀 측정 에러를 결합함으로써 상기 위상 측정치를 결정하도록 구성된 위상 측정 회로를 포함할 수 있다.

일부 실시예에서, 장치는: 상기 개략 측정 회로에 결합되고 개략 측정 스케일링 계수에 의해 상기 개략 측정치를 스케일링 하도록 구성된 개략 측정 스케일링 회로; 및 상기 정밀 측정 에러 회로에 결합되고 정밀 측정 스케일링 계수에 의해 상기 정밀 측정 에러를 스케일링 하도록 구성된 정밀 측정 스케일링 회로를 더 포함할 수 있다.

일부 실시예에서, 상기 개략 측정 스케일링 회로는 상기 개략 측정치를 위상 간격의 인덱스로부터 위상 값으로 변환하기 위해 상기 개략 측정 스케일링 계수를 사용할 수 있고, 상기 정밀 측정 스케일링 회로는 상기 정밀 측정 에러를 시간 값으로부터 로컬 클럭 신호에 대한 위상으로 변환하기 위해 상기 정밀 측정 스케일링 계수를 사용할 수 있다.

일부 실시예에서, 상기 개략 측정 회로는 복수의 링 발진기 엘리먼트를 포함할 수 있다.

일부 실시예에서, 정밀 측정 에러 회로는: 제1라인의 지연 엘리먼트를 형성하는 제1세트의 하나 이상의 인버터; 제2라인의 지연 엘리먼트를 형성하는 제2세트의 하나 이상의 인버터, 여기서 상기 제1라인의 지연 엘리먼트는 상기 제2 라인의 지연 엘리먼트보다 더 느림; 상기 제1라인의 지연 엘리먼트에 있는 인버터의 수에 상기 제2라인의 지연 엘리먼트에 있는 인버터의 수를 곱한 것과 동일한 래치 메트릭스; 상기 제1라인의 지연 엘리먼트에 있는 각 인버터의 출력을 상기 래치 메트릭스의 열에 있는 각 제1 래치 입력에 연결하는 연결 세트; 및 상기 제2라인의 지연 엘리먼트에 있는 각 인버터의 출력을 래치 메트릭스의 행에 있는 각 제2 래치 입력에 연결하는 연결 세트를 포함 할 수 있다.

일부 실시예에서, 상기 반송파 위상 측정 회로는 상기 로컬 클럭 신호의 주파수에 대한 상기 반송파 주파수의 비율의 배수로 보정된 위상 측정치를 스케일링 하기위해 구성된 곱셈기 엘리먼트를 포함할 수 있다.

일부 실시예에서, 장치는 상기 피변조 신호의 상기 주파수를 감소시키기 위해 고조파 주입 ILO를 더 포함할 수 있다.

일부 실시예에서, 장치는 상기 피변조 신호의 주파수를 감소시키기 위해 분할기 회로를 더 포함할 수 있다.

일부 실시예에서, 장치는 상기 피변조 신호의 주파수를 감소시키기 위해 믹서 회로를 더 포함할 수 있다.

방법의 일부 실시예는: 반송파 주파수와 위상 변조 성분을 가지는 반송파의 신호 전이와 관련된 로컬 클럭의 복수의 위상 측정치를 획득하는 단계; 상기 반송파 주파수와 상기 로컬 클럭 주파수 사이의 주파수 차이를 기반으로 하여 오프셋을 감산함으로써 조정된 로컬 클럭 위상 측정치를 생성하는 단계; 및 상기 반송파 주파수와 상기 로컬 클럭의 주파수 사이의 비율을 기반으로 하여 조정된 로컬 클럭 위상 측정치를 스케일링 함으로써 위상 변조 값을 생성하는 단계를 포함할 수 있다.

방법의 일부 실시예는: 위상-디지털 컨버터를 이용하여 로컬 클럭의 위상 도메인에 대하여 피변조 반송파의 위상 측정값을 생성하는 단계; 및 상기 피변조 반송파의 반송파 주파수와 상기 로컬 클럭의 주파수 사이의 비율을 기반으로 하여 위상 측정값을 변조 위상 값으로 변환하는 단계를 포함할 수 있다.

도1은 일부 실시예에 따른 극성 수신기(polar receiver)의 블록도이다.
도2는 일부 실시예에 따른 상세한 시간-디지털 변환(TDC) 방법과 후처리 동작의 흐름도이다.
도3은 일부 실시예에 따른 TDC에 대한 개략 추정의 블록도이다.
도4는 일부 실시예에 따른 2차원 Vernier 시간-디지털 컨버터의 블록도이다.
도5는 일부 실시예에 따른 아비터 회로의 블록도이다.
도6은 일부 실시예에 따른 개략 측정치와 정밀 측정치를 결합한 것의 블록도이다.
도7은 일부 실시예에 따른 디지털 시간 측정에서 행해지는 신호 처리의 디지털 컴포넌트 블록도이다.
도8은 일부 실시예에 따른 TDC 방법의 흐름도이다.
도9는 일부 실시예에 따른 수신기 회로의 예를 도시하는 개략도이다.
도10은 일부 실시예에 따른 수신기의 주파수 처리 회로의 예를 도시하는 개략도이다.
도11은 일부 실시예에 따른 TDC 출력 신호를 생성하기 위한 프로세스 개요의 예를 도시하는 개략도이다.
도12는 일부 실시예에 따른 TDC 생성 회로의 예를 도시하는 개략도이다.
도13은 일부 실시예에 따른 윈도우화 회로의 제1예를 도시하는 개략도이다.
도14a는 일부 실시예에 따른 윈도우화 회로의 제2예를 도시하는 개략도이다.
도14b는 일부 실시예에 따른 윈도우화 회로를 위한 신호 타이밍 세트의 예를 도시하는 타이밍 다이어그램이다.
도15는 일부 실시예에 따른 주파수 스케일링 회로를 포함하는 위상 복조기 회로의 예를 도시하는 개략도이다.
도16은 일부 실시예에 따라 반송파 위상 측정치를 생성하기 위한 예를 도시하는 흐름도이다.
당업자들은 도면의 요소가 단순성 및 명확성을 위해 도시된 것이고, 반드시 누산에 맞게 그려지지 않았음을 알 것이다. 예를 들면, 도면에 있는 일부 요소의 치수는 본 발명의 실시예의 이해를 향상시키는데 도움이 되도록 다른 요소에 비해 과장될 수 있다.
장치와 방법 컴포넌트는 도면에서 통상적인 기호에 의해 적절하게 표시되었으며, 본 명세서에 이점을 가지고 있는 당업자에게 이미 누구나 알고있는 세부사항을 공개하여 모호해지지 않도록 발명의 실시예를 이해하는데 적절한 특정 세부사항만을 보여준다.
이 상세한 설명을 진행하기 전에, 다양한 도면에 묘사되는 - 그리고 그와 관련하여 설명되는 - 엔티티(entities), 접속, 배열 등이 제한이 아닌 예로서 제시된다. 따라서 특정 도면이 "묘사하는" 것, 특정 도면의 특정 요소 또는 개체가 "~ 인" 또는 "~ 를 갖는" 것에 대한 임의의 그리고 모든 문장 및 다른 표시, 그리고 임의의 그리고 모든 유사한 문장 - 이들은 고립되어 문맥 밖에서 절대적이며 따라서 제한적이라고 읽혀 질 수 있음 - 은 "적어도 하나의 실시예에서, ..."와 같은 구절이 구조상으로 선행되는 것으로만 적절하게 읽혀 질 수 있다. 그리고 이 묵시적인 선행절이 이 상세한 설명에서 지겹게(ad nauseum) 반복되지 않는 것은 표현의 간결함과 명확성과 유사한 이유 때문이다.

일 예시적인 실시예에서, Rx TDC는 작은 분해능(5x10^-12초 또는 5ps)을 가진 큰 레인지(수 나노초)를 커버한다. 다양한 실시예는 레인지 및 분해능의 사용을 충족하기 위해 개략 및 정밀 시간 측정치의 시퀀스를 사용한다. 수신기 회로의 다른 엘리먼트가 이전에 처리한 신호(피변조 신호로 표기됨)에서 시작하여, 여기에 설명하는 다양한 회로들은 주기의 개략 추정을 행한다. 회로는 에러의 정밀 분해능 추정을 행한다. 시스템은 이들 개략 및 정밀 측정치를 결합하여 입력 신호의 주기의 추정치에 도달한다. 추가 처리는 시간 측정치를 위상 측정치로 변환하기 위해 발생한다.

도1은 예시적인 극성 수신기(polar receiver)의 블록도이다. 무선 주파수 신호(102)가 극성 수신기(100)에서 수신되며 증폭기(104)에 의해 증폭될 수 있다. 극성 수신기(100)는 위상 시프트 키잉(PSK) 또는 직교 진폭 변조(QAM)를 사용하여 변조된 신호와 같은 피변조 무선 주파수 신호를 수신 및 디코딩 하도록 동작한다. 증폭기의 출력 신호는 진폭과 위상을 위한 별도의 경로에 접속된다.

진폭 경로는 엔벨로프 검출기(envelope detector) 또는 전력 검출기와 같은 진폭 검출기(106)에서 시작하며, 진폭 검출기는 피변조 무선 주파수 신호의 진폭을 나타내는 신호를 제공하도록 동작한다. 진폭 검출기(106)는 예를 들어 신호 정류 및 후속 저역 통과 필터링과 같은 다양한 기술을 사용하여 동작할 수 있다. 진폭 신호는 아날로그-디지털 컨버터(ADC)(108)를 통과한다. ADC는 샘플링된 무선 주파수 신호의 진폭을 나타내는 일련의 디지털 진폭 신호를 생성하도록 동작한다. 일부 실시예에서, ADC(108)는 160Msps에서 피변조 무선 주파수 신호의 진폭을 샘플링 한다. ADC의 출력은 원형 버퍼(110)에 저장된다. 원형 버퍼에 저장된 샘플은 부분 지연 필터(fractional delay filter)(112)를 통해 판독 및 지연되고 진폭 샘플(

)(130)로서 출력된다.

극성 수신기(100)는 주파수 분할 회로(114)를 구비한다. 또한, 신호로부터 임의의 진폭 정보는 제거하지만 위상 정보를 유지하기 위해 리미터 회로(도시되지 않음)가 사용될 수 있다. 일부 실시예에서, ILO가 진폭 정보를 제거하는데 사용될 수 있다. 주파수 분할 회로는 버퍼(104)로부터 샘플링된 무선 주파수 입력 신호를 수신하기 위한 입력 및 주파수-분할 출력 신호를 시간-디지털 컨버터(TDC)(116)의 트리거 입력에 제공하기 위한 주파수 분할 출력을 갖는다. 주파수 분할 회로는 입력 신호의 주파수를 주파수 제수(divisor)로 분할하도록 동작한다. 일부 실시예에서, 주파수 분할 회로는 많은 가능성 중에서도 고조파 주입 고정 발진기, 디지털 주파수 분할기, 또는 이들의 조합을 사용하여 구현될 수 있다. 주파수 분할 회로(114)는 또한 진폭 정규화 회로로서도 역할한다.

위상 경로에 있어서, 증폭기의 출력은 주파수를 분할하는(일 실시예에서는 4로) 주파수 분할 회로(114)에 접속된다. 주파수 분할 출력 신호는 시간-디지털 컨버터(TDC)(116)로 진행하여 디지털 시간 출력을 계산한다. 시간-디지털 컨버터(116)는 주파수 분할 신호의 주기와 같은 주파수 분할 신호의 특성 시간을 측정하도록 동작한다. 시간-디지털 컨버터(116)는 주파수 분할 신호의 연속적인 대응 피처들 간의 경과 시간을 측정함으로써 주파수 분할 신호의 주기를 측정하도록 동작할 수 있다. 예를 들어, 시간-디지털 컨버터는 주파수 분할 신호의 연속적인 상승 엣지들 사이의 시간 또는 주파수 분할 신호의 연속적인 하강 엣지들 사이의 시간을 측정함으로써 주파수 분할 신호의 주기를 측정할 수 있다. 대안적인 실시예에서, 시간-디지털 컨버터는 주파수 분할 신호의 상승 엣지와 하강 엣지 간의 경과 시간과 같은, 완전한 주기 이외의 특성 시간을 측정할 수도 있다.

일부 실시예에서, 시간-디지털 컨버터(116)는 클럭 신호와 같은 외부 트리거를 사용하지 않고 동작한다. 즉, 시간-디지털 컨버터(116)는 외부 트리거 신호와 주파수 분할 신호의 상승 엣지 간의 시간이 아니라 주파수 분할 신호의 2개의 피처(예를 들면, 2개의 상승 엣지) 간의 시간을 측정한다. 시간-디지털 컨버터(116)에 의해 측정된 시간 주기의 시작 및 종료가 모두, 외부 클럭 신호가 아니라 주파수 분할 신호에 의해 트리거 되기 때문에, 시간-디지털 컨버터(116)는 셀프 트리거형 시간-디지털 컨버터(self-triggered time-to-digital converter)라고 칭해진다. 도7의 예에서, 셀프 트리거형 시간-디지털 컨버터(116)는 주파수 분할 출력 신호의 주기를 나타내는 디지털 시간 출력을 제공한다.

가산기(118)에 의해 출력된 디지털 시간으로부터 반송파 주기 오프셋(T)이 감산된다. 따라서, 주파수 분할 신호의 위상에서 시프트가 발생하지 않을 때 오프셋 디지털 시간 출력은 0이거나 거의 0이다. 샘플링된 무선 주파수 신호(위상 변조 또는 주파수 변조된 반송파 신호)에서 위상 시프트가 발생하면 샘플링된 무선 주파수 신호의 주기에 일시적인 변화가 초래되고, 이에 따라 주파수 분할 신호의 주기도 일시적으로 변하게 된다. 주파수 분할 신호의 주기에서의 이러한 일시적인 변화는 디지털 시간 출력(및 오프셋 디지털 시간 출력)에서의 일시적인 변화로서 측정된다. 일부 실시예에서, 오프셋 디지털 시간 출력은 피변조 무선 주파수 신호의 위상이 일정하게 유지되는 주기 동안 0이거나 거의 0인 반면, 피변조 무선 주파수 신호의 위상의 시프트는 위상 시프트의 방향에 따라 오프셋 디지털 시간 출력 신호가 양수 또는 음수 값이 되게 한다.

오프셋 디지털 시간 출력은 곱셈기(120)를 통해 스케일링 계수에 의해 스케일링될 수 있다. 스케일링된 디지털 시간 신호(또는 일부 실시예에서는 오프셋 디지털 시간 출력)는 가산기(122) 및 레지스터(124)에 의해 누산된다. 디지털 적분기는 적분 시간 신호를 생성한다. 레지스터(124)는 주파수 분할 신호를 사용하여 클록킹될 수 있으며, 그 결과 주파수 분할 신호의 사이클마다 가산이 발생한다. 오프셋 디지털 시간 출력 신호가 샘플링된 무선 주파수 신호의 위상 변화를 나타내는 실시예에서, 적분 시간 신호는 샘플링된 무선 주파수 신호의 현재 위상을 나타내는 값을 제공한다.

누산된 값은 다른 레지스터(126)를 통과하여 입력 펄스(128)에 기초하여 적절한 시간에 판독된다. 일부 실시예에서, 레지스터(126)는 160Msps에서 적분 시간 신호를 샘플링 하도록 동작하지만, 다른 샘플링 레이트가 대안으로 사용될 수도 있다. 출력은 위상 샘플(

)(132)이다. 도7의 실시예에서, 주파수 분할 회로(114), TDC(116), 감산기(118), 곱셈기(120), 가산기(122), 및 레지스터(124 및 126)는 샘플링된 신호의 위상을 나타내는 일련의 디지털 위상 신호를 생성하도록 동작하는 위상 검출 회로로서 동작한다.

도2는 시간을 디지털 값으로 변환하고 또한 원래의 피변조 신호의 위상을 계산하도록 실행되는 프로세스의 블록도이다. 주파수 분할 출력 신호(201)는 도1에 도시한 TDC 블록(116)에 대한 입력 신호에 대응한다. 다른 실시예에서, 주파수 분할 동작은 사용되지 않는다. 주파수 분할 출력 신호는 개략 TDC 측정 블록(202)에 대한 입력이다. 회로는 개략 측정 시작 신호와 개략 측정 정지 신호 간의 경과 시간의 개략 추정치를 계산한다. 이 개략 추정치는 개략 측정치의 양자화 사이즈로 인한 에러 양을 포함할 수 있다. 정밀 TDC 측정 블록(203)은 에러 추정치를 계산하고, 이 에러 값은 개략 + 정밀 측정 계산(204)을 이용하여 개략 측정 값으로부터 감산된다. 디지털 시간 출력은 개략 측정 계산에 사용된 최대 카운터 값에 기초하여 값의 래핑(wrapping)을 검사하기 위해 디지털 시간 출력 계산 블록(205)으로 진행한다. 시스템은 이 검사의 출력을 사용하여 160MHz 기저대역 동기화 계산(206)을 수행한다. 극성 수신기(100)는 소정의 시간에 위상 계산을 사용하고, 160MHz 기저대역 동기화 계산은 디지털 출력 시간을 160MHz 기저대역 주기에 대응하는 기준값과 비교한다. 160MHz 기저대역 동기화 계산의 출력(적분 시간 출력 인에이블)은 적분 시간 신호(210)를 판독하기에 적절한 시간을 결정하는데 사용된다. 오프셋 디지털 시간 출력 계산(207)은 디지털 시간 출력으로부터 반송파 주기 오프셋을 감산한다. 오프셋 디지털 시간 출력은 스케일링 계산(208)에 의해 스케일링 된다. 스케일링된 디지털 시간 신호는 누산기 회로(209)에 의해 누산된다. 적분 시간 신호(210)는 적분 시간 출력 인에이블에 기초하여 적절한 시간에 판독된다.

도3은 예시적인 개략 측정 회로의 블록도이다. 개략 추정은 링 발진기에 의해 시작된다. 도3은 링 발진기가 9개의 인버팅 엘리먼트를 포함하는 예시적인 실시예이다. 주파수와 시간 간의 반전 관계(inverse relationship)에 주목하면, 링 발진기의 발진 주파수는 다음과 같다.

,

여기서, t_{delay element}는 링 발진기의 9개의 엘리먼트 중 하나의 지연이다. 일부 실시예에서, 개략 측정 회로는 7개의 인버팅 엘리먼트를 갖는 링 발진기 회로일 수 있다. 링 발진기의 발진 주파수는 일부 실시예에서 아래 도시된 바와 같이 계산될 수 있다.

여기서 t_{delay element}는 링 발진기의 7개의 엘리먼트 중 하나의 지연이다.

제1 및 제2 상승 엣지를 갖는 피변조 신호가 입력 노드(335)에서 수신된다. 제1 및 제2 상승 엣지 신호는 피변조 신호의 엘리먼트이다. 각 상승 엣지에서, TDC회로는 링 발진기를 형성하는 각 엘리먼트의 출력 값을 래치한다. 링 발진기 의 각 엘리먼트는 입력 신호의 반전 버전을 출력한다. 입력이 상태를 변경하면, 출력이 그 변화를 반영하는데 시간이 걸린다. 링 발진기 내의 전파 엣지의 위치는 입력 및 출력이 반대 상태로 이동하는 과정에 있는 인버터 스테이지이다. 시스템은 링의 완전한 발진수를 계산하고 이를 링 발진기의 현재 상태와 조합하여 피변조 신호의 주기의 개략 추정치를 계산한다. 일반적으로 링의 완전한 발진을 결정하는 한가지 예시적인 방법은 특정 인버터가 상태를 변경할 때마다 카운터를 증분시키는 것이다. 본 명세서의 이후 단락에서는 링의 완전한 발진 결정 및 개략 추정치 계산에 대해 논의한다. 개략 추정 회로가 인버터의 내부 회로를 프로빙하지 않기 때문에 일 예시적인 실시예에 대한 개략 추정치의 분해능은 인버터 스테이지의 지연 길이이다.

링 발진기의 각 엘리먼트의 지연을, 2의 거듭제곱과 정밀 TDC분해능을 곱한 것으로 선택하면 개략 측정과 정밀 측정을 조합하는데 사용되는 디지털 로직 컴포넌트의 수를 줄일 수 있다. 정밀 TDC의 레인지를 최소화 하면 전력 소비를 줄일 수 있다. 링 발진기의 각 엘리먼트의 지연은 또한 정밀 TDC의 최소 레인지를 설정한다. 정밀 TDC는 통상 개략 TDC보다 더 많은 전력을 소비하지만, 일부 실시예에서는, 정밀 TDC가 개략 TDC보다 더 적은 전력을 소비할 수도 있다. 링 발진기의 각 엘리먼트마다 더 큰 지연을 선택하면 링 발진기 스테이지 수를 줄일 수 있다. 더 낮은 발진 주파수를 사용하면 전력 소비를 줄일 수 있다. 또한, 더 낮은 발진 주파수를 선택하면 개략 TDC 제어 로직을 링 발진기 사이클에서 더 일찍 정착시킬 수 있다. 엘리먼트의 수를 제한하면, 로직 복잡성이 저감되고 회로 기판 레이아웃 공간을 절약할 수 있다.

일 예시적인 수신기에 있어서, 이들 제약 및 다른 요인(예를 들면, 비용 및 이용가능성)에 의해 T_{delay element} 가 2⁵ * 5ps 로 선택되었으며, 이는 32*5ps 또는 160ps와 같다. 따라서, 링 발진기의 주파수(f_RO)는 347.222MHz가 되었다.

도3의 예시적인 실시예는 각각의 링 발진기 인버터(336 내지 344)의 출력을 D-플립플롭(320 내지 328)에 접속한다. 회로는 피변조 신호가 상승 엣지를 가질 때 D-플립플롭 출력을 사용하여 링 발진기의 각 스테이지 상태를 저장한다. 회로는 펄스 전파 인버터로서 비반전 래치 출력 값을 갖는 인버터를 사용한다. 링 발진기가 발진의 전반부에 또는 후반부에 있는지에 따라, 링의 전파 스테이지의 인버터는 입력 및 출력 둘 다 로우 또는 하이를 가질 수 있다.

예시적인 수신기 회로는 링의 완전한 발진을 기록하는 데에 3개의 카운터(313 내지 315)를 사용한다. 이들 카운터의 각각은 링 내의 상이한 스테이지의 출력에 접속된다. 피변조 신호의 상승 엣지가 링 발진기에 비동기적이기 때문에, 상승 엣지는 임의의 순간에 도달할 수 있다. 이러한 엣지는 링 발진기 스테이지 카운터가 업데이트 될 때와 동일한 순간에 발생할 수 있다. 3개의 카운터를 사용하면 업데이트 과정에 있지 않은 카운터가 프로빙 전에 충분한 정착 시간을 확보하게 할 수 있다. 일 예시적인 실시예는 링 내에 원하는 스테이지의 카운터를 사용하고, 원하는 측정 스테이지 2개 전 스테이지 및 원하는 측정 스테이지 2개 후 스테이지에 2개의 백업 카운터를 사용한다. 두 지연 떨어져 배치된 카운터들을 사용하면 시스템은 전파 엣지가 양쪽 스테이지를 통과한 후 동일한 상태에 있는 스테이지 출력들을 사용할 수 있다. 이러한 구성은 카운터 중 적어도 2개가 동일한 상태가 되는 것을 확실하게 한다. 예시적인 수신기를 위한 로직 회로는 링 발진기의 전파 엣지 신호의 위치에 기초하여 사용할 카운터를 선택한다. 링 발진기의 전파 엣지가 현재 원하는 카운터와 동일한 위치에 있다면, 로직은 다른 두 카운터 중 하나를 사용한다. 다른 예시적은 방법은 카운터가 적어도 하나의 다른 카운터와 일치하면 그 카운터의 값을 링 발진기의 완전한 발진 수로서 사용할 수 있다. 또 다른 예시적인 방법은 링 발진기의 전파 엣지가 원하는 카운터의 동일한 위치에 또는 1위치 앞에 있지 않는 경우에는 원하는 카운터를 사용할 수 있고, 있는 경우에는 시스템이 백업 카운터를 사용할 수 있다.

일 실시예는 링 발진기의 완전한 발진 수를 카운트하는 데에 2개의 카운터를 사용할 수 있다. 이러한 실시예의 경우, 링 발진기의 제1 인버터의 출력이 상태를 변경하면 제1 카운터가 증분된다. 마찬가지로, 링 발진기의 제2 인버터의 출력이 상태를 변경할 때 제2 카운터가 증분된다. 회로는 제1 및 제2 인버터에 대한 펄스 전파 인버터의 위치에 기초하여 제1 또는 제2 카운터 중 하나로부터 카운트 값을 선택한다.

링 발진기의 내부의 엣지 위치를 사용하여, 시스템은 3개의 카운터 중 사용할 카운터를 결정한다. 예시적인 수신기의 경우, O1(발진기 1)에서의 카운터는 링 발진기가 인에이블 되자마자 그의 카운트가 증분되기 때문에 다른 두개의 카운터보다 1 더 큰 카운트를 갖는다. 엣지가 발진 링의 후반부에 있는 경우, O1 카운터가 제대로 정착되었기 때문에 시스템은 O1 카운터(315)를 사용할 수 있다. 엣지가 발진 링의 전반부에 있는 경우, O6 카운터가 제대로 정착되었기 때문에 시스템은 O6 카운터를 사용할 수 있다. 엣지가 다른 발진을 시작하고 그의 위치가 0인 경우 예외가 발생한다. 이 위치는 발진의 전반부로 간주될 수 있지만, 때때로 고급 카운터(O6)(313)는 정착하기에 충분한 시간이 부족하다. 이러한 상황에서, 시스템은 지연된 카운터(O1)를 선택하지만, +1 카운트는 제거되지 못할 수 있다. 다른 실시예는 일반적인 원리를 변경하지 않고서 상이한 스테이지 카운터를 사용할 수 있다.

동작중인 카운터를 사용하면 각 개략 측정 후에 회로의 재설정을 피한다. 측정이 이루어질 때마다 에러가 생긴다. 후속 신호 처리 결과를 누산하는 실시예는 장시간에 걸쳐 에러를 누산하여, 에러는 더 커지고 너무 커져서 시스템이 처리할 수 없게 된다. 카운터가 동작중인 링 발진기를 사용하면 에러가 장기간에 걸쳐 서로 상쇄될 수 있다. 측정 에러는 다시 시스템에 직접 접속되며, 매 새로운 측정이 분해능 한계 내에서 유지된다.

일부 실시예에서, 개략 위상 측정치는 수신된 피변조 신호의 상승엣지와 일치하는 로컬 클럭의 복수의 위상 간격의 위상 간격을 결정함으로써 결정될 수 있다. 정밀 위상 측정 에러는 개략 측정치에서의 에러로 결정될 수 있다. 위상 측정치는 개략 위상 측정치와 정밀 위상 측정 에러 사이의 차이로 획득될 수 있다. 일부 실시예에서, 위상 간격은 복수의 링 발진기 엘리먼트의 상태에 따라 결정될 수 있다. 개략 측정 회로는 복수의 링 발진기 엘리먼트를 포함할 수 있다.

일부 실시예에서, 개략 TDC 회로가 측정을 수행하면, 링 발진기의 각 스테이지는 어느 2개의 연속적인 스테이지의 D-플립플롭이 동일한 상태에 있는지 결정하기 위해 샘플링 될 수 있고, 이는 링의 해당 스테이지가 전이됨을 나타낸다. 이러한 결정은 도3에 있는 D-플립플롭(320 내지 328) 출력 신호(Q0 내지 Q8)을 기초하여 제어 로직(303)에 의해 수행되거나, 또는 도13에 도시된 실시예에서, D-플립플롭(1302)에 의해 래치된 링 발진기 위상(1328)을 기초하여 MUX 제어 로직(1304)에 의해 수행될 수 있다. 제2 D-플립플롭에 해당하는 위상 측정은 개략 위상 측정치를 생성하는데 사용된다. 일부 실시예에서, Rx 입력 신호의 거의 모든 상승 엣지에 대해, 링 발진기가 프로브 되고, 정밀 시간-디지털 변환(FTDC)회로로 보낼 신호가 생성된다. Rx 입력 신호의 일부 상승 엣지는 동기화를 유지하기 위해 또는 TDC 회로를 재설정 하기 위해 스킵될 수 있다. CTDC 회로는 또한 FTDC 회로의 시작 또는 중지 신호를 생성할 수 있고, Rx 입력 신호 상승 엣지가 얼마나 스킵 되었는지(“C<3:0>” 또는 “C<6:0>”으로 표시될 수 있음)에 대한 카운터를 증분시킬 수 있다. CTDC회로는 또한 Rx 입력 신호의 상승 엣지가 링 발진기 640MHz의 두 사이클 중 어느 사이클에서 도달했는지 결정할 수 있다(이는 “B” 신호를 통해 통신될 수 있다).

정밀 측정을 위한 입력 신호를 생성 하는 것은 제어 로직이 링 발진기의 상태를 판독하고 처리하는데 시간이 걸린다. 피변조 신호가 상승 엣지와 함께 도달하면, 예시적인 수신기는 링 발진기의 각 스테이지에 대한 출력 신호와 일치하도록 D-플립플롭 출력을 변경한다. 수신된 피변조 신호에 해당하는 신호는 링 발진기 회로에 전파 엣지의 위치를 결정하기 위해 회로의 처리 시간에 해당하는 지연 엘리먼트(329 내지 334)를 통과한다. 피변조 신호에 해당하는 신호는 링 발진기에서 6스테이지의 지연에 해당하는 6개의 인버터(329 내지 334)를 통과한다. 정밀 측정 회로는 6개의 인버터(329 내지 334), 멀티플렉서(318), 및 관련 신호 컴포넌트(304, 306, 및308)를 통해 지연된 피변조 신호를 정밀 측정 시작 신호로 사용한다. 정밀 측정 정지 신호의 경우, 수신기는 전파 엣지의 위치를 지나는 6 스테이지 동안 링 발진기 인버터 출력 신호를 사용한다. 정밀 측정 회로는 멀티플렉서(319)를 사용하여 정밀 측정 정지 신호에 적합한 링 발진기 인버터 스테이지 출력 신호를 선택한다. 정밀 측정 정지 신호는 정밀 측정 시작 신호와 유사한 신호 컴포넌트의 세트(305, 307, 및 309)를 통해 전파된다. 정밀 분해능 측정은 정밀 측정 시작 신호와 정지 신호 사이의 차이를 계산한다.

일 실시예에서, Vernier 비교기 회로에 대한 정밀 측정 시작 신호는 피변조 신호의 상승 엣지이다. 정밀 측정 정지 신호는 제어 로직 회로 및 멀티플렉서를 사용하여 Vernier 비교기 회로에 지연된 개략 측정 신호를 제공하도록 선택된다. 일 실시예에서, 제어 로직 회로는 펄스 전파 인버터로부터 미리 결정된 수의 지연 엘리먼트를 지난 곳에 위치한 비교기를 선택하도록 멀티플렉서를 제어한다. 일 실시예에서, 지연된 개략 측정 신호의 상승 엣지를 사용하여 Vernier 비교기 회로를 개시하는 것은, 멀티플렉서 및 미리 결정된 수의 지연 엘리먼트를 사용하여 상승 엣지 신호를 지연시키는 것을 포함한다.

예를 들어, 링 발진기 상태가 스테이지 1내에 있는 전파 엣지에 대응하는 경우, 제어 로직(303), 지연(316), NAND 게이트(317), 및 멀티플렉서(319)를 사용하여, 회로는 스테이지 7(6스테이지 이후)에 대응하는 링 발진기 엘리먼트를 선택한다. 멀티플렉서(319)의 출력 신호는 정밀 측정 정지 신호(302)이다. 회로는 또한 정밀 측정 시작 신호(301)를 생성하기 위해 개략 측정 시작 신호를 6스테이지 지연시킨다. 예시적인 수신기는 정밀 측정 시작 신호(301)를 정밀 측정 정지 신호(302)와 함께 사용하기에 적절한 시간 프레임에 두기 위해 피변조 신호를 6지연 스테이지만큼 지연시킨다. 정밀 측정 회로를 통해 전파되기 전에 양 신호 모두 일치하는 컴포넌트를 통과한다. 일 예시적인 수신기에 있어서, 이들 컴포넌트는 도3에 도시되는 바와 같이, 멀티플렉서(318 및 319), XOR 게이트(306 및 307), 지연 엘리먼트(304 및 305), 및 D-플립플롭(308 및 309)이다. 지연된 개략 측정 신호는 지연된 개략 측정 신호의 상승 엣지 또는 하강 엣지에서 트리거를 생성하도록 지연 엘리먼트 및 XOR 게리트에 의해 처리된다. 지연 엘리먼트(304 및 305) 및 XOR 게이트(306 및 307)는 정밀 측정 시작 및 정지 신호를 위해 짧은 펄스를 생성한다. 짧은 펄스는 D-플립플롭(308 및 309)의 클럭 신호에 접속된다. D-플립플롭은 연관된 인에이블 신호가 하이이고 리셋 신호가 로우이면 하이 신호를 출력한다. 이에 따라, 정밀 측정 시작 및 정지 신호(301 및 302)는 엣지 신호이다.

도4는 정밀 측정 2차원 Vernier가 어떻게 작동하는지에 대한 그래프 예이다. 시스템은 개략 측정의 에러를 추정하기 위해 2차원 Vernier 회로를 사용한다. 시스템은 2세트의 지연 라인, 즉 1고속 지연 라인과 1저속 지연 라인을 사용한다. 일 실시예는 이들 지연 라인 각각에 하나 이상의 인버터(401 내지 424)의 세트를 사용한다. 정밀 측정 시작 신호는 저속 라인을 통해 진행하고, 정밀 측정 정지 신호는 고속 라인을 통해 이동한다. 예시적인 수신기의 경우, SR 래치 메트릭스가 관심 대상 지연 라인의 교차점들을 비교한다. 일 실시예의 경우, 메트릭스의 사이즈는 고속 지연 라인의 인버터 수와 저속 지연 라인의 인버터 수를 곱한 것과 동일하다. SR 래치를 아비터로서 사용하여, 각 고속 라인 인버터 출력이 메트릭스 내의 SR 래치 행에 대한 S 입력에 접속된다. 각 저속 라인 인버터 출력은 메트릭스 내의 SR 래치 열에 대한 R 입력에 접속된다. R 입력이 로우를 유지하는 동안 S 입력이 하이가 되면 각 SR 래치는 하이 신호를 출력한다. 지연 라인을 통해 엣지가 전파되지 않으면, 모든 지연 셀 출력은 로우를 유지하고 모든 아비터 출력은 하이를 유지한다. 이 구성은, 연관된 고속 라인 펄스가 연관된 저속 라인 펄스보다 먼저 아비터에 도달할 때 아비터의 출력이 하이가 된다는 것을 의미한다. 정밀 TDC 회로는 고속 라인 펄스가 먼저 도달하는 이 조건을 검출한다. 제2 상승 엣지가 아비터에 도달하면 그 출력은 보류되고 결과에 영향을 미치지 않는다. 지연 라인을 재설정하면 아비터도 재설정된다.

일 실시예에서, 개략 측정 에러의 정밀 분해능 측정치의 계산은 제1 라인의 지연 엘리먼트를 통해 피변조 신호(정밀 측정 시작 신호)의 상승 엣지를 전파시키는 것을 포함한다. 지연된 개략 측정 신호(정밀 측정 정지 신호)는 제2 라인의 지연 엘리먼트를 통해 전파되며, 여기서 제1라인의 지연 엘리먼트는 제2 라인의 지연 엘리먼트보다 저속이다. 아비터 매트릭스는2차원 Vernier 구조를 형성한다. 아비터 매트릭스를 사용하여, 정밀 측정 포인트가, 정밀 측정 정지 신호가 정밀 측정 시작 신호보다 먼저 아비터 위치에 도달하는 가장 작은 아비터 위치인 것으로 결정된다. 아비터 위치 식별자는 신호가 제1라인의 지연 엘리먼트의 대응부분 및 제2 라인의 지연 엘리먼트의 대응 부분을 통해 전파되는 시간 차이로 계산된다. 제1 아비터의 시간차가 제2 아비터의 시간차보다 작은 경우, 제1 아비터 위치가 제2 아비터 위치보다 작은 것으로 결정된다. 일 실시예는 정밀 분해능 측정치를 정밀 분해능 포인트로서 출력한다.

일 예시적인 수신기는 도4에 도시하는 바와 같은 2차원 Vernier 구조(400)를 사용한다. 수신기의 2차원 Vernier 구조는 12개의 저속 지연 엘리먼트(402, 404, 406, 408, 410, 412, 414, 416, 418, 420, 422 및 424)(각각 50ps의 지연을 가짐), 9개의 고속 지연 엘리먼트(401, 403, 405, 407, 409, 411, 413, 415 및 417)(각각 45ps 지연을 가짐), 5개의 Vernier 라인, 및 49개의 아비터를 사용한다.

고속 지연 라인은 저속 지연 라인에서 사용되는 인버터보다 더 짧은 지연을 갖는 인버터를 사용한다. 일 예시적인 수신기의 경우, 고속 지연 라인은 45ps의 지연을 갖는 인버터(401, 403, 405, 407, 409, 411, 413, 415 및 417)를 사용한다. 저속 지연 라인은 50ps의 지연을 갖는 인버터(402, 404, 406, 408, 410, 412, 414, 416, 418, 420, 422 및 424)를 사용한다. 도4의 각 관심 교차점에, R의 배수로 표시된 값이 있다. 문자 “R”은 고속 지연 라인으로부터 1 지연 엘리먼트와 저속 지연 라인으로부터의 1지연 엘리먼트의 지연 차이를 나타낸다. 일 예시적인 수신기에서, 이들 값 사이의 차이는 5ps(50ps - 45ps)이다. 따라서, 이 수신기에서 R은 5ps이다. 관심 교차점에서 표시된 값의 범위는 0부터 48R이다. R을 5ps의 값으로 치환하면, 도5의 2차워 Vernier 구조는 0(0R) 부터 240ps(48R)까지 측정 에러를 해결할 수 있다.

“24R”이라고 표시된 도4의 중심 근처의 교차점을 고려하기로 한다. 이 교차점과 상관되는 SR 래치에의 입력은 저속 지연 라인 상의 6개의 지연 엘리먼트와 고속 지연 라인 상의 4개의 지연 엘리먼트를 통과한다. 일 예시적인 수신기 실시예에서, 저속 지연 라인 입력은 6 * 50ps = 300ps의 지연을 경험한다. 고속 지연 라인 입력은 4 * 45ps = 180ps의 지연을 경험한다. 이들 값의 차이는 120ps이다. 이 값을 5ps (R 값)로 나누면, 24R의 값이 생성된다. 이 예에 나타내는 것과 유사한 계산을 사용하여 도4의 관심 교차점에 표시된 값을 계산한다.

도4에 “R”라벨이 표시된 각 교차점에는, 먼저 그 위치를 통과하는 것이 저속 지연으로부터의 신호인지 또는 고속 지연 라인으로부터의 신호인지를 결정하기 위한 아비터 회로가 존재한다. 도5는 그러한 아비터 회로의 일 실시예이다. 아비터 위치에서의 고속 지연 라인은 S 입력에 접속되고, S 입력은 NAND 게이트(501)에 접속된다. 아비터 위치에서의 저속 지연 라인은 R 입력에 접속되고, R 입력은 NAND 게이트(502)에 접속된다. NAND 게이트(501)의 출력은 NAND 게이트(502)에 대한 입력으로서 그리고 증폭기(503)에 대한 입력으로서 접속된다. 마찬가지로, NAND 게이트(502)의 출력은 NAND 게이트(501)에 대한 입력이다. 증폭기의 출력은 신호 Q이다.

S가 로우 상태(“0”)이고 R이 하이 상태(“1”)일 때, Q는 하이 상태(“1”)이다. S와 R 둘 다 하이 상태이면, Q는 이전과 동일한 값을 유지한다. S가 하이 이고 R이 로우이면, Q는 로우 상태 이다. 고속 또는 저속 지연 라인을 통해 상승 엣지가 전파되지 않으면, S와 R 둘 다 0이므로, Q는 1로 시작한다. 저속 지연 라인의 상승 엣지가 아비터 위치에 먼저 도달하면, 아비터 출력 Q는 1로 유지된다. 고속 지연의 상승 엣지가 아비터 위치에 먼저 도달하면, 아비터 출력 Q는 0으로 변경된다.

2차원 Vernier 구조가 어떻게 작동하는지를 더 설명하기 위해, 정밀 측정 시작 및 정지 신호에 대한 엣지들이 194ps만큼 차이나는 예를 고려하기로 한다. 38R 교차점의 경우, 저속 지연 라인을 통과하는 정밀 측정 시작 신호는 11개의 지연 엘리먼트를 통과하는데, 이것은 550ps (11 * 50ps)의 지연에 해당한다. 고속 지연 라인을 통과하는 정밀 측정 정지 신호는 8개의 고속 지연 엘리먼트를 통과하는데, 이것은 360ps (8 * 45ps)의 지연에 해당한다. 이 두 라인의 차이는 190ps (550ps - 360ps)에 해당한다. 저속 지연 라인 전파 엣지는 아비터의 입력(예시적인 수신기의 경우 SR 래치)에서 고속 지연 라인 전파 엣지보다 앞서고, 38R에 대한 아비터의 출력은 하이를 유지한다.

39R 교차점의 경우, 저속 지연 라인을 통과하는 정밀 측정 시작 신호는 11개의 저속 지연 엘리먼트를 통과하는데, 이것은 600ps (12 * 50ps)의 지연에 해당한다. 고속 지연 라인을 통과하는 정밀 측정 정지 신호는 9개의 고속 지연 엘리먼트를 통과하는데, 이것은 405ps (9 * 45ps)의 지연에 해당한다. 이 두 라인의 차이는 195ps (600ps - 405ps)에 해당한다. 고속 지연 라인 전파 엣지는 저속 지연 라인 전파 엣지보다 먼저 아비터의 입력에 도달하고, 39R에 대한 아비터의 출력은 로우가 된다. 40R 이상의 높은 교차점의 경우, 고속 지연 라인 전파 엣지는 저속 라인 전파 엣지보다 먼저 아비터의 입력에 도달하고, 이들 아비터 출력 각각도 로우가 된다.

일부 실시예의 경우, 고속 지연 라인은 각 엘리먼트의 지연이 75ps인 16 지연 엘리먼트를 갖는데, 이는 총 1200ps (16 * 75ps) 지연에 해당한다. 일부 실시예에서 저속 지연 라인은 각 엘리먼트의 지연이 80ps인 18 지연 엘리먼트를 갖는데, 이는 총 1440ps (18 * 80ps)의 지연에 해당한다. 2차원 Vernier 지연 구조를 사용하여 R이 5ps인 경우 1에서 63까지의 R의 배수에서 에러를 해결할 수 있다. 다시 말하면, 2-D Vernier 지연 구조는 일부 실시예에서 5ps에서부터 315ps까지 5ps의 배수에서 에러를 해결하는데 사용될 수 있다.

정밀 측정 에러를 결정하기 위한 일부 실시예는 2차원 Vernier 지연 엘리먼트의 저속 라인에 피변조 신호의 상승 엣지를 주입하고, 2차원 Vernier 지연 엘리먼트의 고속 라인에 결정된 위상 간격과 관련된 링 발진기의 출력(전이 상태에서 D-플립플롭과 관련된 신호)을 주입하는 것을 포함할 수 있다. 정밀 측정 에러는 저속 라인과 고속 라인 사이에 연결된 아비터의 매트릭스를 사용하여 결정될 수 있다. 정밀 측정 포인트는 지연 엘리먼트의 고속 라인의 통해 전파되는 개략 측정 신호가 지연 엘리먼트의 저속 라인을 통해 전파되는 대략 측정 신호의 상승 엣지 전에 정밀 측정 포인트에 도달하는 가장 작은 아비터 위치이다. 정밀 측정 포인트에 해당하는 정밀 측정 에러가 출력될 수 있다.

일부 실시예의 경우, 정밀 측정 에러 회로는 제1 라인의 지연 엘리먼트를 형성하는 제1 세트의 하나 이상의 인버터와 제2 라인의 지연 엘리먼트를 형성하는 제2 세트의 하나 이상의 인버터를 포함할 수 있으며, 제1라인의 지연 엘리먼트는 제2 라인의 지연 엘리먼트보다 저속이다. 정밀 측정 에러 회로는 또한 제1 라인의 지연 엘리먼트에 인버터의 수와 제2 라인의 지연 엘리먼트에 인버터의 수를 곱한 것과 같은 래치 매트릭스를 포함할 수 있다. 연결 세트가 제1 라인의 지연 엘리먼트에 있는 각 인버터 출력을 래치 매트릭스의 열에 있는 제1 래치의 각 입력에 연결할 수 있고, 연결 세트가 제2 라인의 지연 엘리먼트에 있는 각 인버터 출력을 래치 매트릭스의 행에 있는 제2 래치의 각 입력에 연결할 수 있다. 래치 매트릭스는 정밀 측정 포인트를 결정하기 위해 아비터 매트릭스로 사용될 수 있다.

예시적인 아비터 회로도(도5에 도시됨)는 각각의 아비터 위치에서 사용된다. 2차원 Vernier 구조 회로는 각 아비터 위치 출력을 로우 상태와 비교하고, 고속 지연 라인 전파 엣지 신호가 저속 지연 라인 전파 엣지 신호보다 먼저 대응하는 아비터 입력에 도달한 최저 차이 위치(R의 최저 배수)를 저장한다. 시스템은 이 최저 차이 양을 정밀 측정치로서 사용한다.

정밀 TDC는 각 측정 이후에 리셋된다. 저속 지연 라인에 전파되는 엣지가 해당 라인의 끝에 도달할 때에, 리셋 펄스가 생성된다. 리셋 펄스는 정밀 측정 시작 및 정지 신호를 로우가 되게 하여, 저속 및 고속 라인을 따라 전파시킨다. 동시에, 이 동작은 아비터를 리셋한다.

도6은 개략 및 정밀 측정으로부터 TDC 입력 주기를 재구성하는데 사용되는 디지털 로직의 일 실시예의 블록도이다. 예시적인 개략 TDC 회로는 3개의 카운터 신호(612)로서 3개의 D-플립플롭(601)에 접속되는 3개의 카운터 출력(345, 346 및 347)을 사용한다. 각각의 D-플립플롭의 출력은 카운터 값 로직 블록(604)에 접속된다. 카운터 값 로직 블록은 개략 측정치를 출력하고 이것을 D-플립플롭(605)에 접속시킨다. D-플립플롭의 출력은 개략 측정 로직 블록(607)에 접속된다. D-플립플롭은 추가 처리 시간을 마련하기위해 파이프라인형 스테이지를 생성하는데, 다른 실시예에서는 파이프라인형 스테이지가 사용되지 않는다.

9비트 링 발진기 레지스터 값(613)으로서 저장된 9개의 D-플립플롭 출력은 링 발진기 내의 각 스테이지의 상태를 유지한다. 9비트 링 발진기 출력 레지스터(613)는 D-플립플롭(602)에 접속된다. D-플립플롭(602)의 출력은 엣지 위치 로직 블록(603)에 접속된다. 엣지 위치 로직 블록은 링 발진기 회로에서의 전파 엣지의 위치를 계산한다. 엣지 위치 로직 블록의 출력은 카운터 값 로직 블록(604) 및 D-플립플롭(606)에 접속된다. D-플립플롭의 출력은 로직 블록(607)에 접속된다.

개략 측정 로직 블록(607)은 입력 주기의 개략 측정치(614)를 계산하고 이 값을 D-플립플롭(608)에 대한 입력으로 사용한다. D-플립플롭의 출력은 전체 측정 로직 블록(610)에 대한 입력으로서 사용된다. 정밀 TDC 측정치(615)는 D-플립플롭(609)에 대한 입력이다. D-플립플롭의 출력은 입력 주기의 전체 측정치를 계산하는 전체 측정 로직 블록(610)에 대한 입력이다. 입력 주기의 전체 측정치는 D-플립플롭(611)에 대한 입력으로서 사용된다. D-플립플록의 출력은 디지털 시간 측정치(616)이다.

엣지의 위치 및 정확한 카운터 출력을 사용하여, 개략 측정치가 얻어진다. 일 예시적인 수신기의 경우, 링 발진기는 전체 발진 사이클에서 9개의 스테이지와 18개의 지연 엘리먼트를 포함한다. 따라서, 개략 TDC 측정치는 다음과 같이 계산된다.

T_coarse = 18 * C_final + D_final.

개략 TDC 측정치는 링의 측정된 완전한 발진 수의 시간(18 * C_final)에 현재 전파 시간(D_final)을 더한 것으로서 계산된다.

개략 TDC의 분해능은 160ps이며, 이것은 정밀 TDC 분해능의 32배이다. 따라서, 디지털 시간 측정치는 다음과 같이 계산된다.

TDC_OUTPUT = 32 * T_coarse - T_fine + Corr.

디지털 시간 측정치(TDC_OUTPUT)는 개략 측정 카운트 비율(32)과 개략 측정 시간(T_coarse)을 곱한 것에 정밀 분해능 측정치(T_fine)를 감산한 다음 교정 보정 계수(Corr)를 더한 것으로 계산된다. 교정 보정 계수는 개략 TDC가 그 값을 계산하는데 사용한 엣지에 의존한다. 상승 및 하강 엣지는 여러 게이트 내에서 약간씩 상이한 지연 값을 가지므로, 정확한 결과를 얻기 위해 보정이 적용된다.

미리 결정된 지연 엘리먼트의 수는 최대 개략 측정 로직 처리 시간을 링 발진기 지연 엘리먼트의 단위 지연 시간으로 나눈 값과 동일하다. 일 예시적인 수신기에서, 미리 결정된 지연 엘리먼트의 수는 6이다. 멀티플렉서 입력 선택 값은 펄스 전파 인버터의 스테이지 위치와 미리 결정된 지연 엘리먼트의 수를 더한 값과 같다. 멀티 플렉서 입력 선택 값이 링 발진기 인버터의 총수를 초과하면 멀티플렉시 입력 선택 값은 링 발진기 엘리먼트의 총수만큼 감분된다. 개략 측정 카운트 비율은 단위 지연 시간을 Vernier 저속 지연 엘리먼트와 Vernier 고속 지연 엘리먼터의 차이로 나눈 값이다. 일 예시적인 수신기의 경우, 개략 측정 카운트 대 정밀 측정 카운트의 비율은

이다.

도7은 디지털 시간 측정치에 기초하여 피변조 신호의 위상을 계산하기 위한 회로 블록을 도시하는 기능 블록도이다. 일 예시적인 수신기에 대한 도6의 출력은 13비트 디지털 시간 측정치이다. 이 값은 도7의 입력으로 사용된다. 제1 회로 블록(701, 702, 703, 704, 705, 706, 및 707)(디지털 시차 회로)은 현재 디지털 시간 측정치로부터 이전 디지털 시간 측정치를 감산하여 주기 차이 값을 계산한다. 회로 블록(703)은 이 계산을 보여준다. 이전 디지털 시간 측정치가 현재 디지털 시간 측정치를 초과하면, 디지털 시간 측정치가 최대 값을 넘어 래핑(wrapping)된다. 이러한 상황에서, 회로는 카운터 래핑 값을 현재 디지털 시간 측정치에 더하고 이전 디지털 시간 측정치를 감산한다. 회로 블록(702, 704 및 705)은 이들 계산을 보여준다. 도7의 회로는 예컨대 D-플립플롭(707)을 통해 이 차이 계산의 출력을 1 스테이지 주기만큼 지연시킨다. 일 예시적인 회로에서는, 로직 컴포넌트(701 내지 707)가 이들 비교 및 지연 기능을 수행한다. 일 예시적인 수신기의 경우, 랩오버(wrap-over) 값은 4608이다. 이 한계를 계산하려면 개략 카운터의 8개의 가능한 값(2³)과, 18개의 링 발진기 스테이지와, 개략 측정 분해능 대 정밀 측정 분해능의 비율, 32를 곱해야 한다. 이 제1 회로 볼록의 결과는 연속적인 디지털 시간 측정치들의 차이인 주기 차이 신호이다.

제2 회로 블록(708, 709, 710, 711, 712, 713 및 714)(기저대역 출력 시간 회로)은 기저대역 신호의 160MHz 판독 레이트를 처리한다. 회로 블록은 피드백 루프를 사용하여 제1 회로 블록의 연속 출력들을 더한다. 연속 가산이 출력 시간 임계치(1250)를 초과하면, 출력 시간 임계치가 피드백 값에서 감산되고 출력 기록 신호가 2스테이지 주기 이후에 하이가 된다. 수신기는 디지털 시간 출력을 사용하여 160MHz 타임라인을 재구성 한다. 출력 시간 임계치(1250)는 5ps 디지털 시간 출력 분해능 값(

)을 갖는 160MHz 판독 주기에 대응한다. 연속 주기의 합이 1250(출력 시간 임계치)을 초과할 때마다, 기저대역 회로는 해당 값을 샘플링한다. 이러한 조건이 발생하면, 적분 시간 출력 인에이블(722)은 2 스테이지 후에 하이가 되며, 이것은 피변조 신호의 위상을 기록하기 위한 출력 시간인 적분 시간 신호(723)를 나타낸다.

도 7의　제3　회로 블록(715, 716, 717, 718, 719, 720, 및 721)(오프셋 디지털 시간 출력 회로)은 제1 회로 블록의 출력(디지털 시간 출력)으로부터 반송파 주기 오프셋(T)을 감산하는 것과 결과를 스케일링하는 것을 처리한다. 반송파 주기 오프셋 회로는 오프셋 디지털 시간 출력 계산을 위해 반송파 주기 오프셋을 감산한다. 반송파 주기 오프셋(T)은 다음과 같이 계산된다(f_c는 반송파 주파수임).

스케일링 회로는 오프셋 디지털 시간 출력을 원하는 레벨로 스케일링한다. 개략 TDC 회로는 스케일링된 디지털 시간 신호를 누산하여 해당 에러가 정밀 TDC 측정 분해능 내에 유지되게 한다. 스케일링 계수는 다음과 같이 계산된다.

_.

계수(1024)는 위상 2π가 10 비트에 매핑됨에 인한 것이다. 누산 회로는 위상 복조기 회로의 최종 출력으로서 값을 누산한다. 오프셋 디지털 시간 출력 계산 및 후처리 지연은 회로 컴포넌트(715 및 716)에 의해 수행될 수 있다. 스케일링 및 후처리 지연은 회로 컴포넌트(717, 718, 및 719)에 의해 수행될 수 있다. 스케일링된 디지털 시간 신호 및 후처리 지연의 누산이 회로 컴포넌트(720 및 721)에 의해 수행되어 적분 시간 신호(723)를 출력할 수 있다.

일 예시적인 수신기 실시예는 FIFO를 사용하여, 기저대역 신호의 160 MHz 판독 클록을 최대 400 MHz의 TDC 회로의 출력 기록 클록과 비동기적으로 처리한다. TDC 회로는 적분 시간 출력 인에이블 신호(722)에 의해 설정된 레이트로 최대 400 MHz의 클록(TDC 입력 신호)을 사용하여 연속 출력 값들을 FIFO에 기록하고, 기저대역 회로는 160 MHz의 레이트로 값을 판독한다.

도 8은 피변조 신호의 위상을 계산하기 위한 방법이다. TDC 방법(800)은 수신 프로세스(802)를 통해, 일부 실시예에 있어서 주파수 분할 출력 신호인 신호를 수신한다. 개략 측정 프로세스(804)는 피변조 신호를 사용하여, 시간-디지털 값 변환을 위한 개략 측정치를 계산한다. 개략 측정 프로세스(804)는 TDC 회로의 링 발진기를 사용하여, 피변조 신호의 제1 및 제2 상승 엣지 사이의 주기에 대한 개략 측정치를 획득한다. 정밀 측정 프로세스(806)는 개략 측정치의 에러의 정밀한 측정치를 계산한다. 정밀 측정 프로세스(806)는 TDC 회로의 Vernier 비교기 회로를 사용하여, 개략 측정 에러의 정밀 분해능 측정치를 획득한다. 조합 프로세스(808)는 개략 측정치와 정밀 측정치를 조합하여 디지털 시간 측정치를 획득한다. 위상 결정 프로세스(810)는 디지털 시간 측정치를 사용하여 피변조 신호의 위상을 획득한다.

도9는 일부 실시예에 따라 예시적인 수신기 회로(900)를 도시하는 개략도이다. 피변조 신호는 일부 실시예에서 로우 노이즈 증폭기(LNA)(904)에 연결될 수 있는 안테나(902)에 의해 수신될 수 있다. LNA(904)의 출력은 버퍼(906)에 연결되어, 진폭 및 주파수/위상 정보를 추출하기 위해 두 라인의 컴포넌트로 분할될 수 있다. 컴포넌트의 주파수 라인의 경우, 수신된 피변조 신호는 고조파 주입 고정 발진기(ILO)(908)에 의해 처리될 수 있고, 이로 인해 수신된 신호의 주파수를 감소시킬 수 있다. 고조파 ILO(908)의 출력은 일부 실시예에서 튜닝 가능 지연(910), 4분할 엘리먼트(922), 2분할 엘리먼트(924)의 입력에 연결 될 수 있다. 튜닝 가능 지연(910)의 출력은 주파수를 반으로 나누는 2분할 엘리먼트의 입력에 연결될 수 있다. 반으로 나누어진 주파수 신호는 믹서 컴포넌트(914)를 사용하여 컴포넌트의 진폭 라인에 대한 버퍼(906)에 의해 출력된 피변조 신호와 혼합 될 수 있다. 믹서(914)의 출력은 더 높은 주파수 컴포넌트를 제거하기 위해 로우 패스 필터(LPF)(916)에 의해 필터링될 수 있다. LPF(916) 출력은 아날로그-디지털(ADC)(918)에 대한 입력에 의해 수신되어 신호를 피변조 신호의 진폭을 나타내는 디지털 워드로 변환할 수 있다. ADC(918)의 출력은 피변조 신호의 진폭 및 위상 컴포넌트를 정렬하기 위해 진폭 및 위상 정렬 회로(920)에 의해 피변조 신호의 위상 컴포넌트와 함께 정렬된다. 진폭 및 위상 정렬 회로(920)의 출력은 CORDIC(940)에 연결될 수 있다.

다양한 회로는 추가 처리를 위해 피변조 신호를 더 낮은 주파수로 변환하는데 사용될 수 있다. 일부 실시예는 4분할 컴포넌트(922)를 포함하는 4분할 회로를 가질 수 있다. 일부 실시예는 2분할 컴포넌트(924), 믹서 컴포넌트(926) 및 다른 2분할 컴포넌트(928)를 포함하는 4분할 회로를 가질수 있다. 다른 실시예는 4분할 컴포넌트(922), 2분할 컴포넌트(924), 믹서 컴포넌트(926), 다른 2분할 컴포넌트(928), 및 4분할 회로의 출력을 선택하기 위한 멀티플랙서(MUX)(932)를 포함하는 4분할 회로를 가질 수 있다. 4분할 컴포넌트를 포함하는 4분할 회로의 경우, 수신된 신호의 주파수와 위상 컴포넌트는 4로 나뉜다. 4분할 회로의 일부 실시예와 함께, 수신된 신호의 주파수와 위상 컴포넌트는 2분할 컴포넌트(924)에 의해 2로 나뉜다. 주파수 발진기(930)는 제1 2분할 컴포넌트(928)에 의해 반으로 나뉠 수 있는 640MHz 신호를 발생시키기 위해 사용될 수 있다. 제1 2분할 컴포넌트(928)의 출력은 믹서(926)를 사용하여 제2 2분할 컴포넌트(924)의 출력과 혼합될 수 있다. 믹서는 주파수를 시프트시키지만 위상은 변경하지 않기 때문에, 믹서를 사용하면 주파수 컴포넌트는 변하지만 위상 컴포넌트는 보존할 수 있다. 4분할 회로의 출력(일부 실시예에서 MUX(932)의 출력일 수 있음)은 개략 시간-디지털 변환(CTDC) 회로(934)에 의해 수신될 수 있다. 일부 실시예의 경우, 피변조 신호는 예를 들어 4분할 컴포넌트(922)와 같은 분할기 회로를 사용하여 주파수를 감소시키기 위해 처리될 수 있다. 일부 실시예의 경우, 피변조 신호는 예를 들어 믹서(926)와 같은 믹서 회로를 사용하여 주파수를 감소시키기 위해 처리될 수 있다.

일부 실시예의 경우, 주파수 감소의 다음 두가지 유형 중 하나 이상이 사용될 수 있다.: (1) 입력 신호를 주파수 분할기 컴포넌트로 물리적으로 분할. (2)입력 신호를 다른 주파수(예를 들면, 로컬 발진기(LO))신호와 혼합. 일부 실시예에서 ILO를 사용하여 수신된 신호의 주파수를 조화롭게 고정시킬 수 있다. 제2 고조파 또는 제4 고조파 ILO가 사용될 수 있다. ILO 출력은 물리적인4분할 회로에 의해 나뉠 수 있다. 일부 실시예는 주파수를 8로 나눌 수 있다. 일부 실시예는 ILO 출력 주파수를 2로 나눌 수 있고, 분할된 출력을 320MHz 신호와 혼합할 수 있다. 일부 실시예는 물리적 4분할 회로와 믹서를 사용하여 주파수를 8로 나눌 수 있다.

주파수가 물리적 분할기 컴포넌트로 나뉘면, 위상 또한 나뉜다. 입력 신호를 사인곡선 신호와 혼합하기 위해 믹서를 사용하면 주파수는 변할 수 있지만 위상은 변하지(또는 분할되지) 않는다. 입력 신호의 스펙트럼(대역폭)은 일부 실시예의 경우 믹서의 출력 신호와 동일할 수 있다. 일부 실시예에서, 8분할 회로는 분할된 출력 신호에 대해 5ps의 분해능을 가질 수 있다. 분할된 신호에 나중에 8을 곱하면, 분해능은 40ps가 될 수 있다.

CTDC 회로(934)는 링 발진기를 형성하는 컴포넌트의 링을 포함할 수 있거나, 일부 대안적인 실시예에서, 다중 위상을 갖는 시스템 클럭이 CTDC에 의해 사용될 수 있다. CTDC는 피변조 신호와 로컬 클럭 신호(또는 링 발진기)사이의 위상 측정의 개략 측정치를 결정한다. 일부 실시예의 경우, 로컬 클럭 신호는 640MHz 신호일 수 있고, 피변조 신호는 280에서 320MHz 사이(또는 일부 실시예의 경우 160MHz에서 320MHz)일 수 있다. CTDC 회로(934)는 640MHz링 발진기 컴포넌트(930)의 출력을 받을 수 있다. CTDC 회로(934)의 출력은 정밀 측정 에러를 결정하기 위해 정밀 시간-디지털(FTDC) 회로(936)에 의해 사용될 수 있다. 처리 로직 회로(938)는 위상 측정치를 발생시키기 위해 개략 측정치와 정밀 측정 에러를 결합할 수 있다. 반송파 기반의 위상 보정값은 보정된 위상 측정치를 발생시키기 위해 위상 측정치로부터 감산될 수 있다. 보정된 위상 측정치는 CORDIC(940)에 의해 수신될 수 있는 반송파 위상 측정치를 발생시키기 위해 스케일링 될 수 있다. CORDIC(940)은 피변조 신호의 동일 위상(I)(942)과 직교(Q)(944) 컴포넌트를 생성하기 위해 컴포넌트의 진폭 및 주파수/위상 라인의 출력을 수신할 수 있다.

도10은 일부 실시예에 따른 수신기의 예시적인 주파수 처리 회로(1000)를 도시하는 개략도이다. 도10의 회로는 원하는 주파수 분할 및/또는 다운-변환 계수를 선택하기 위해 사용될 수 있는 다수의 대안적인 신호 처리 경로를 제공한다. 일부 실시예에서, 구성 가능성이 덜 요구되는 단일 처리 경로가 제공될 수 있다. 입력 피변조 신호(100)는 입력 신호의 주파수를 감소시키기 위해 주입-고정 발진기(1004)에 주입될 수 있다. 일부 실시예의 경우, 주파수-감소 신호는 제1 버퍼(1006) 및 제2 버퍼(1026)에 입력될 수 있다. 제1 버퍼(1006)의 출력은 로직 AND 게이트(1010)을 사용하여 리셋 신호(1008)와 논리적으로 AND 될 수 있다. AND 게이트(1010)의 출력 신호의 주파수는 MUX(1020)에 입력될 수 있는 2분할, 4분할, 8분할 신호를 생성하기 위해 일련의 2분할 컴포넌트(1012,1014,1016)에 의해 분할 될 수 있다. 외부 입력 신호(1018)는 또한 MUX(1020)에 입력될 수 있다. MUX(1020)의 출력은 2분할 컴포넌트(1022)에 의해 분할될 수 있고 제2 MUX(1024)에 입력될 수 있다. 제2 MUX(1024)의 출력(1038)은 TDC회로에 입력될 수 있다.

제2 버퍼(1026)의 출력은 로직 AND 게이트(1028)를 사용하여 리셋 신호(1008)와 논리적으로 AND될 수 있다. AND 게이트(1028)의 출력 신호의 주파수는 2분할 컴포넌트(1030)에 의해 2로 나뉠 수 있다. 2분할 컴포넌트(1030)의 출력은 믹서(1032)를 사용하여 320MHz 신호와 혼합될 수 있다. 320MHz 신호는 2분할 컴포넌트(1034)로 640MHz 신호를 분할함으로써 생성될 수 있다. 640MHz 사인곡선 신호는 발진기(1036)에 의해 생성될 수 잇다. 믹서(1032)의 출력은 MUX(1024)로 입력될 수 있다. MUX(1024)는 출력 신호(1038)를 생성하기 위해 분할기 회로와 믹서 회로 사이에서 선택하기 위해 사용될 수 있다.

도11은 일부 실시예에 따른 TDC 출력 신호를 생성하기 위한 예시적인 프로세스 개요(1100)를 도시하는 개략도이다. 피변조 입력 신호(1102)와 일련의 링 발진기 위상 신호(1104, 1106)은 개략 TDC 회로(1108)에 입력될 수 있다. 일부 실시예의 경우, 개략 TDC회로(1108)는 정밀 TDC 회로(1110)를 위한 시작(1128) 및 정지(1130) 신호를 출력할 수 있다. 정밀 TDC 회로(1110)는 일부 실시예의 경우 63개의 아비터 위치 중 하나(도11에서 “OUT<62:0>”로 표기됨)를 표시할 수 있는 출력 신호(1142)를 출력할 수 있다. 개략 TDC 회로(1108)은 “F<5:0>”으로 표기되는 링 발진기 상태(1132)를 출력할 수 있다. 링 발진기 상태(1132)는 피변조 입력 신호(1102)를 링 발진기 클럭 신호(일부 실시예의 경우 160MHz신호 일 수 있음)의 6개의 위상 섹터(또는 일부 실시예의 경우 12개의 위상 섹터)로부터 선택되는 가장 가까운 위상 섹터에 매핑하는 개략 위상 측정치 일 수 있다. 링 발진기의 클럭 신호는 피변조 입력 신호의 상승 엣지가 640MHz 클럭 신호의 상승 엣지의 2주기 내에 발생했는지를 결정하는 데 사용될 수 있는 “B”신호(1134)를 생성하기 위해 2사이클만큼 지연될 수 있다. 오버플로우 신호(1136)는 오버플로우 조건을 표시하기 위해 개략 TDC 회로에 의해 생성될 수 있다. 개략 TDC회로(1108)는 마지막 유효한 피변조 입력 신호 상승 엣지 이후에 나타나는(또는 스킵되는) 피변조 신호의 상승 엣지의 수의 카운트를 출력할 수 있으며, 여기서 카운트는 “C_D2<3:0>” 신호(1138)로 표기된다. 또한 개략 TDC 회로(1108)는 링 발진기 클럭 신호(“CLK_160”으로 표기됨.)(1140)를 출력할 수 있다.

일부 실시예의 경우, 아비터 출력 신호(1142), 링 발진기 상태 신호(1132)., “B” 윈도우 신호(1134), 오버플로우 신호(1136), 및 마지막 유효한 측정 이후의 피변조 신호 상승 엣지의 카운트(11338)는 로컬 클럭 신호(1140)에 의해 제어될 수 있는 각각의 D 플립플롭(1114, 1116, 1118, 1120, 1122)을 각각 통과할 수 있다. 각각의 D 플립플롭(1114, 1116, 1118, 1120, 1122)를 사용하는 것은 입력을 링 발진기 클럭 신호(1140)를 기초로 하여 처리 로직 회로(1124)에 동기화 시키기 위해 사용될 수 있다. 각 D 플립플롭(1114, 1116, 1118, 1120, 1122)의 출력은 처리 로직 회로(1124)에 입력될 수 있고, TDC출력 신호(1126)을 생성하기 위해 처리될 수 있다.

도12는 일부 실시예에 따른 예시적인 TDC 생성 회로(1200)를 도시하는 개략도이다. 일부 실시예는 Rx 피변조 신호를 수신하는 개략 시간-디지털 변환(CTDC) 회로를 가질 수 있다. CTDC 회로 출력은 나중에 스케일링 되는 개략 측정 위상 신호일 수 있다. CTDC 회로는 또한 정밀 시간-디지털 변환(FTDC)회로에 의해 수신되는 개략 시간 신호를 출력할 수 있다. FTDC 회로는 스케일링 된 CTDC 출력 신호로부터 스케일링 되고 감산되는 시간 신호를 출력할 수 있다.

일부 실시예는 Rx 피변조 신호와 640MHz 로컬 발진기 신호(또는 일부 실시예의 경우 600MHz)를 수신하는 개략 시간-디지털 변환(CTDC)회로를 가질 수 있다. CTDC회로는 위상 섹터에 해당하는 위상 신호를 출력한다. CTDC 회로는 또한 정밀 시간-디지털 변환(FTDC)회로에 의해 수신되는 시작 및 정지 신호를 출력한다. FTDC 회로는 신호 시간을 계산하기 위해 2D Vernier을 포함할 수 있다. 스케일링 회로는 CTDC 위상 출력 신호, FTDC 시간 출력 신호, 및 로컬 발진기 신호를 수신한다. 스케일링 회로는 위상 신호를 출력한다.

일 실시예에서, 링 발진기의 클럭 신호의 위상은 360도(또는 라디안으로는 2π)를 12로 나눈 것에 해당하는 12개의 섹터로 나누어질 수 있다. 해당 CTDC 출력은 정수 1부터 12까지의 2진 표현으로, 이는 12개의 가능한 위상 중 어느 위상이 피변조 신호의 전이와 정렬되었는지를 표시한다. 일부 실시예의 경우, 개략 TDC 위상 분해능 스케일링 계수(1230)는 아래와 같이 표현될 수 있다.

CTDC신호는 곱셈기(1128)을 사용하여 CTDC_SCALE(1230)에 의해 곱해질 수 있다. CTDC_SCALE(1230)의 일부 실시예는 CTDC 회로에 입력되기 전에 피변조 입력 신호의 4 또는 8의 분할을 설명하기 위해 4 또는 8로 곱해질 수 있다. 예를 들면, 도15는 일부 실시예의 경우 CTDC와 FTDC 회로가 위상 측정치를 생성한 후에 나타날 수 있는 4(1520) 또는 8(1522)에 의한 곱셈을 도시한다. 일부 실시예에서, 4 또는 8에 의한 곱셈은 TDC내의 CTDC_SCALE(1230)을 통해 나타날 수 있다. 일부 실시예는 TDC회로 전의 4분할 회로와 TDC 회로 후의 8 곱셈 회로를 설명하기 위해 CTDC_SCALE(1230) 값 내의 2에 의한 곱셈을 포함할 수 있다.

도12는 CTDC 디코더 회로(1216)에 의해 수신되는 개략 측정치 입력(“F<5:0>”)(1202)를 도시한다. 정밀 측정치 에러 입력(“ARB<62:0>”)은 FTDC 디코더 회로(1222)에 의해 수신되고, 일부 실시예에서 63개의 아비터 중 어느 것이 정밀 측정 포인트에 해당하는지를 표시한다. FTDC 디코더(1222)는 관련된 아비터 위치에 해당하는 지속 시간을 표시하는 2진수 값을 출력한다. CTDC 디코더(1216) 및 FTDC 디코더(1222)로부터의 시간 값 출력들은 각각 개략 시간 측정치 및 정밀 시간 측정치를 각각 표시하는 디코더(1216,1222)에 의해 제공되는 시간 값을 저장 하기 위해 저장 엘리먼트(1218,1224)에 연결된다. 보정 계수(1212,1214)는 가산기(1226)를 통해 FTDC 디코더 출력 신호에 가산될 수 있다. 보정 계수(1212,1214)는 MUX(1220)의 선택 핀에 연결된 개략 측정 신호와 함께 MUX(1220)를 사용하여 선택될 수 있다. 보정 계수는 링 발진기의 특정 해당 스테이지들(또는 로컬 클럭 위상들) 사이의 타이밍 차이와 관련된 에러를 설명하기 위해 교정 절차 동안 획득될 수 있다. 보정된 FTDC 신호는 곱셈기(1234)를 사용하여 정밀 TDC 스케일링 계수(1232)에 의해 곱해질 수 있고, 이는 아래와 같다.

3.125ns (

)의 전체 시간에 해당하는 640MHz 클록의 두 싸이클은 10 비트 단어로 표현되는 정밀 측정 에러를 위해

세그먼트로 나뉠 수 있다. 정밀 측정 에러에 FTDC_SCALE(1232)로 곱하면 정밀 측정 에러가 시간에서 위상으로 변환된다.

스케일링 된 개략 측정치 및 스케일링 된 정밀 측정 에러는 추가 처리를 위해 스케일링 된 개략 측정치 및 정밀 측정치를 보존하기 위해 각각 저장 엘리먼트(1236, 1238)에 연결될 수 있다. 스케일링 된 측정치는 가산기(1240)와 결합되어 개략 측정치로부터 정밀 측정 에러를 감산하여 위상 측정치를 생성할 수 있다. 위상 측정 신호는 저장 엘리먼트(또는 D-플립플롭)(1242)를 통과할 수 있다.

일부 실시예의 경우, 위상 측정치를 획득하는 것은 피변조 신호의 상승 엣지와 일치하는 로컬 클럭의 복수의 위상 간격의 위상 간격을 결정함으로써 개략 측정치를 결정하는 것을 포함할 수 있다. 개략 측정치의 정밀 측정 에러가 결정될 수 있고, 위상 측정치가 개략 측정치와 정밀 측정 에러를 결합함으로써 결정될 수 있다 일부 실시예에서, 위상-디지털(PDC) 회로는 피변조 신호의 상승 엣지와 일치하는 로컬 클럭의 복수의 위상 간격의 위상 간격을 결정함으로써 개략 측정치를 결정하도록 구성된 개략 측정 회로를 포함할 수 있다. PDC회로는 또한 개략 측정 회로에 결합되고 개략 측정치의 정밀 측정 에러를 결정하도록 구성된 정밀 측정 에러 회로를 포함할 수 있다. PDC 회로는 또한 정밀 측정 회로에 결합되고 개략 측정치와 정밀 측정 에러를 결합함으로써 위상 측정치를 결정하도록 구성된 위상 측정 회로를 포함할 수 있다.

일부 실시예에서, 개략 측정치와 정밀 측정치를 결합하는 것은 또한 개략 측정 스케일링 계수에 의해 개략 측정치를 스케일링 하고 정밀 측정 스케일링 계수에 의해 정밀 측정치를 스케일링 하는 것을 포함할 수 있다. 장치의 일부 실시예는 개략 측정 회로에 결합되고 개략 측정 스케일링 계수에 의해 계략 측정치를 스케일링 하도록 구성된 개략 측정 스케일링 회로; 및 상기 개략 측정 스케일링 회로에 결합되고 정밀 측정 스케일링 계수에 의해 상기 정밀 측정 에러를 스케일링 하도록 구성된 정밀 측정 스케일링 회로를 포함할 수 있다.

일부 실시예에서, 개략 측정치를 스케일링하는 것은 개략 측정치를 위상 간격의 인덱스로부터 위상 각 값으로 변환할 수 있고, 정밀 측정치를 스케일링 하는 것은 정밀 측정 에러를 시간 값으로부터 로컬 클럭 신호(일부 실시예의 경우, 320MHz신호일 수 있음)에 대한 위상으로 변환할 수 있다. 장치의 일부 실시예에서, 개략 측정 스케일링 회로는 개략 측정치를 위상 간격의 인덱스로부터 위상 값으로 변환하기 위해 개략 측정 스케일링 계수를 사용할 수 있고, 정밀 측정 스케일링 회로는 개략 측정 에러를 시간 값으로부터 로클 클럭 신호에 대한 위상으로 변환하기 위해 개략 측정 스케일링 계수를 사용할 수 있다.

오프셋(1210)은 피변조 입력 신호가 로컬 클럭(일부 실시예의 경우, 160MHz)의 정확한 배수가 아니기 때문에 모든 TDC 입력에 대한 위상 측정으로부터 감산된 위상 시프트의 양으로 계산될 수 있다. 일부 실시예의 경우, 오프셋(1210)은 아래와 같이 계산될 수 있다.

이는 피변조 신호의 채널 주파수와 동일한

와 함께, 로컬 640MHz 클럭의 2 사이클과 피변조 신호의 주기 사이의 주기 차이를 설명하기 위함이다. 일부 실시예의 경우,

는 280MHz에서 320MHz 사이일 수 있고, 일부 실시예에서는

는 160MHz에서 320MHz 사이일 수 있다. 오프셋 값은 로컬 클럭과 반송파 사이의 주파수 차이로 인한 주파수

에서의 로컬 클럭의 상승 엣지와 변조되지 않은 반송파의 각각의 연속적인 상승 엣지 사이의 예상되는 시간변화를 나타낸다. 아래 설명된 바와 같이, 테이블은 오프셋 값의 배수를 저장하는데 사용될 수 있다. FTDC_SCALE(1232)의 일부 실시예는 FTDC 회로에 입력되기 전에 피변조 입력 신호의 4 또는 8분할을 설명하기 위해 4 또는 8로 곱해질 수 있다. 예를 들어, 도15는 일부 실시예의 경우 CTDC 또는 FTDC 회로가 위상 측정치를 생성한 후에 나타날 수 있는 4(1520) 및 8(1522)에 의한 곱셈을 도시한다. 일부 실시예에서, 4또는 8에 의한 곱셈은 TDC 내의 FTDC_SCALE(1232)를 통해 나타날 수 있다. 일부 실시예의 경우, CTDC_SCALE(1230), FTDC_SCALE(1232) 및 오프셋(1210)은 TDC 회로 이전의 4분할 회로와 TDC 회로 후의 8 곱셈 회로를 설명하기 위해 2의 계수에 의해 곱해질 수 있다.

장치는 (i) 보정된 위상 측정치(예를 들면, TDC_OUT(1250))의 각 생성 사이에 나타나는 피변조 신호의 주기의 수, 및 (ii) 반송파와 로컬 클럭 신호의 주파수 사이의 차이를 기초로 할 수 있는 위상 보정 증분을 생성할 수 있다. 일부 실시예의 경우, 위상 보정 증분이 아래와 같이 계산되도록 오프셋 테이블(1252)(또는 위상 보정 테이블)이 사용될 수 있다.

오프셋(1210)은 위에 설명된 바와 같이 계산될 수 있고, in_count() 값은 아래에 설명되는 바와 같이 계산될 수 있다. 오프셋(1210)의 입력을 갖는 오프셋 테이블(1252)은 위상 보정 증분을 선택하기 위해 MUX(1254)와 결합하여 사용될 수 있다. 일부 실시예의 경우, 반송파 기반의 위상 보정 회로는 예를 들면 오프셋 테이블(1252)과 같은 색인 테이블을 포함할 수 있다.

유효한 보정된 위상 측정값 사이에서 나타나는 수신된 피변조 신호의 상승 엣지의 카운트(“C<6:0>”)(1206)는 인카운트 디코더(1260)에 의해 수신된다. 오버플로우 조건이 나타나면 인카운트 디코더(1260)의 출력은 업데이트 되지 않을 수 있다. 인카운트 디코더(1260)의 출력은 저장 엘리먼트(1262)에 연결된다. 이전 인카운트 값은 인카운트 차이 값을 생성하기 위해 지연 엘리먼트(1266)와 가산기(1264)를 사용하여 현재 인카운트 값으로부터 감산된다. 인카운트 차이 값은 저장 엘리먼트(1268)에 보존된다. 인카운트 차이값은 오프셋 테이블(1252)로부터 위상 보정 증분을 선택하기 위해 MUX(1254)의 선택 라인에 연결될 수 있다. 즉, 일부 실시예에 대해, 피변조 신호의 주기의 카운트는 단일 주기 반송파 오프셋 값의 배수를 저장하는 테이블 엔트리를 선택하기 위해 곱셈기를 제어하는데 사용될 수 있다. 일부 실시예에서, MUX(1254)에 의해 제공된 선택된 위상 보정증분은 레지스터(1258)에 저장된 이전 위상 보정 증분의 누산에 가산기 회로(1256)에 의해 가산되어 반송파 기반의 위상 보정 값을 생성할 수 있고, 이어서 이 값은 다시 레지스터(1258)에 저장된다.

반송파 기반의 위상 보정값은 보정된 위상 측정 값을 생성하기 위해 가산기(1244)를 사용하여 위상 측정치로부터 감산될 수 있다. 오버플로우 신호(1208)는 일련의 레지스터 엘리먼트(1270, 1272, 1274)에 연결될 수 있다. 오버플로우 신호가 1이면 (오버플로우 조건을 나타냄), MUX(1246)의 선택 라인은 TDC 출력 값으로서 D 플립플롭(1248)을 사용하여 유지된 이전 보정 위상 측정치(TDC_OUT)(1250)를 선택할 수 있다.

일부 실시예는 반송파 주파수 및 위상 변조 컴포넌트를 갖는 반송파의 신호 전이와 관련된 로컬 클럭의 복수의 위상 측정치의 획득하는 단계; 상기 반송파 주파수와 로컬 클럭의 주파수 사이의 주파수 차이를 기초로 하여 오프셋을 감산함으로써 조정된 로컬 클럭 위상 측정치를 생성하는 단계; 및 상기 반송파 주파수와 상기 로컬 클럭의 주파수 사이의 비율을 기초로 하여 상기 조정된 로컬 클럭 위상 측정치를 스케일링 함으로써 위상 변조 값을 생성하는 단계를 포함할 수 있다.

일부 실시예의 경우, 방법은: 수신측 위상-디지털 변환(PDC) 회로에서 반송파 주파수를 갖는 피변조 신호를 수신하는 단계; 상기 피변조 신호와 로컬 클럭 신호 사이의 위상 측정치를 획득하는 단계; 상기 위상 측정치로부터 반송파 기반의 위상 보정 값을 감산함으로써, 보정된 반송파 위상 측정치를 생성하는 단계; 및 상기 보정된 위상 측정치를 스케일링 함으로써 반송파 위상 측정치를 생성하는 단계를 포함할 수 있다.

일부 실시예의 경우, 방법은: 수신측 위상-디지털 변환(PDC) 회로에서 반송파 주파수를 갖는 피변조 신호를 수신하는 단계; 상기 피변조 신호와 로컬 발진기(LO) 사이의 차이로서 LO 위상 측정치를 획득하는 단계; 위상 보정 증분을 누산함으로써 반송파 기반의 위상 보정값을 생성하는 단계; 상기 LO 위상 측정치로부터 상기 반송파 기반의 위상 보정을 감산함으로써 보정된 위상 측정 값을 생성하는 단계; 및 채널 스케일링 계수에 의해 보정된 위상 측정값을 스케일링 하는 단계를 포함할 수 있다.

도 13은 일부 실시예에 따른 제1 예시적인 윈도우화 회로(1300)를 도시하는 개략도이다. 링 발진기 위상 신호(“RO_PH<0>”)(1332)는 제1 D-플립플롭(1308)의 클럭에 대한 구형파 입력 신호일 수 있다. 링 발진기 위상 신호(1332)의 상승 엣지는 제1 D-플립플롭(1308)의 Q출력이 구형파가 되도록 제1 D-플립플롭(1308)의 Q 출력 상의 교대 출력을 트리거 할 수 있다. 제1 D-플립플롭(1308)의

출력은 제2 D-플립플롭(1310)의 클럭을 제어할 수 있다. 제2 D-플립플롭(1310)의 Q 출력은 윈도우 신호(1336)로서 사용될 수 있다. 160MHz 클럭 신호(“CLK_160M”)가 버퍼 엘리먼트(1312)에 접속된 윈도우 신호(1336)로부터 생성될 수 있다. 제2 D-플립플롭(1310)의 Q 출력은 반전된 펄스 신호(1314)인 리셋 신호(“RST_N”)로 사용될 수 있다.

윈도우 신호(1336)는 제3 D-플립플롭(1316)의 입력에 연결될 수 있고, 피변조 입력 신호(1338)는 제3 D-플립플롭(1316)의 클럭에 연결될 수 있다. 제3 D-플립플롭(1316)의 Q 출력은 타이밍 윈도우 내에 나타나는 피변조 입력 신호(1338)의 상승 엣지에 대응하는 펄스를 포함하는 샘플링된 피변조 입력 신호(“IN_SMPL”)(1330)로 표기될 수 있다. 제1 D-플립플롭(1306)의 Q 출력은 제4 D-플립플롭(1306)에 대한 입력으로 사용될 수 있다. 샘플링 된 입력 신호(“IN_SMPL”)(1330)는 제4 D-플립플롭(1306)의 클럭에 연결되어 샘플링된 입력 신호의 상승 엣지가 타이밍 윈도우 내에 발생했는지를 표시하기 위한 “B” 신호(1342)를 생성할 수 있으며, 여기서 “B” 신호는 타이밍이 더 빠른 클럭의 6개 위상의 2세트로부터 실제로 형성된 클럭의 12개 위상을 사용하도록 설계되었기 때문에 IN_SMPL 신호가 링 발진기의 전반부 사이클 동안 발생했는지를 표시한다. 샘플링된 입력 신호(1330)는 제5 D-플립플롭(1318)의 클럭에 연결될 수 있고, VDD 신호(+5V)는 D 입력 신호에 연결된다. 제5 D-플립플롭(1318)의

출력은 도12의 오버플로우 신호에 연결될 수 있는 오버플로우 신호(1354)일 수 있다.

샘플링된 입력 신호(1330)는 제6 D-플립플롭(1302)의 클럭에 연결될 수 있고, 링 발진기 위상 신호(“RO_PH<5:0>”)는 제6 D-플립플롭(1302)의 D 입력에 연결될 수 있다. 제6 D-플립플롭(1302)의 Q 출력은 링 발진기 위상 신호(“F<5:0>”)로 표기된다. 링 발진기 위상 신호(1340)는 곱셈기 제어 신호(1334)를 생성하는 곱셈기 제어 로직 회로(1304)에 대한 입력으로 사용될 수 있다.

샘플링된 입력 신호(1330)는 튜닝 가능 지연 회로(또는 일부 실시예의 경우 컴포넌트)(1322)에 대한 입력으로 사용될 수 있다. 곱셈기 제어 신호(1334)는 제1 곱셈기(1324)와 제2 곱셈기(1326)에 선택 라인으로 연결될 수 있다. 튜닝 가능 지연 회로의 출력(1322)은 제1 곱셈기(1324)의 모든 입력 라인에 결합될 수 있다. 제1 곱셈기(1324)는 제2 곱셈기(1326)와의 동기화를 유지하기 위해 사용될 수 있다. 제1 곱셈기(1324)의 출력은 정밀 TDC 회로에 의해 사용되는 시작 신호(1348)일 수 있다. 시작 신호는 샘플링된 입력 신호(1330)의 지연된 펄스일 수 있다. 곱셈기 제어 신호(1334)는 제2 곱셈기(1326)를 통해 링 발진기 위상 신호(“RO_PH<5:0>”)(1328)을 선택하기 위해 사용될 수 있다. 선택된 링 발진기 위상 신호(1328)는 정밀 TDC 회로의 정지 신호(1350)로 사용될 수 있다.

피변조 입력 신호(1338)와 시작 신호(1348)는 피변조 입력 신호 상승 엣지 카운터(“C<3:0>”)(1352)를 출력하는 입력 스킵 카운터 회로(1320)에 입력될 수 있다. 피변조 입력 신호 상승 엣지 카운터(“C<3:0>”)(1352)는 도12의 각 TDC_OUT 측정(1250) 이후에 나타나는 피변조 입력 신호(1338)의 각 상승 엣지에 대해 증분될 수 있다. 피변조 입력 신호 상승 엣지 카운터(1352)는 다른 실시예에서 0에서 3, 0에서 6, 또는 다른 범위 일 수 있다. 입력 스킵 카운터 회로(1320)는 피변조 입력 신호의 상승 엣지가 얼마나 많이 스킵되었는지를 카운트 하기 위해 사용될 수 있다.

도14a는 일부 실시예에 따른 제2 예시적인 윈도우화 회로(1400)를 도시하는 개략도이다. 도 14b는 일부 실시예에 따른 윈도우화 회로를 위한 신호 타이밍(1460)의 예를 도시하는 타이밍 다이어그램이다. 도 14a와 도 14b는 함께 설명될 것이다. 링 발진기 위상 신호(“RO_PH<5:0>”)(1428, 1462)는 제1 D-플립플롭(1402)의 클럭에 대한 구형파 입력 신호 일 수 있다. 링 발진기 위상 신호(1428, 1462)의 상승 엣지는 제1 D-플립플롭(1402)의 Q 출력이 구형파가 되도록 제1 D-플립플롭(1402)의 Q 출력 상의 교대 출력을 트리거할 수 있다. 제1 D-플립플롭(1402)의

출력은 제2 D-플립플롭(1404)의 클럭을 제어할 수 있다. 제2 D-플립플롭(1404)의 Q 출력은 윈도우 신호(1432, 1464)로 사용될 수 있다 윈도우 신호(1432)는 2개 지연 엘리먼트(1406, 1408)만큼 지연될 수 있다. 윈도우 신호와 지연된 윈도우 신호는 연장된 윈도우 신호(1440, 1466)을 생성하기 위해 XOR 게이트(1414)를 사용하여 논리적으로 XOR 될 수 있다. 지연된 윈도우 신호는 지연된 윈도우 “B” 신호(“W_DEL_B”)를 생성하기 위해 인버터(1412)로 반전될 수 있다. 160MHz 클럭 신호(“CLK_160M”)(1450)는 1개의 지연 엘리먼트(1406)와 버퍼 엘리먼트(1410)을 통해 지연된 윈도우 신호(1432)로부터 생성될 수 있다.

일부 실시예의 경우 지연된 윈도우 “B” 신호(1438)는 로직 AND 게이트(1426)에 연결될 수 있는 지연 및 반전된 펄스 일 수 있다. 인에이블 신호(“EN”)(1424)는 또한 로직 AND 게이트(1426)에 연결될 수 있다. 로직 AND 게이트(1426)의 출력은 리셋 신호(“RST_N”)(1434)이다. 인에이블 신호(1424)가 하이 이면, 리셋 신호(1434)는 지연된 윈도우 “B” 신호(1438)의 반전된 펄스 시간 동안 로우일 수 있다.

수신된 피변조 신호의 상승 엣지(“IN”)(1430, 1468)는 리셋 신호(“RST_N”)(1434)가 로우이면 D-플립플롭(1416)을 제어할 수 있다. 수신된 피변조 신호가 하이 일 때 리셋 신호(1434)가 로우이면, D-플립플롭(1416)의 출력(“SMPL1”)(1444, 1472)은 윈도우 신호 입력(1432, 1464)를 따를 것이다. 따라서, 제1 샘플 신호(1444, 1472)는 윈도우 입력 신호(1432, 1464)와 일치하도록 점진적으로 더 높아진다.

수신된 피변조 신호의 상승 엣지(“IN”)(1430, 1468)는 또한 지연된 피변조 신호의 상승 엣지(“IN_D”)(1436, 1470)를 생성하기 위해 지연 엘리먼트(1420)를 통해 전파된다. 지연된 피변조 신호(1436)는 리셋 신호(1434)가 로우이면 D-플립플롭(1422)을 제어할 수 있다. 지연된 피변조 신호의 상승 엣지가 하이일 때 리셋 신호(1434)가 로우이면, D-플립플롭(1422)의 출력(“SMPL2”)(1446, 1474)은 확장된 윈도우 신호(1440)를 따를것이다. 제2 샘플링 신호(1446, 1474)는 확장된 윈도우 신호(1440)와 일치하도록 높아진다. 윈도우 신호(1464)가 하이인 동안 피변조 신호(1468)가 상승 엣지를 갖고, 확장된 윈도우 신호(1466)가 하이인 동안 지연된 피변조 신호(1470)가 상승 엣지를 가지면, 제1 샘플링 신호(1444, 1472)와 제2 샘플링 신호(1446, 1474)는 하이 상태에 있는 두 신호와 겹치는 부분을 가질것이다. 그 결과, AND 게이트(1418)의 출력(“IN_SMPL”)(1448, 1476)은 겹치는 부분 동안 하이가 될 것이다. 일부 실시예에서, 샘플링된 입력 신호(1448, 1476)는 D-플립플롭의 클럭에 연결될 수 있고, VDD 신호(+5V)는 D 입력 신호에 연결될 수 있다. D-플립플롭의 출력은 도12의 오버플로우 신호에 연결될 수 있는 오버플로우 신호일 수 있다.

일부 실시예의 경우, 피변조 신호의 상승 엣지가 타이밍 윈도우 내에 나타나지 않으면 반송파 기반의 위상 보정 값의 생성은 억제될 수 있다. 장치의 일부 실시예는 반송파 기반의 위상 보정 회로에 결합되고 피변조 신호의 상승 엣지가 타이밍 윈도우 내에 나타나지 않으면 반송파 기반의 위상 보정값의 생성을 억제하도록 구성된 오버플로우 회로를 포함할 수 있다. 예를 들어, 도12의 회로를 통해 결정될 수 있는 반송파 기반의 위상 보정값과 위상 측정치의 차이는 오버플로우 신호에 의해 억제될 수 있다. 일부 실시예에서, 오버플로우 신호는 위에 설명된 방법 및/또는 장치를 사용하여 생성될 수 있다.

도 15는 일부 실시예에 따른 예시적인 주파수 스케일링 회로(1500)를 도시하는 개략도이다. 안테나(1502)에 의해 수신된 피변조 신호는 예를 들어 802.11g 직교 주파수 분할 피변조(orthogonal frequency division modulated ; OFDM) 신호와 같은 2.4 GHz의 반송파 주파수를 가질 수 있다. 일부 실시예의 경우, 2.4 GHz 피변조 수신 신호는 300MHz 반송파 주파수를 갖는 피변조 입력 신호(또는 피변조 신호)를 얻기 위해 8분할 컴포넌트(또는 8분할 회로)에 의해 분할될 수 있다. 일부 실시예의 경우, 280MHz의 반송파 주파수를 갖는 피변조 입력 신호를 획득하기 위해 4분할 컴포넌트(또는 4분할 회로)(1506)에 의해 분할될 수 있고 믹서(1508)를 사용하여 320MHz 사인곡선의 신호와 혼합될 수 있다. 일부 실시예는 4분할 회로(1504)를 가질 수 있다. 일부 실시예는 믹서(1508)와 함께 4분할 회로를 가질 수 있고; 일부 실시예는 8분할 회로(1504), 4분할 회로(1506), 믹서(1508), 및 MUX(1512)를 가질 수 있다. MUX(1512)의 출력(또는 일부 실시예의 경우 8분할 회로의 출력 또는 믹서(1508)의 출력)은 TDC 회로(1514)에 입력될 수 있다.

TDC의 출력은 피변조 신호(TDC 회로(1514)에 입력됨)와 로컬 클럭 신호 (4 분할 되는 640MHz 링 발진기 신호일 수 있음)사이의 위상 측정치 일 수 있다. 보정된 위상 측정 값은 TDC 출력 위상 측정치와 반송파 위상 보정 값(1518) 사이 차이를 기초로 생성될 수 있다. 보정된 위상 측정 값은 4분할 컴포넌트(또는 회로)(1520) 또는 8분할 컴포넌트(또는 회로)(1522)에 의해 곱해질 수 있고, 반송파 주파수에 관하여 보정된 위상 측정값을 변환하기 위한 채널 주파수 스케일링 계수에 의해 더 곱해질 수 있다. 채널 주파수 스케일링 계수 회로(1524)의 출력은 동일 위상(I)(1528)과 직교(Q)(1530)신호를 생성할 수 있는 CORDIC(1526)으로 출력될 수 있다. 일부 실시예의 경우, 채널 주파수 스케일링 계수는 TDC(1514)로의 입력 신호의 주파수를, 일부 실시예에서 320MHz 사인곡선의 신호일 수 있는 로컬 발진기(LO) 클럭 신호(1516)의 주파수로 나눔으로써 생성될 수 있다.

일부 실시예에서, 반송파 위상 측정치를 생성하기 위한 채널 주파수 스케일링 계수에 의해 보정된 위상 측정 값을 곱함으로써 보정된 위상 측정 값은 로컬 클럭 주파수에 관련된 값에서 반송파 주파수에 관련된 값으로 변환될 수 있다. 일부 실시예의 경우, 오프셋(1518)은 램프 신호일 수 있다. 램프 신호는 비동기 신호일 수 있고, 주파수 스케일링 회로(1502)의 여러 위치 중 하나에서 감산될 수 있다. 위상 오프셋 델타는 TDC 링 발진기를 통해 계속적으로 추적될 수 있고, 오프셋(1518)은 TDC의 출력으로부터 감산될 수 있다. 일부 실시예의 경우, 오프셋(1518)은 피변조 입력의 반송파 주파수가 로컬 클럭의 정확한 배수가 아니기 때문에 모든 TDC 입력에 대한 측정치에 가산될 수 있는 위상 시프트의 양일 수 있다. 일부 실시예의 경우, 오프셋(1518)은 상기 도12에 도시된 반송파 기반의 위상 보정값과 같을 수 있다.

일부 실시예의 경우, 반송파 주파수를 갖는 피변조 신호는 수신측 위상-디지털 변환(PDC)회로에서 수신될 수 있다. 피변조 신호의 상승 엣지와 로컬 클럭 신호의 상승 엣지 사이의 위상 측정치가 획득될 수 있다. 반송파 위상 보정값은 도12에 도시된 예시와 같이 위상 보정 증분을 누산함으로써 생성될 수 있다. 보정된 위상 측정 값은 위상 측정치와 반송파 위상 보정값 사이의 차이를 기초로 하여 생성될 수 있다. 반송파 위상 측정치는 보정된 위상 측정 값을 스케일링 함으로써 생성될 수 있다. 일부 실시예에서, 반송파 위상 측정치는 예를 들어 위에 나타난 채널 주파수 스케일링 계수와 같은 로컬 클럭 신호의 주파수에 대한 반송파 주파수의 비율의 배수에 의해 보정된 위상 측정치를 스케일링 함으로써 생성될 수 있다.

장치의 일부 실시예는 반송파 주파수를 갖는 피변조 신호를 수신하기 위해 구성된 아날로그 수신기 회로, 상기 아날로그 수신기 회로에 결합되고 상기 피변조 신호와 로컬 클럭 신호 사이에 위상 측정치를 얻도록 구성된 위상-디지털 변환(PDC) 회로, 상기 PDC 회로에 결합되고 위상 보정 증분을 누산함으로써 반송파 위상 보정값을 생성하도록 구성된 반송파 기반의 위상 보정 회로, 상기 반송파 기반의 위상 보정 회로에 결합되고 상기 위상 측정치와 상기 반송파 기반의 위상 보정값 사이의 차이를 기초로 하여 보정된 위상 측정값을 생성하도록 구성된 보정된 위상 측정 회로, 및 상기 보정된 위상 측정 회로에 결합되고 상기 위상 측정 값을 스케일링 함으로써 반송파 위상 측정값을 생성하도록 구성된 반송파 위상 측정 회로를 포함할 수 있다. 장치의 일부 실시예의 경우, 반송파 위상 측정 회로는 예를 들어 위에 도시된 채널 주파수 스케일링 계수와 같은 클럭 신호의 주파수에 대한 반송파 주파수의 비율을 곱함으로써 보정된 위상 측정치를 스케일링 하도록 구성된 곱셈기 엘리먼트를 포함할 수 있다.

방법의 일부 실시예에서, 피변조 반송파의 위상 측정값은 위상-디지털 컨버터(PDC)를 사용하여 로컬 클럭의 위상 도메인에 대해 생성될 수 있다. 위상 측정 값은 예를 들면 위에 도시된 채널 주파수 스케일링 계수와 같은 피변조 반송파의 반송파 주파수와 로컬 클럭의 주파수 사이의 비율을 기초로 하여 변조 위상 값으로 변환될 수 있다.

TDC 출력 측정은 일부 실시예의 300MHz 피변조 신호의 모든 상승 엣지에서 수행될 수 있다. 한 샘플에서 다음 샘플까지, 위상은 +/- 180도 변할 수 있다. 일부 실시예는 절대 위상이 아닌 샘플 간 위상의 변화를 추적할 수 있다. 일부 실시예의 경우, 위상의 360도 값은 10비트로 매핑된다. 361도에 해당하는 코드 단어는 위상의 1도에 해당하는 코드 단어와 동일할 수 있다. 위상의 모듈로 감소는 고정된 비트 코드 단어의 사용에 내재될 수 있다.

도16은 일부 실시예에 따른 반송파 위상 측정치를 생성하기 위한 예시 프로세스(1600)를 도시하는 흐름도이다. 일부 실시예는 수신측 위상-디지털 변환(PDC)회로에서, 반송파 주파수를 갖는 피변조 신호를 수신하는 단계(1602)를 포함할 수 있다. 위상 측정치는 피변조 신호와 로컬 클럭 신호 사이에서 획득(1604)될 수 있다. 반송파 기반의 위상 보정값은 위상 보정 증분을 누산함으로써 생성(1606)될 수 있다. 보정된 위상 측정값은 위상 측정치와 반송파 기반의 위상 보정 값 사이의 차이를 기초로 하여 생성(1608)될 수 있다. 반송파 위상 측정치는 보정된 위상 측정 값을 스케일링 함으로써 생성(1610)될 수 있다.

방법의 일부 실시예는: 수신측 위상-디지털 변환(PDC)회로에서 반송파 주파수를 갖는 피변조 신호를 수신하는 단계; 상기 피변조 신호와 로컬 클럭 신호 사이에 위상 측정치를 획득하는 단계; 위상 보정 증분을 누산함으로써 반송파 기반의 위상 보정 값을 생성하는 단계; 상기 위상 측정치와 상기 반송파 기반의 위상 보정값 사이의 차이를 기초로 하여 보정된 위상 측정값을 생성하는 단계; 및 상기 보정된 위상 측정값을 스케일링 함으로써 반송파 위상 측정값을 생성하는 단계를 포함한다.

일부 실시예에서, 위상 보정 증분의 생성은 (i) 보정된 위상 측정치의 각 생성 사이에서 나타나는 피변조 신호의 주기의 수, 및 (ii) 반송파 주파수와 로컬 클럭 신호의 주파수 사이의 차이를 기초로 한다.

일부 실시예에서, 피변조 신호의 상승 엣지가 타이밍 윈도우 내에 나타나지 않으면 반송파 기반의 위상 보정값의 생성이 억제된다.

일부 실시예의 경우, 위상 측정치를 획득하는 것은 피변조 신호의 상승엣지와 일치하는 로컬 클럭의 복수의 위상 간격의 위상 간격을 결정함으로써 개략 측정치를 결정하는 단계; 상기 개략 측정치의 정밀 측정 에러를 결정하는 단계; 및 상기 개략 측정치와 상기 정밀 측정 에러를 결합함으로써 상기 위상 측정치를 결정하는 단계를 포함할 수 있다.

일부 실시예에서, 개략 측정치와 정밀 측정치를 결합하는 것은: 개략 측정 스케일링 계수에 의해 상기 개략 측정치를 스케일링 하는 단계; 및 정밀 측정 스케일링 계수에 의해 상기 정밀 측정 에러를 스케일링 하는 단계를 포함할 수 있다.

일부 실시예에서, 개략 측정치를 스케일링 하는 것은 개략 측정치를 위상 간격의 인덱스로부터 위상 각 값으로 변환시킬 수 있고, 정밀 측정치를 스케일링하는 것은 정밀 측정 에러를 시간 값으로부터 로컬 클럭 신호에 대한 위상으로 변환할 수 있다.

일부 실시예의 경우, 위상 간격을 결정하는 것은 복수의 링 발진기 엘리먼트의 상태에 따라 결정될 수 있다.

일부 실시예에서, 정밀 측정 에러를 결정하는 것은: 2차원 Vernier 지연 엘리먼트의 저속 라인에 피변조 신호의 상승 엣지를 주입하는 단계' 2차원 Vernier 지연 엘리먼트의 고속 라인에 결정된 위상 간격과 관련된 링 발진기의 출력을 주입하는 단계; 및 상기 저속 라인과 상기 고속 라인 사이에 연결된 아비터 매트릭스를 사용하여 정밀 측정 에러를 결정하는 단계를 포함할 수 있다.

일부 실시예에서, 반송파 위상 측정치를 생성하는 것은 반송파 주파수의 로컬 클럭 신호의 주파수에 대한 반송파 주파수의 비율의 배수에 의해 보정된 위상 측정치를 스케일링 하는 것을 포함할 수 있다.

일부 실시예의 경우, 방법은 고조파 주입 ILO를 사용하여 상기 주파수를 감소시킴으로써 피변조 신호를 전처리 하는 것을 더 포함할 수 있다.

일부 실시예에서, 방법은 분할기 회로를 사용하여 주파수를 감소시킴으로써 피변조 신호를 전처리 하는 것을 더 포함할 수 있다.

일부 실시예에서, 방법은 믹서 회로를 사용하여 주파수를 감소시킴으로써 피변조 신호를 전처리하는 것을 더 포함할 수 있다.

장치의 일부 실시예는: 반송파 주파수를 갖는 피변조 신호를 수신하기 위해 구성된 아날로그 수신기 회로; 상기 아날로그 수신기 회로에 결합되고 상기 피변조 신호와 로컬 클럭 신호 사이에 위상 측정치를 획득하기 위해 구성된 위상-디지털 변환(PDC) 회로; 상기 PDC 회로에 결합되고 위상 보정 증분을 누산함으로써 반송파 기반의 위상 보정 값을 생성하기 위해 구성된 반송파 기반의 위상 보정 회로; 상기 반송파 기반의 위상 보정 회로에 결합되고 상기 위상 측정치와 상기 반송파 기반의 위상 보정값 사이의 차이를 기초로 하여 보정된 위상 측정값을 생성하기위해 구성된 보정된 위상 측정회로; 및 상기 보정된 위상 측정 회로에 결합되고 보정된 위상 측정 값을 스케일링 함으로써 반송파 위상 측정치를 생성 하기 위해 구성된 반송파 위상 측정 회로를 포함할 수 있다.

일부 실시예의 경우, 상기 반송파 기반의 위상 보정 회로는 색인 테이블을 포함할 수 있다.

일부 실시예에서, 상기 위상 보정 증분은 (i) 보정된 위상 측정치의 각 생성 사이에서 나타나는 상기 피변조 신호의 주기의 수, 및 (ii) 상기 반송파 주파수와 상기 로컬 클럭 신호의 주파수 사이의 차이를 기초로 할 수 있다.

일부 실시예의 경우, 상기 피변조 신호의 주기의 수는 단일 주기 반송파 오프셋 값의 배수를 저장하는 테이블 엔트리를 선택하기 위해 곱셈기를 제어하는데 사용될 수 있다.

일부 실시예에서, 장치는 상기 보정된 위상 측정 회로에 연결되고 상기 피변조 신호의 상승 엣지가 타이밍 윈도우 내에 나타나지 않으면 상기 반송파 기반의 위상 보정 값을 생성하는 것을 억제하도록 구성된 오버플로우 회로를 더 포함할 수 있다.

일부 실시예의 경우, PDC 회로는: 상기 피변조 신호의 상승 엣지와 일치하는 로컬 클럭의 복수의 위상 간격의 위상 간격을 결정함으로써 개략 측정치를 결정하도록 구성된 개략 측정 회로; 상기 개략 측정 회로에 결합되고 상기 개략 측정치의 정밀 측정 에러를 결정하도록 구성된 정밀 측정 에러 회로; 및 상기 개략 측정 회로에 결합되고 상기 개략 측정치와 상기 정밀 측정 에러를 결합함으로써 상기 위상 측정치를 결정하도록 구성된 위상 측정 회로를 포함할 수 있다.

일부 실시예에서, 상기 개략 측정 스케일링 회로는 상기 개략 측정치를 위상 간격의 인덱스로부터 위상 값으로 변환하기 위해 개략 측정 스케일링 계수를 사용할 수 있고, 상기 정밀 측정 스케일링 회로는 상기 정밀 측정 에러를 시간 값으로부터 상기 로컬 클럭 신호에 대한 위상으로 변환하기 위해 정밀 측정 스케일링 계수를 사용할 수 있다.

일부 실시예의 경우, 상기 개략 측정 회로는 복수의 링 발진기 엘리먼트를 포함할 수 있다.

일부 실시예에서, 상기 정밀 측정 에러 회로는: 제1라인의 지연 엘리먼트를 형성하는 제1세트의 하나 이상의 인버터; 제2라인의 지연 엘리먼트를 형성하는 제2세트의 하나 이상의 인버터, 여기서 상기 제1라인의 지연 엘리먼트는 상기 제2라인의 지연 엘리먼트보다 더 느림. ; 상기 제1라인의 지연 엘리먼트에 있는 인버터의 수에 상기 제2라인의 지연 엘리먼트에 있는 인버터의 수를 곱한것과 동일한 래치의 메트릭스; 상기 제1라인의 지연 엘리먼트에 있는 각 인버터 출력을 상기 래치 메트릭스의 열에 있는 각 제1 래치 입력에 연결하는 연결 세트; 및 상기 제2라인의 지연 엘리먼트에 있는 각각의 인버터 출력을 상기 래치의 메트릭스의 행에 있는 각 제2 래치 입력에 연결하는 연결 세트를 포함할 수 있다.

일부 실시예에서, 상기 반송파 위상 측정 회로는 상기 로컬 클럭 신호의 주파수에 대한 상기 반송파 주파수의 비율의 배수에 의해 보정된 위상 측정치를 스케일링 하도록 구성된 곱셈기 엘리먼트를 포함할 수 있다.

일부 실시예의 경우, 장치는 상기 피변조 신호의 주파수를 감소시키기 위해 고조파 주입 ILO를 더 포함할 수 있다.

방법의 일부 실시예는: 반송파 주파수 및 위상 변조 성분을 가지는 반송파의 신호 전이와 관련된 로컬 클럭의 복수의 위상 측정치를 얻는 단계; 상기 반송파 주파수와 상기 로컬 클럭의 주파수 사이의 주파수 차이를 기반으로 하여 오프셋을 감산함으로써 조정된 로컬 클럭 위상 측정치를 생성하는 단계; 및 상기 반송파 주파수와 상기 로컬 클럭의 상기 주파수 사이의 비율을 기반으로 하여 조정된 로컬 클럭 위상 측정치를 스케일링 함으로써 위상 변조값을 생성하는 단계를 포함할 수 있다.

방법의 일부 실시예는: 위상-디지털 컨버터를 사용하여 로컬 클럭의 위상 도메인에 대한 피변조 신호의 위상 측정 값을 생성하는 단계; 및 상기 피변조 신호의 반송파 주파수와 상기 로컬 클럭의 주파수 사이의 비율에 기초하여 상기 위상 측정 값을 변조 위상 값으로 변환하는 단계를 포함할 수 있다.

전술한 명세서에서, 특정 실시예들이 설명되었다. 그러나 당업자는 이하의 청구항들에 설명된 바와 같은 본 발명의 범위를 벗어나지 않으면서 다양한 변형 및 변경이 이루어질 수 있음을 이해할 것이다. 따라서, 명세서 및 도면은 제한적인 의미보다는 예시적인 것으로 간주되어야 하며, 이러한 모든 변형은 본 발명의 교시의 범위 내에 포함되는 것으로 의도된다.

이점, 장점, 문제에 대한 해결책 및 이점, 장점 또는 해결책이 발생하게 하거나 더욱 명백해지게 할 수 있는 임의의 요소(들)는 청구항들의 임의의 또는 전부의 중요한, 필수적 또는 본질적인 특징 또는 요소로 해석되어서는 안 된다. 본 발명은 본 출원의 계류 중에 이루어진 모든 보정을 포함하는 첨부된 청구항들 및 허여된 청구항들의 모든 등가물에 의해서만 정의된다.

또한, 본 명세서에서, 제1 및 제2, 상단 및 하단 등과 같은 관계 용어는 하나의 엔티티 또는 행위를 또 다른 엔티티 또는 행위와 구별하기 위해서면 사용될 수 있으며 그러한 엔티티 또는 행위 간의 임의의 실제적인 관계 또는 순서를 반드시 요구하거나 암시하지는 않는다. "포함하다", "포함하는", "가지고 있다", "가지고 있는", "구비하다", "구비하는", "함유하다", "함유하는" 또는 이들의 임의의 다른 변형은 비배타적인 포함을 커버하기 위한 것으로, 요소들의 리스트를 포함하고, 가지고 있고, 구비하고, 함유하는 프로세스, 방법, 물품 또는 장치가 이들 요소만을 포함하는 것이 아니라 이러한 프로세스, 방법, 물품 또는 장치에 명시적으로 나열되지 않거나 내재되지 않은 다른 요소를 포함할 수 있다. "하나를 포함하는", "하나를 가지고 있는", "하나를 구비하는", "하나를 함유하는"으로 진행되는 요소는 제약 없이, 요소를 포함하고, 가지고 있고, 구비하고, 함유하는 프로세스, 방법, 물품 또는 장치에서 추가의 동일한 요소의 존재를 배제하지 않는다. 용어 부정관사("a" 및 "an")는 본 명세서에서 달리 명시적으로 언급되지 않는 한 하나 이상으로 정의된다. 용어 "실질적으로", "본질적으로", "대략", "약" 또는 이들의 임의의 다른 버전은 당업자가 이해하는 것과 유사하게 정의되며, 상기 용어는 하나의 비한정적인 실시예에서는 10% 이내, 또 다른 실시예에서는 5% 이내, 또 다른 실시예에서는 1% 이내, 다른 실시예에서는 0.5% 이내로 정의된다. 본 명세서에서 사용된, 용어 "결합되는"은 접속되는으로서 정의되지만, 반드시 직접적으로 접속된다는 것과, 반드시 기계적으로 접속된다는 것은 아니다. 특정 방식으로 "구성된" 디바이스 또는 구조물은 적어도 해당 방식으로 구성되지만 나열되지 않은 방식으로 구성될 수도 있다.

일부 실시예는 특정 비프로세서 회로(non-processor circuits)와 관련하여 여기에 설명된 방법 및/또는 장치의 기능 중 일부, 대부분 또는 전부를 구현하도록 하나 이상의 프로세서를 제어하는 마이크로프로세서, 디지털 신호 프로세서, 맞춤형 프로세서 및 필드 프로그램 가능 게이트 어레이(field programmable gate array; FPGA) 및 고유 저장 프로그램 명령어(소프트웨어 및 펌웨어 양자 모두 포함함)와 같은 하나 이상의 일반 또는 특수 프로세서(또는 "프로세싱 디바이스")로 구성될 수 있음을 이해할 것이다. 대안적으로, 일부 또는 모든 기능들은 저장된 프로그램 명령어를 갖지 않는 상태 기계에 의해 구현되거나 또는 하나 이상의 주문형 반도체(application specific integrated circuit; ASIC)에서 구현될 수 있으며, 여기서 각각의 기능 또는 특정 기능들의 일부 조합은 커스텀 로직으로 구현된다. 물론 두 가지 접근 방식을 조합하여 사용할 수도 있다.

따라서, 본 개시의 일부 실시예들 또는 그 일부는, 본 명세서에 설명된 바와 같은 기능을 수행하는 특별하게 구성된 장치를 조합하여 형성하는, 유형의(tangible) 컴퓨터 판독 가능 메모리 디바이스에 저장된 하나 이상의 소프트웨어 구성 요소(예컨대, 프로그램 코드, 펌웨어, 내장 소프트웨어, 마이크로 코드 등)와 하나 이상의 프로세싱 디바이스들을 결합할 수 있다. 특별하게 프로그래밍된 디바이스를 형성하는 이러한 조합은 본 명세서에서 일반적으로 "모듈"로서 지칭될 수 있다. 모듈의 소프트웨어 구성 요소 부분은 임의의 컴퓨터 언어로 작성될 수 있고, 모놀리식 코드 기반(monolithic code base)의 일부분일 수 있으며, 또는 객체 지향 컴퓨터 언어에서 일반적인 것과 같이 더 많은 개별 코드 부분으로 개발될 수 있다. 게다가, 모듈은 복수의 컴퓨터 플랫폼, 서버, 단말기 등에 걸쳐 분배될 수 있다. 주어진 모듈은 별도의 프로세서 디바이스 및/또는 컴퓨팅 하드웨어 플랫폼이 기술된 기능을 수행하도록 구현될 수도 있다.

또한, 실시예는 여기서 설명되고 청구된 바와 같은 방법을 수행하도록 컴퓨터(예를 들어, 프로세서를 포함함)를 프로그래밍하기 위해 컴퓨터 판독 가능 코드가 저장된 컴퓨터 판독 가능 저장 매체로서 구현될 수 있다. 이러한 컴퓨터 판독 가능 저장 매체의 예에는 하드 디스크, CD-ROM, 광학 저장 디바이스, 자기 저장 디바이스, ROM(Read Only Memory), PROM(Programmable Read Only Memory), EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory) 및 플래시 메모리를 포함하지만 이들로 한정되는 것은 아니다. 또한, 예를 들어, 사용 가능한 시간, 현재의 기술 및 경제적인 고려에 의해 동기 부여되는 상당한 노력 및 많은 설계 선택에도 불구하고, 본 명세서에 개시된 개념들 및 원리들에 의해 안내될 때, 당업자는 최소한의 실험으로 그러한 소프트웨어 명령어들 및 프로그램들 및 IC들을 쉽게 생성할 수 있을 것으로 기대된다.

본 개시의 요약은 독자가 본 기술적 개시(technical disclosure)의 본질을 신속하게 확인할 수 있도록 제공된다. 그것은 청구항들의 범위 또는 의미를 해석하거나 제한하기 위해 사용되지 않을 것이라는 점을 포함해서 제출된다. 또한, 앞서 말한 상세한 설명에서, 본 개시를 간소화하기 위해 다양한 피처들이 다양한 실시예들에서 함께 그룹화되는 것을 알 수 있다. 이 개시의 방법은 청구된 실시예들이 각 청구항에 명시적으로 언급된 것보다 많은 피처를 필요로 한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 이하의 청구항들이 반영하는 바와 같이, 발명의 주제는 단일 개시된 실시예의 모든 피처보다 적다. 따라서, 이하의 청구항들은 발명의 상세한 설명에 포함되며, 각각의 청구항은 별도로 청구되는 주제로 그 자체를 주장한다.

Claims

방법에 있어서,
수신측 위상-디지털 변환(PDC, phase-to-digital conversion) 회로에서 반송파 주파수(carrier frequency)를 갖는 피변조 신호(modulated signal)를 수신하는 단계;
상기 피변조 신호와 로컬 클럭 신호 사이의 위상 측정치를 획득하는 단계;
위상 보정 증분을 누산함으로써 반송파 기반의 위상 보정 값을 생성하는 단계;
상기 위상 측정치와 상기 반송파 기반의 위상 보정 값 사이의 차이를 기반으로 보정된 위상 측정 값을 생성하는 단계; 및
상기 보정된 위상 측정 값을 스케일링 함으로써 반송파 위상 측정치를 생성하는 단계를 포함하는 방법.
제1항에 있어서,
상기 위상 보정 증분을 생성하는 단계는 (i) 보정된 위상 측정치의 각 생성 사이에 발생하는 상기 피변조 신호의 주기의 수 및 (ii) 상기 반송파 주파수와 상기 로컬 클럭 신호의 주파수 사이의 차이를 기반으로 하는 방법.
제2항에 있어서,
상기 피변조 신호의 상승 엣지가 타이밍 윈도우 내에서 나타나지 않으면 상기 반송파 기반의 위상 보정 값의 생성이 억제되는 방법.
제 1항에 있어서, 상기 위상 측정치를 획득하는 단계는:
상기 피변조 신호의 상승 엣지와 일치하는 상기 로컬 클럭의 복수의 위상 간격의 위상 간격을 결정함으로써 개략 측정치(coarse measurement)를 결정하는 단계;
상기 개략 측정치의 정밀 측정 에러(fine measurement error)를 결정하는 단계; 및
상기 개략 측정치와 상기 정밀 측정 에러를 결합함으로써 상기 위상 측정치를 결정하는 단계를 포함하는 방법.
제 4항에 있어서, 상기 개략 측정치와 정밀 측정치를 결합하는 단계는:
개략 측정 스케일링 계수에 의해 상기 개략 측정치를 스케일링 하는 단계; 및
정밀 측정 스케일링 계수에 의해 상기 정밀 측정 에러를 스케일링 하는 단계를 더 포함하는 방법.
제5항에 있어서,
상기 개략 측정치를 스케일링 하는 단계는 상기 개략 측정치를 위상 간격의 인덱스로부터 위상 각 값으로 변환하고,
상기 정밀 측정치를 스케일링 하는 단계는 상기 정밀 측정 에러를 시간 값으로 부터 상기 로컬 클럭 신호에 대한 위상으로 변환하는 방법.
제4항에 있어서,
상기 위상 간격을 결정하는 단계는 복수의 링 발진기 엘리먼트의 상태에 따라 결정되는 방법.
제 7항에 있어서, 상기 정밀 측정 에러를 결정하는 단계는:
2차원 버니어(Vernier) 지연 엘리먼트들의 저속 라인에 상기 피변조 신호의 상승 엣지를 주입하는 단계;
2차원 버니어 지연 엘리먼트들의 고속 라인에 상기 결정된 위상 간격과 관련된 상기 링 발진기의 출력을 주입하는 단계; 및
상기 저속 라인과 상기 고속 라인 사이에 연결된 아비터(arbiter) 매트릭스를 사용하여 정밀 측정 에러를 결정하는 단계를 포함하는 방법.
제1항에 있어서,
상기 반송파 위상 측정치를 생성하는 단계는 상기 로컬 클럭 신호의 주파수에 대한 상기 반송파 주파수의 비율의 배수에 의해 상기 보정된 위상 측정치를 스케일링하는 단계를 포함하는 방법.
제1항에 있어서,
고조파 주입 ILO를 이용하여 상기 주파수를 감소시킴으로써 상기 피변조 신호를 전처리 하는 단계를 더 포함하는 방법.
제1항에 있어서,
분할기 회로를 이용하여 상기 주파수를 감소시킴으로써 상기 피변조 신호를 전처리 하는 단계를 더 포함하는 방법.
제1항에 있어서,
믹서(mixer) 회로를 이용하여 상기 주파수를 감소시킴으로써 상기 피변조 신호를 전처리 하는 단계를 더 포함하는 방법.
장치에 있어서,
반송파 주파수를 갖는 피변조 신호를 수신하도록 구성된 아날로그 수신기 회로;
상기 아날로그 수신기 회로에 결합되고 상기 피변조 신호와 로컬 클럭 신호 사이의 위상 측정치를 획득하도록 구성된 위상-디지털 변환(PDC) 회로;
상기 PDC 회로에 결합되고 위상 보정 증분을 누산함으로써 반송파 기반의 위상 보정 값을 생성하도록 구성된 반송파 기반의 위상 보정 회로;
상기 반송파 기반의 위상 보정 회로에 결합되고 상기 위상 측정치와 상기 반송파 기반의 위상 보정값 사이의 차이를 기반으로 보정된 위상 측정 값을 생성하도록 구성된 보정된 위상 측정 회로; 및
상기 보정된 위상 측정 회로에 결합되고 상기 보정된 위상 측정 값을 스케일링 함으로써 반송파 위상 측정치를 생성하도록 구성된 반송파 위상 측정 회로를 포함하는 장치.
제13항에 있어서,
상기 반송파 기반의 위상 보정 회로는 색인 테이블을 포함하는 장치.
제13항에 있어서,
상기 위상 보정 증분은 (i) 보정된 위상 측정치의 각 생성 사이에 나타나는 상기 피변조 신호의 주기의 수, 및 (ii) 상기 반송파 주파수와 상기 로컬 클럭 신호의 주파수 사이의 차이를 기반으로 하는 장치.
제15항에 있어서,
상기 피변조 신호의 주기의 수는 단일 주기 반송파 오프셋 값의 배수를 저장하는 테이블 엔트리를 선택하도록 멀티플렉서를 제어하기 위해 사용되는 장치.
제15항에 있어서,
상기 보정된 위상 측정 회로에 결합되고 상기 피변조 신호의 상승 엣지가 타이밍 윈도우 내에서 나타나지 않으면 상기 반송파 기반의 위상 보정 값의 생성을 억제하도록 구성된 오버플로우 회로를 더 포함하는 장치.
제13항에 있어서, 상기 PDC 회로는:
상기 피변조 신호의 상승 엣지와 일치하는 상기 로컬 클럭의 복수의 위상 간격의 위상간격을 결정함으로써 개략 측정치를 결정하도록 구성된 개략 측정 회로;
상기 개략 측정 회로에 결합되고 상기 개략 측정치의 정밀 측정 에러를 결정하도록 구성된 정밀 측정 에러 회로; 및
상기 정밀 측정 회로에 결합되고 상기 개략 측정치와 상기 정밀 측정 에러를 결합함으로써 위상 측정치를 결정하도록 구성된 위상 측정 회로를 포함하는 장치.
제18항에 있어서,
상기 개략 측정 회로에 결합되고 개략 측정 스케일링 계수에 의해 상기 개략 측정치를 스케일링 하도록 구성된 개략 측정 스케일링 회로; 및
상기 정밀 측정 에러 회로에 결합되고 정밀 측정 스케일링 계수에 의해 상기 정밀 측정 에러를 스케일링 하도록 구성된 정밀 측정 스케일링 회로를 더 포함하는 장치.
제19항에 있어서,
상기 개략 측정 스케일링 회로는 상기 개략 측정치를 위상 간격의 인덱스로부터 위상값으로 변환하기 위해 상기 개략 측정 스케일링 계수를 사용하고,
상기 정밀 측정 스케일링 회로는 상기 정밀 측정 에러를 시간 값으로부터 로컬 클럭 신호에 대한 위상으로 변환하기 위해 상기 정밀 측정 스케일링 계수를 사용하는 장치.
제18항에 있어서,
상기 개략 측정 회로는 복수의 링 발진기 엘리먼트를 포함하는 장치.
제18항에 있어서, 상기 정밀 측정 에러 회로는:
제1라인의 지연 엘리먼트를 형성하는 제1세트의 하나 이상의 인버터;
제2라인의 지연 엘리먼트를 형성하는 제2세트의 하나 이상의 인버터- 상기 제1라인의 지연 엘리먼트는 상기 제2라인의 지연 엘리먼트보다 더 느림-;
상기 제1라인의 지연 엘리먼트에 있는 인버터의 수에 상기 제2라인의 지연 엘리먼트에 있는 인버터의 수를 곱한 것과 동일한 래치의 메트릭스;
상기 제1라인의 지연 엘리먼트에 있는 각 인버터 출력을 상기 래치 메트릭스의 열에 있는 각 제1 래치 입력에 연결하는 연결 세트; 및
상기 제2라인의 지연 엘리먼트에 있는 각각의 인버터 출력을 상기 래치의 메트릭스의 행에 있는 각 제2 래치 입력에 연결하는 연결 세트를 포함하는 장치.
제13항에 있어서,
상기 반송파 위상 측정 회로는 상기 로컬 클럭 신호의 주파수에 대한 상기 반송파 주파수의 비율의 배수로 상기 보정된 위상 측정치를 스케일 하기위해 구성된 곱셈기 엘리먼트를 포함하는 장치.
제13항에 있어서,
상기 피변조 신호의 상기 주파수를 감소시키기 위해 고조파 주입 ILO를 더 포함하는 장치.
방법에 있어서,
반송파 주파수 및 위상 변조 컴포넌트를 가지는 반송파의 신호 전이와 관련된 로컬 클럭의 복수의 위상 측정치를 획득하는 단계;
상기 반송파 주파수와 상기 로컬 클럭의 주파수 사이의 주파수 차이를 기반으로 하여 오프셋을 감산함으로써 조정된 로컬 클럭 위상 측정치를 생성하는 단계; 및
상기 반송파 주파수와 상기 로컬 클럭의 상기 주파수 사이의 비율을 기반으로 하여 상기 조정된 로컬 클럭 위상 측정치를 스케일링 함으로써 위상 변조값을 생성하는 단계를 포함하는 방법.