KR20100133488A

KR20100133488A - 올 디지털 위상 동기 루프에서의 위상-디지털 변환기

Info

Publication number: KR20100133488A
Application number: KR1020107025531A
Authority: KR
Inventors: 강 장; 아브히세크 자주; 위핑 한
Original assignee: 퀄컴 인코포레이티드
Priority date: 2008-04-14
Filing date: 2009-04-14
Publication date: 2010-12-21
Also published as: TW201004153A; EP3696982A1; EP2281344B1; JP5373058B2; EP2281344A1; US20090256601A1; CN102007696B; CN102007696A; CN107863960B; CN107863960A; WO2009129258A1; ES2809488T3; HUE050088T2; JP2011519529A; US8022849B2; KR101307662B1; EP3700090A1

Abstract

본 명세서에는 위상-디지털 변환기, 올 디지털 위상 동기 루프, 및 올 디지털 위상 동기 루프를 갖는 장치가 기재되어 있다. 위상-디지털 변환기는 시간-디지털 변환기를 구동하는 위상-주파수 변환기를 포함한다. 시간-디지털 변환기는 위상-주파수 변환기에 의해 출력된 위상차의 크기 및 부호를 결정한다. 시간-디지털 변환기는 태핑된 지연 라인 및 루프 피드백 카운터를 활용하여, 루프 추적 프로세스를 표상하는 작은 시간차 및 루프 획득 프로세스를 표상하는 큰 시간차에 대한 측정을 가능하게 한다. 태핑된 지연 라인은 기준 기간의 프랙션(fraction)에 대한 측정을 허용하고, 기준 클록의 속도에 대한 요구를 감소시킴으로써 위상-디지털 변환기에 대한 더 낮은 전력 동작을 가능하게 한다.

Description

올 디지털 위상 동기 루프에서의 위상-디지털 변환기 {PHASE TO DIGITAL CONVERTER IN ALL DIGITAL PHASE LOCKED LOOP}

본 발명은 전자 회로 영역에 관한 것이다. 보다 구체적으로, 오실레이터 및 위상 동기 루프(Phase Locked Loop; PLL)의 영역에 관한 것이다.

위상 및 주파수 제어 오실레이터는 다양한 전자 애플리케이션에서 이용되어 안정적이고 제어된 주파수 기준을 제공한다. 디지털 디바이스는, 타이밍용 클록 소스, 예를 들면 디지털 마이크로프로세서 회로용 클록으로서 주파수 제어 오실레이터를 이용할 수도 있다. 아날로그 디바이스는 무선 주파수(Radio Frequency; RF) 신호를 주파수 변환하는데 사용되는 로컬 오실레이터로서 위상 동기 오실레이터를 포함할 수도 있다. 위상 및 주파수 제어 오실레이터는, 고정 주파수 오실레이터일 수도 있고, 프로그램 가능의 주파수 신디사이저(synthesizer)를 이용하여 구현되는 튜닝 가능의 오실레이터일 수도 있다.

아날로그용 위상 동기 오실레이터는 오로지 아날로그 구성요소만을 이용하여 구현될 수 있는 반면, 디지털 디바이스용 주파수 제어 오실레이터는 디지털 방식으로 구현될 수 있다. 그러나, 디지털 회로의 동작 속도가 증가함에 따라, 디지털 구성요소를 이용하여 전통적인 아날로그 애플리케이션용 위상 동기 오실레이터 중 적어도 일부를 구현하는 것이 더 적합한 것으로 되어 가고 있다.

디지털 회로의 동작 속도에서의 개선들 중 일부는 디지털 회로를 제조하기 위해 사용되는 프로세스에서의 개선에 기인하는 것일 수 있다. 디지털 집적 회로 설계에 활용되는 기본 트랜지스터의 크기를 축소시키는 프로세스에서의 개선은 동작 속도에서의 개선과 관련이 있다. CMOS 회로는 90㎚, 65㎚, 45㎚ 또는 35㎚ 프로세스와 같은 서브마이크론(sub-micron) 프로세스를 이용하여 구현될 수도 있다.

CMOS 회로에서 활용되는 공급 전압은, 치수에서의 감소에 부분적으로 기인하여, 그리고 이러한 디바이스에 의해 소비되는 전력 전반을 감소시키고자 하는 요청에 부분적으로 기인하여, 끊임없이 감소되어 왔다. 65㎚와 같은 어드밴스드(advanced) CMOS 프로세스에서, 전력 공급 전압은 통상적으로 약 1.1V로 감소된다. 이렇게 낮은 전압에서는, 연산 증폭기(operation amplifer) 및 전류 미러(current mirro)와 같은 종래의 아날로그 구성요소가 양호하게 동작하지 않으며 설계에 어려움이 있다. 따라서, 종래의 아날로그 PLL이 이러한 프로세스로 설계되기에는 곤란함이 있다. 또한, 65㎚에서, 실리콘 단위 면적은 더 큰 프로세스용 다이(die) 면적보다 더 고가인 반면, 아날로그 PLL은 통상적으로 필터 기능을 구현하기 위해 큰 면적을 필요로 한다.

디지털 프로세스에서의 진보로 인해, PLL과 같이 전통적인 아날로그 회로를 구현하는 능력에 대해 더 큰 제약이 발생했다. 또한, 진보된 디지털 프로세스는 전통적인 아날로그 구현 형태를 더 고가의 것으로 만들어 놓았다. 아날로그 구성요소를 이용하여 전통적으로 구현되는 회로에 대한 악영향을 최소화하면서, 디지털 도메인에서의 프로세스 개선에 편승하는 것이 바람직하다.

본 명세서에서는, 위상-디지털 변환기(Phase to Digital Converter; PDC), 올 디지털 위상 동기 루프(All Digital Phase Locked Loop; ADPLL), 및 올 디지털 위상 동기 루프를 갖는 장치를 설명한다. 위상-디지털 변환기는 시간-디지털 변환기(time to digital converter)를 구동하는 위상-주파수 변환기(phase to frequency converter)를 포함한다. 시간-디지털 변환기는 위상-주파수 변환기에 의해 출력된 위상차의 크기 및 부호를 결정한다. 시간-디지털 변환기는 태핑된 지연 라인(tapped delay line)과 루프 피드백(looped feedback)을 활용하여, 루프 추적 프로세스(loop tracking process)를 표상하는 작은 시간차 및 루프 획득 프로세스를 표상하는 큰 시간차에 대한 측정이 가능해진다. 태핑된 지연 라인은, 기준 클록의 속도에 대한 요구를 감소시킴으로써, 기준 기간의 프랙션(fraction)에 대한 측정을 허용하며, 위상-디지털 변환기의 더 낮은 전력 동작을 가능하게 한다.

PDC는, 입력으로서 기준 클록(FREF) 및 분수(fractional) N-분할기 출력(NDIV)을 취득할 수 있고, 출력으로서 그 위상차에 대한 디지털 표현(digital representation)을 제공할 수 있다. PDDC는, (특정이 없으면, FREF 에지에 의해 상승 에지를 지칭하는) 매 FREF 에지마다 출력을 업데이트하고, FREF 에지의 다음에 오는 출력은 앞선 FREF 에지가 연관된 위상-주파수 검출기에 의해 생성된 UP-DOWN 신호 쌍에 대응한다. UP-DOWN 쌍이 한 FREF 주기 이상으로 연장된다면(이는 FREF가 먼저 오는 경우, 즉, 쌍을 시작하여, NDIV 에지가 다음의 FREF 에지 전에 오지 않는 경우, 일어날 수 있다), UP-DOWN 쌍이 TREF(1/FREF)보다 더 길지 않도록 그리고 모든 서브디비전(sub-division)이 별개의 UP-DOWN 쌍으로 간주되도록, FREF 에지에서 서브디비전으로 세부분할된다. PDC는 카운터로서의 출력 및 태핑된 지연 라인으로부터의 디지털 출력을 제공할 수 있다. 카운터 출력(2진 코딩된(binary coded) C<0:4>)이 0이 아닐 때, 지연 라인 출력(온도 코딩된(thermometer coded) D<0:47>)은 무시될 수 있는데, 이는 큰 위상차(>~1.5ns)의 경우이기 때문이며, 이는 위상 동기 루프의 획득 기간을 표상하며, 여기서 감소된 정확도는 수용될 수 있다.

본 발명의 양태는 위상-디지털 변환 방법을 포함한다. 본 방법은, 기준 클록 및 오실레이터 신호 중 일방의 먼저 도착하는 에지에 기초하여 제1 펄스를 개시하는 단계; 지연 라인을 통하여 상기 제1 펄스를 커플링(coupling)하는 단계; 상기 기준 클록 및 상기 오실레이터 신호 중 일방의 나중에 도착하는 에지에 기초하여 변환 종결 신호를 결정하는 단계; 상기 지연 라인을 통한 상기 제1 펄스의 천이(transition)에 기초하여 상기 기준 클록과 상기 오실레이터 신호와의 사이의 위상차의 디지털 값을 결정하는 단계를 포함한다.

본 발명의 양태는 위상-디지털 변환 방법을 포함한다. 본 방법은, 오실레이터 신호의 천이 및 기준 클록의 천이에 기초하여 적어도 하나의 위상-주파수 검출 신호를 생성하는 단계; 상기 적어도 하나의 위상-주파수 변환 신호에 기초하여 신호 펄스를 생성하는 단계; 및 지연 라인을 통한 상기 신호 펄스의 천이에 기초하여 위상차의 디지털 값을 생성하는 단계를 포함한다.

본 발명의 양태는 위상-디지털 변환 방법을 포함한다. 본 방법은, 오실레이터 신호를 수신하는 단계; 기준 클록을 수신하는 단계; 상기 오실레이터 신호의 천이 및 상기 기준 클록의 천이에 기초하여, UP 신호 및 DOWN 신호를 포함하는 적어도 하나의 위상-주파수 검출 신호를 생성하는 단계; 상기 UP 신호 및 상기 DOWN 신호에 기초하여 판독 신호를 생성하는 단계; 상기 UP 신호에 기초하여 제1 신호 펄스를 생성하는 단계; 상기 DOWN 신호에 기초하여 제2 펄스 신호를 생성하는 단계; 상기 제1 신호 펄스를 제1 지연 라인에 커플링하는 단계; 상기 제2 펄스 신호를 제2 지연 라인에 커플링하는 단계; 상기 DOWN 신호에 대한 상기 UP 신호의 천이에 기초하여 상기 제1 신호 펄스 또는 상기 제2 신호 펄스 중 일방의 그 각각의 지연 라인을 통한 전체(full) 천이의 수를 카운팅하는 단계; 및 상기 각각의 제1 지연 라인 및 상기 제2 지연 라인을 통한 상기 제1 신호 펄스 또는 제2 신호 펄스 중 일방의 부분 천이의 수 중 적어도 하나에 기초하여 위상차의 디지털 값을 결정하는 단계를 포함한다.

본 발명의 양태는, 제1 입력부에서 기준 클록 신호를 수신하고 제2 입력부에서 오실레이터 신호를 수신하도록 구성되고, 제어 입력 신호에 기초하여 상기 기준 클록 신호 또는 상기 오실레이터 신호 중 일방을 출력하도록 더 구성된, 경로 선택 멀티플렉서; 상기 경로 선택 멀티플렉서의 출력부에 커플링된 트리거 입력부를 갖는 제1 펄스 생성기; 제1 입력부에서 펄스 생성기 출력을 수신하고 제2 입력부에서 지연된 펄스 신호를 수신하도록 구성되고, 루프 제어 신호에 기초하여 상기 펄스 생성기 출력 또는 상기 지연된 펄스 신호 중 일방을 출력하도록 구성된, 루프 멀티플렉서; 상기 루프 멀티플렉서의 상기 출력부에 커플링되고, 상기 지연된 펄스 신호를 출력하도록 구성되고, 변환 종결 신호의 수신시에 프랙셔널(fractional) 펄스 천이를 지시하도록 더 구성된, 지연 라인; 및 상기 지연 라인에 의해 출력된 펄스의 수를 카운팅하도록 구성되고, 상기 변환 종결 신호의 수신시에 상기 수를 출력하도록 구성된, 카운터를 포함하는, 위상-디지털 변환기를 포함한다.

본 발명의 양태는, 지연 라인을 통한 펄스의 프랙셔널 천이 및 상기 지연 라인을 통한 상기 펄스의 전체 천이의 수 중 적어도 일방에 기초하여, 오실레이터 신호와 기준 클록 사이의 위상차의 크기를 결정하도록 구성된 제1 신호 프로세싱 경로; 및 상기 오실레이터 신호 및 상기 기준 클록을 수신하도록 구성되고, 상기 위상차의 부호를 결정하도록 구성된, 부호 생성기를 포함하는, 위상-디지털 변환기를 포함한다.

본 발명의 양태는, 오실레이터 신호 및 기준 클록에 기초하여 UP 신호 및 DOWN 신호를 생성하도록 구성된 위상-주파수 검출기; 상기 위상-주파수 검출기에 커플링되고, 상기 UP 신호 및 DOWN 신호 중 일방에 기초하여 펄스 신호를 생성하도록 구성된, 펄스 생성기; 상기 펄스 생성기에 커플링된 태핑된 지연 라인; 상기 지연 라인의 출력에 기초하여 증가되도록 구성된 카운터; 상기 태핑된 지연 라인에 커플링된 레지스터; 및 상기 UP 신호 및 상기 DOWN 신호에 기초하여 판독 신호를 생성하도록 구성되고, 상기 레지스터 또는 상기 카운터 중 적어도 일방에서의 위상차의 디지털 값을 래치(latch)하도록 구성된, 판독 제어 생성기를 포함하는, 위상-디지털 변환기를 포함한다.

본 발명의 양태는, 오실레이터 신호의 천이 및 기준 클록의 천이에 기초하여 UP 신호 및 DOWN 신호를 포함하는 위상-주파수 검출 신호를 생성하는 수단; 상기 UP 신호 및 상기 DOWN 신호에 기초하여 변환 시작 신호 및 변환 정지 신호를 생성하는 수단; 상기 UP 신호 및 상기 DOWN 신호 중 일방에 기초하여 펄스를 생성하는 수단; 상기 펄스를 생성하는 수단에 커플링된 지연 수단; 상기 지연 수단의 출력부에 커플링된 카운팅 수단; 및 상기 시작 신호 및 상기 정지 신호에 기초하고 또한 상기 카운팅 수단의 출력 및 상기 지연 수단을 통한 상기 펄스의 프랙셔널 천이에 더 기초하여, 시간을 위상차의 디지털 값으로 변환하는 수단을 포함하는, 위상-디지털 변환기를 포함한다.

본 발명의 양태는, 올 디지털 위상 동기 루프(ADPLL)를 포함한다. ADPLL은, 디지털 제어 오실레이터(DCO); 상기 디지털 제어 오실레이터에 커플링된 입력부 및 디지털 분할 출력 신호를 제공하도록 구성된 출력부를 갖는 디지털 분할기; 기준 오실레이터 클록에 커플링된 제1 입력부 및 상기 디지털 분할기의 출력부에 커플링된 제2 입력부를 갖는 위상-주파수 검출기로서, 상기 디지털 분할 출력 신호 및 상기 기준 오실레이터 클록에 기초하여, UP 신호 및 DOWN 신호를 생성하도록 구성된, 상기 위상-주파수 검출기; 상기 UP 신호를 수신하는 제1 입력부, 상기 DOWN 신호를 수신하는 제2 입력부, 및 기준 오실레이터 클록을 수신하는 제3 입력부를 갖는 위상-디지털 변환기로서, 상기 위상-디지털 변환기는 상기 UP 신호 및 DOWN 신호 중 일방에 기초하여 펄스 신호를 생성하도록 구성되고, 상기 지연 라인을 통한 상기 펄스 신호의 전체 천이 및 상기 지연 라인을 통한 상기 펄스 신호의 부분 천이 중 적어도 일방에 기초하여 상기 디지털 분할 출력 신호와 상기 기준 오실레이터 클록과의 사이의 위상차의 디지털 값을 결정하도록 더 구성된, 상기 위상-디지털 변환기; 및 위상-디지털 변환기의 출력부에 커플링된 입력부와 상기 디지털 제어 오실레이터의 제어 입력부에 커플링된 출력부를 갖는 디지털 루프 필터를 포함하는, 올 디지털 위상 동기 루프를 포함한다.

본 명세서에서의 실시 형태의 특징, 목적, 및 이점은 동일한 엘리먼트에 동일한 참조번호를 부여한 도면과 관련하여 이하에 기재된 상세한 설명으로부터 더 명백해질 것이다.
도 1은 올 디지털 위상 동기 루프를 갖는 무선 통신 디바이스의 실시 형태에 대한 단순화된 기능 블록도이다.
도 2는 올 디지털 위상 동기 루프에 대한 단순화된 기능 블록도이다.
도 3a 및 도 3b는 위상-주파수 검출기의 실시 형태 및 부호 생성기의 실시 형태에 대한 단순화된 기능 블록도이다.
도 4a는 시간-디지털 변환기의 실시 형태에 대한 단순화된 기능 블록도이다.
도 4b는 위상-디지털 변환기의 실시 형태에 대한 단순화된 기능 블록도이다.
도 5는 펄스 생성기의 실시 형태에 대한 단순화된 기능 블록도이다.
도 6은 태핑된 지연 라인의 실시 형태에 대한 단순화된 기능 블록도이다.
도 7은 에지 정렬기(aligner)의 실시 형태에 대한 단순화된 기능 블록도이다.
도 8은 카운터의 실시 형태에 대한 단순화된 기능 블록도이다.
도 9는 카운터의 다른 실시 형태에 대한 단순화된 기능 블록도이다.
도 10은 카운터 클리어 생성기의 실시 형태에 대한 단순화된 기능 블록도이다.
도 11은 'Sel' 제어 신호 생성기의 실시 형태에 대한 단순화된 기능 블록도이다.
도 12는 시작/정지 생성기의 실시 형태에 대한 단순화된 기능 블록도이다.
도 13a 및 도 13b는 Sel_1 및 Sel_2 신호에 대한 생성기의 실시 형태를 도시하고 있다.
도 14a 및 도 14b는 피드백 제어 신호에 대한 생성기의 실시 형태를 나타낸다.
도 15는 플러시 제어 생성기(flush control generator)의 실시 형태에 대한 단순화된 개략도이다.
도 16은 위상-디지털 변환 방법의 실시 형태에 대한 단순화된 흐름도이다.
도 17은 시간-디지털 변환 방법의 실시 형태에 대한 단순화된 흐름도이다.

본 명세서에는, 감소된 실리콘 영역 및 오프칩(off-chip) 컴포넌트를 갖는 디지털 회로에서 기능하는 모든 PLL을 구현하는 올 디지털 위상 동기 루프(ADPLL)가 기재되어 있다. 디지털 PLL은 낮은 전력 공급 전압에서 작동할 수 있다. 본 명세서에 기재된 위상-디지털 변환기(PDC) 설계는 ADPLL을 인에이블하는 주요 동작 블록을 형성한다.

제안된 PDC는 아날로그 위상 정보를 디지털 신호 프로세서에 교대로 피드될 수 있는 디지털 워드(digital word)로 변환한다. PDC는, 특히 0 위상 천이 지점 주변에서 고분해능(fine resolution) 및 고선형성(high linearity)을 갖는 입력 위상 정보를 변환하도록 동작한다. 디바이스 부정합(mismatch)으로 인해, PDC는 상이한 이득 또는 오프셋을 갖는 양성상(positive phase) 및 음성상(negative phase) 입력을 변환할 수 있다. 상이한 이득 또는 오프셋은 PDC 변환 전송 기능에서 비선형성(nonlinearity)과 등가이다. 이 비선형성은 PLL 성능 전반을 열화시키고 위상 노이즈와 스퓨리어스 응답(spurious response)을 증가시키게 동작한다. 제안된 PDC를 갖는 ADPLL은 대칭 토폴로지(symmetrical topology)로 비선형성을 해결한다. 본 명세서에 기재된 PDC는 또한 PLL 획득 및 동기 모드(acquisition and locked modes) 동안에 넓은 위상 입력 범위를 담당한다. 본 명세서에 기재되어 제안된 ADPLL 및 특히 PDC는, 작은 전력 소비 오버헤드에 기여하는 에지 리사이클링 카운터(edge recycling counter)를 구현함으로써, 통상적으로 획득하는 동안에 발생하는 넓은 위상 입력 범위를 지원한다.

PDC는, 위상 신호의 부호 및 크기 양자 모두를 디지털 신호 프로세싱용 디지털 워드로 변환할 수 있으며, 딥 서브마이크론 프로세스(deep submicron process) 및 낮은 전력 공급 전압으로 올 디지털 PLL에서 사용될 수 있다. 제안된 PDC는, 수십 나노초(nanosecond)에 따른 큰 위상(넓은 펄스 폭) 입력 및 수십 피코초(picosecond)에 이르는 작은 위상(좁은 펄스 폭) 입력 양자 모두를 변환할 수 있다. 넓은 위상 및 좁은 위상에 대한 지원은 상이한 PLL 동작 조건, 즉 획득 및 동기 모드를 지원하는데 필요하다. 큰 위상 입력은 전력 소비 오버헤드 없이 에지 리사이클링 카운터에 의해 프로세스된다.

PDC는, 작은 위상 입력을 프로세스하기 위해 미세한 지연 라인을 구현하고, 큰 위상 입력을 프로세스하기 위해 작은 위상 입력 및 에지 리사이클링 카운터를 프로세스한다. PDC는, 오실레이터 신호 및 기준 클록에 기초하여 생성된 UP 및 DOWN 신호용 대칭 토폴로지를 가짐으로써 음성상 및 양성상 입력 양자 모두를 프로세스하더라도, 고선형성을 달성한다. 대칭부에서의 지연 부정합은 통상적으로 오프셋을 도입할 것이지만, 비선형성을 도입하는 것은 아니다. DFF(D Flip-Flop; D 플립플롭)에서의 지연이 측정되고 상기 결과로부터 차감된다. 또한, PDC에서 펄스 생성과 플러시 제어와 같은 다른 기술이 이용되어 ADPLL의 정상 상태 동작에서 활용되는 기능 전반을 달성한다.

미세한 위상-디지털 변환 및 코오스(coarse) 위상-디지털 변환 양자 모두를 결정할 뿐만 아니라 선형으로 수행하는 능력은, ADPLL 및 PDC가, 디지털 마이크로프로세서 애플리케이션용 오실레이터에서 통상적으로 요구되는 것보다 더 높은 성능을 통상 요구하는 RF 애플리케이션과 같은 전통적인 아날로그 구성으로 구현되도록, 허용한다.

도 1은 올 디지털 위상 동기 루프를 갖는 무선 통신 디바이스(100)의 실시 형태에 대한 단순화된 기능 블록도이다. 무선 통신 디바이스(100)는 특유의 송신 및 수신 프로세싱 경로를 갖는 트랜시버로서 구현된다. 송신 및 수신 프로세싱 경로는 로컬 오실레이터 회로의 일부로서 ADPLL을 구현 및 활용할 수도 있다. 구별되는 송신 및 수신 오실레이터는 양방향통신(full duplex) 동작을 허용하며, 무선 통신 디바이스(100)는 신호를 동시에 송신 및 수신한다.

무선 통신 디바이스(100)는 송신 및 수신 프로세싱 경로 양자 모두에 의해 공유될 수 있는 안테나(102)를 포함한다. 안테나(102)는 수신된 무선 신호를 듀플렉서(duplexer)(110)에 커플링하는데, 이 듀플렉서(110)는, 송신 신호로부터 수신 경로를 분리한 채로, 수신된 신호를 안테나(102)로부터 수신 동작 경로의 나머지 부분까지 커플링하도록 구성될 수 있다. 듀플렉서(110)로부터의 수신 출력은, 예를 들면 저잡음 증폭기(Low Noise Amplifier; LNA)일 수 있는 프론트 엔드 증폭기(front-end amplifier)(120)에 커플링된다. 프론트 엔드 증폭기(120)는 통상적으로 전체 수신기 노이즈 특징을 실질적으로 지배하도록 동작하므로, 통상적으로 10~20dB의 이득을 갖는 LNA로서 구현된다. 프론트 엔드 증폭기(120)로부터의 출력은 수신 RF 필터(122)에 커플링된다.

수신 RF 필터(122)는 원하는 수신 RF 동작 대역 밖으로 신호를 제거, 또는 그 밖에 감쇠시킴으로써 RF 선택을 수행하도록 동작한다. RF 필터(122)는, 예를 들면 인접 채널 거부에 기여할 수 있다. 수신 RF 필터(122)로부터의 출력은, 여기서는 믹서(130)로서 도시된 주파수 변환기의 RF 입력에 커플링될 수 있다. 믹서(130)로의 제2 입력은, 65㎚ 프로세스와 같은 어드밴스드 CMOS 프로세스를 이용하여 제조되는 트랜시버 집적 회로(180) 내에서 실질적으로 또는 전면적으로 구현되는 제1 ADPLL(154)에 의해 생성될 수 있는 로컬 오실레이터 신호에 의해 구동된다.

믹서(130)로부터의 출력은, 기저대역 신호의 디지털 표현을 생성하도록 동작하는 아날로그-디지털 변환기(132)에 커플링되는 기저대역 신호일 수 있다. 디지털 기저대역 신호는 트랜시버 집적 회로(180)의 수신 입력부에 커플링된다. 트랜시버 집적 회로(180)의 수신 입력부는, 추가적인 프로세싱을 위해, 상기 디지털 기저대역 신호를 수신 기저대역 프로세서(140)에 커플링한다.

트랜시버 집적 회로(180)는, 제1 오실레이터 신호를 생성하기 위해 제1 주파수 기준(152)과 관련하여 동작하는 제1 ADPLL(154)을 포함한다. 제1 오실레이터 신호는 수신 주파수 전환 동작을 위한 로컬 오실레이터로서 이용될 수 있다. 제1 ADPLL(154)로부터 출력된 제1 오실레이터 신호는, 상기 수신 신호를 기저대역으로 주파수 변환하기 위해 믹서(130)의 LO 입력에 커플링될 수 있다.

도 1에 도시된 수신기 실시 형태는, 수신 RF 신호가 단일 주파수 변환 스테이지에서의 기저대역으로 변환되는 직접 변환 기술(direct conversion technique)을 구현하고 있다. 물론, 무선 통신 디바이스(100)에서의 수신기는 임의의 특별 구성에 한정되지 않으며, 직접 변환, 수퍼헤테로다인(superheterodyne), 또는 그 밖의 다른 구성을 활용할 수도 있다.

무선 통신 디바이스(100)는 상보적인 송신기를 포함할 수 있다. 송신기는, 송신 신호를 실질적으로 생성하는 트랜시버 집적 회로(180)에서의 신호 생성부를 포함할 수 있다. 송신 기저대역 프로세서(160)는 데이터 소스(도시 생략)와 인터페이싱하도록 구성될 수 있고, 후속하는 송신용 데이터를 형성할 수 있다.

송신 기저대역 프로세서(160)는, 예를 들면 변조기(170)에 송신 기저대역 신호를 제공하도록 구성될 수 있다. 변조기(170)는 제2 오실레이터 신호에 상기 기저대역 신호를 직접 변조하도록 구성될 수 있다. 변조기(170)는, 예를 들면 2점 변조기일 수 있다.

제2 주파수 기준(156)과 관련된 제2 ADPLL(158)는, 예를 들면 원하는 송신 RF에서 제2 오실레이터 신호를 생성할 수 있다. 제2 주파수 기준(156)은 제1 주파수 기준(152)과 구별되도록 도시되어 있지만, 제1 ADPLL(154) 및 제2 ADPLL(158)은 동일한 주파수 기준, 예컨대 제1 주파수 기준(152)을 공유할 수 있다. 제2 ADPLL(158)은 변조기(170)로부터 변조 신호를 수신하도록 구성될 수 있고, 상기 송신 신호를 제2 오실레이터 신호로 직접 변조할 수 있다.

제2 ADPLL(158)로부터의 출력은, 제2 ADPLL(158)에 의해 출력될 수도 있는 스퓨리어스 프로덕트(spurious product) 및 고조파를 포함하는 원하지 않는 프로덕트를 실질적으로 제거하도록 동작할 수 있는 송신 RF 필터(192)에 커플링될 수 있다. 송신 RF 필터(192)로부터의 출력은 또한 고전력 증폭기(High Power Amplifier; HPA)로 지칭될 수도 있는 송신 증폭기(194)에 커플링된다. 송신 증폭기(194)는 다양한 이득 및 다양한 이득 스테이지를 가질 수 있으며, 상기 변조된 제2 오실레이터 신호를 원하는 송신 전력 레벨로 증폭하도록 구성될 수 있다. 송신 증폭기(194)로부터의 출력은, 안테나(102)에 커플링되는 듀플렉서(110)의 송신 입력부에 커플링된다.

트랜시버 집적 회로(180)는, 1.1V와 같은 저전력 공급 전압으로 동작하는 어드밴스드 서브마이크론 CMOS 프로세스에서 구현될 수 있으며, 예컨대 오프칩 수동 디바이스, 오프칩 아날로그 디바이스, 또는 오프칩 오실레이터 등의 오프칩 엘리먼트에 대한 필요 없이도 상기 집적 회로를 완전히 온-보드(on board)한 제1 및 제2 ADPLL(154, 158)을 구현할 수 있다. 위상-디지털 변환기의 위상 분해능보다 상대적으로 더 큰 기간을 갖는 주파수 기준 클록을 이용하는 능력은, ADPLL들(154, 158)이, 상대적으로 저전력 소비로 전환한 상대적으로 저전류 소비 레벨로 동작하도록 허용한다.

도 2는 올 디지털 위상 동기 루프(200)에 대한 단순화된 기능 블록도이다. 도 2의 ADPLL(200)은, 예를 들면 도 1의 무선 통신 디바이스의 제2 ADPLL일 수 있으며, 상기 변조부가 생략, 즉 사용되지 않는다면, 도 1의 무선 통신 디바이스의 제1 ADPLL일 수 있다.

ADPLL(200)은 그 출력이 ADPLL(200)로부터의 위상 및 주파수 제어 출력인 디지털 제어 오실레이터(DCO)(210)일 수 있는 각종 오실레이터를 포함한다. DCO(210)로부터의 출력은 또한, 예를 들면 정수 분할기(integer divider) 또는 분수 분할기(fractional divider)일 수 있는 분할기(220)에 커플링된다. 분할기(220)는 프로그램, 즉 제어되어, DCO(210)의 출력 주파수를 원하는 주파수로 튜닝하는 분할 비율을 제공할 수 있다. 분할기(220)용 제어 신호는, 예를 들면 기저대역 제어기 또는 다른 프로세서(도시 생략)에서 결정될 수 있다.

분할된 출력은 위상-디지털 변환기(PDC)(230)의 입력에 커플링된다. 예를 들면 수정 오실레이터일 수 있는 기준 오실레이터(도시 생략)는 PDC(230)의 기준 입력에 커플링된다.

PDC(230)는 시간-디지털 변환기(TDC)(234)에 커플링된 위상-주파수 검출기(232)를 포함한다. PDC(230)는 그 밖의 다른 특징에 대하여 보다 더 상세히 설명된다. 일반적으로, PDC(230)는 분할된 출력의 위상에 대하여 기준 오실레이터의 위상을 비교하여, 그 위상차를 나타내는 디지털 값을 제공한다. PDC(230)로부터의 출력은, 예를 들면 부호와 크기로서, 2개의 상보적인 값으로서 또는 그 밖의 다른 디지털 포맷으로서 표현될 수 있다. PDC(230)로부터의 디지털 값 출력은 디지털 루프 필터로서 구현될 수 있는 루프 필터(240)에 커플링된다. 루프 필터(240)로부터의 출력은, 여기서 신호 합산기(signal summer)로서 도시된 신호 결합기(signal combiner)(250)의 제1 입력에 커플링된다.

신호 결합기(250)는 변조 회로의 일부로서 구현되며, 변조를 필요로 하지 않는 이들 ADPLL(200) 구성에서 생략될 수 있다. 결합기(250)로부터의 출력은 DCO(210)의 제어 입력부에 커플링된다.

변조 회로는 2점 변조(two point modulation)를 구현하도록 구성된다. 2점 변조기(260)는 송신 데이터 소스로부터 송신 기저대역 신호와 같은 송신 신호를 수신하도록 구성된다(도시 생략). 2점 변조기(260)는 ADPLL(200)에서 송신 신호를 프로세스하고 폐쇄 루프(closed-loop) 및 개루프(open-loop) 변조 입력을 구동한다.

2점 변조기(260)의 출력은 프랙셔널 분할기를 구동하는 델타-시그마 변조기(Delta-Sigma Modulator; DSM)에 커플링되어, ADPLL(200)의 폐쇄 루프 변조를 구현한다. 2점 변조기(260)의 출력은 또한 결합기(250)로의 제2 입력부를 구동하는 스케일러(scaler)(262)를 구동하여, ADPLL(200) 출력에 대한 개방 루프 변조를 도입한다. 스케일러(262)는 DCO(210)의 이득을 보상하도록 구성될 수 있다. 그러나, 스케일러(262)의 값은 DCO(210)의 이득과 관련될 필요는 없으며, 원하는 변조를 제공하도록 2점 변조기(260)의 출력과 관련하여 동작하는 이득을 제공하도록 구성될 수 있다.

도 3a는 부호 생성기(320)에 커플링된 위상-주파수 검출기(232)의 실시 형태에 대한 단순화된 기능 블록도이다. 위상-주파수 검출기(232)는, 예를 들면 도 2의 ADPLL의 위상-주파수 검출기일 수 있다. 부호 생성기(320)로부터의 부호 비트 출력은, 예를 들면 위상-주파수 검출기(232)로의 분할기 입력이 기준 오실레이터로부터의 기준 클록을 리드(lead) 또는 래그(lag)하는지의 여부를 지시할 수 있다.

위상-주파수 검출기(232)는 UP/DOWN 카운터 제어기로서 구현될 수 있다. 비록 UP 및 DOWN 출력은 UP/DOWN 카운터로의 대응 입력, 즉 명칭을 구동하는데 사용될 수 있다. 비록 PDC의 일부로서 본 명세서에 기재된 시간-디지털 변환기는 UP 및 DOWN 카운트를 활용하지 않을 수도 있지만, UP/DOWN 카운터를 이용하는 구현 형태와의 비교를 허용하기 위해, PFD(232)의 출력부를 UP 및 DOWN 출력 신호로 지칭하는 것이 유용할 수 있다. 물론, 호칭 UP 및 DOWN은 임의적이며, PFD(232) 출력은 제1 및 제2 출력으로서 또는 그 밖의 다른 특징적인 명칭으로 호칭될 수 있다.

PFD(232)는, 높은 입력값인 V_dd를 가지며, D 입력부의 각각에 커플링된 2개의 D-플립플롭(DFF)(312, 314)을 포함한다. 2개의 DFF(312, 314)는 상승 에지가 트리거될 때 양자 모두 설명되지만, 상승 에지 및 하강 에지 트리거의 임의 조합을 활용하도록 재구성될 수 있다.

PFD(232)는 제1 DFF(312)로의 클록 입력에서, DCO에 커플링된 주파수 분할기로부터의 분할 신호, NDIV를 수신한다. 제1 DFF(312)는 Q 출력부로 V_dd 값을 클로킹(clocking)하여, NDIV 신호의 상승 에지에서 활성화된 높은 DOWN 신호를 출력한다. 마찬가지로, 제2 DFF(314)는 클록 입력부에서 기준 클록, FREF를 수신하고 Vdd 값을 Q 출력부로 클로킹하여 FREF 신호의 상승 에지에서 활성화된 높은 UP 신호를 출력한다.

2개의 입력 AND 게이트(318)는 제1 DFF(312)로부터의 Q 출력부에 커플링된 제1 입력 및 DFF(314)로부터의 Q 출력부에 커플링된 제2 입력을 갖는다. AND 게이트(318)의 출력은 제1 및 제2 DFF(312, 314)의 리셋 입력부에 커플링된다. AND 게이트(318)는 각각의 UP/DOWN 쌍의 다음에서 양 DFF(312, 314)를 리셋하도록 동작한다.

부호 생성기(320)는, FREF 신호뿐만 아니라 PFD(232)로부터의 UP 및 DOWN 출력으로 동작한다. 그러나, 부호 생성기(320)는 또한 NDIV 신호를 사용하여 동작하도록 재구성될 수 있다.

부호 생성기(320)로부터의 출력은, UP 또는 DOWN 중 어느 입력이 부호 생성기(320)에 먼저 도착하는지를 지시한다. PFD(232)로부터의 DOWN 출력은 제1 부호 DFF(322)의 D 입력에 커플링되고, PFD(232)로부터의 UP 출력은 제1 부호 DFF(322)의 클록에 커플링된다. PFD(232)로부터의 DOWN 출력은 UP 신호의 상승 에지에 의해 샘플링되어, 현재의 UP/DOWN 쌍의 부호를 지시한다.

UP/DOWN 쌍의 부호는 기준 클록 FREF에 의해 클로킹된 제2 부호 플립플롭(324)에 의해 판독된다. 제2 DFF(324)로부터의 Q 출력은 시스템의 부호 출력을 지시한다. '부호' 출력은 앞선 FREF 에지가 연관된 UP/DOWN 쌍의 부호를 지시한다. 'DOWN'을 샘플링하기 위해 'UP'을 이용하는 이유는, 'UP' 에지는 모든 FREF 에지를 동반하는 반면, 'DOWN' 신호는 이러한 예측 가능성(predictability)을 갖지 않기 때문이다. UP/DOWN 쌍의 지속기간이 하나의 FREF 기간보다 더 길다면, FREF 에지를 갖는 'UP' 에지는 존재하지 않는다. 그러나, 이 상황에서, 넓은 위상차에 속하는 매 FREF 기간에 대한 부호는 현재의 위상차의 시작시에서와 동일하다. 따라서, 제1 부호 DFF(322)의 출력은 제2 부호 DFF(324)에 의해 매 FREF 에지마다 판독될 정확한 부호일 수 있다.

도 3b는 위상-주파수 검출기에 의존하지 않지만, 대신, 2개의 입력, FREF 및 NDIV로부터 위상-디지털 변환기로 직접 신호를 결정하는 부호 생성기(320)에 대한 다른 실시 형태이다.

도 3b의 부호 생성기(320) 실시 형태는 D-플립플롭(DFF)(330) 및 OR 게이트(332)를 포함한다. 기준 클록 신호, FREF는 DFF(330)로의 D 입력부에 커플링된다. DCO에 커플링된 주파수 분할기로부터의 분할 신호(NDIV)는 DFF(330)의 반전 D 입력부(/D)에 커플링된다. DFF(330)의 출력은 부호를 지시한다.

기준 클록 신호, FREF는 또한 논리 OR 게이트(332)의 제1 입력부에 커플링된다. 분할 신호, NDIV는 논리 OR 게이트(332)의 제2 입력부에 커플링된다. OR 게이트(332)로부터의 출력은 DFF(330)의 클록 입력부에 커플링된다. 따라서, FREF 또는 NDIV 신호 중 먼저 오는 신호가 DFF(330)를 클로킹한다. DFF(330)로의 입력은, 클록 에지에서의 위상이 부호를 지시하게 되는 차동 입력 신호로서 효과적으로 동작한다.

도 4a는 시간-디지털 변환기의 크기 변환기(magnitude converter) 부(400)의 실시 형태에 대한 단순화된 기능 블록도이다. 크기 변환기 부(400)는, 도 3a의 부호 생성기와 PFD와 관련하여 이용되어, 도 2의 위상-디지털 변환기와 같은 위상-디지털 변환기를 구현할 수 있다. 시간-디지털 변환기의 크기 변환기 부(400)는, 예를 들면 저전류 요구를 가지지만 높은 위상 분해능을 제공하는 ADPLL의 구현 형태를 용이하게 하기 위해 도 2의 PDC 내에서, 구현될 수 있다.

크기 변환기 부(400)는, PFD로부터의 UP 신호에 의해 트리거된 제1 프로세싱 경로 및 PFD로부터의 DOWN 신호에 의해 트리거된 제2 프로세싱 경로를 갖는 대칭적 프로세싱 경로를 포함한다. 크기 값에 대한 제1 또는 제2 프로세싱 경로 중 하나로부터의 결과는 선택 프로세싱에 기초하여 선택된다.

제1 프로세싱 경로는 프로세싱 경로를 시작하는데 이용되는 제1 제어 멀티플렉서(410-1)를 포함한다. 제1 프로세싱 경로는, UP 신호 또는 소정의 신호 중 하나를 프로세싱 경로에 선택적으로 커플링하는 플러시(flush) 멀티플렉서(412-1)를 포함한다. 도 4a의 실시 형태에서, 플러시 멀티플렉서(412-1)는, 프로세싱 경로의 종전 콘텐츠를 플러시 아웃하기 위해, 낮은 또는 0인 값을 프로세싱 경로에 선택적으로 커플링하여, 알려진 상태에서 시작하는 프로세싱 경로를 확보한다. 시간에서 디지털로 변환하는 동안, 플러시 멀티플렉서(412-1)는 UP 신호를 프로세싱 경로에 커플링시킨다.

플러시 멀티플렉서(412-1)는 프로세싱 경로에서 완전 지연을 트래버스한(traverse) 펄스를 선택적으로 피드백하도록 동작하는 피드백 제어 멀티플렉서(414-1)의 입력부에 커플링된다. 피드백 제어 멀티플렉서(414-1)는, 초기에 플러시 멀티플렉서(412-1) 출력을 선택하고, 시간-디지털 변환이 아직 완료되지 않았다면 피드백 펄스를 선택한다.

제어 멀티플렉서(410-1)로부터의 출력은 펄스 생성기(420-1)의 제어 입력부에 커플링된다. 펄스 생성기(420-1)의 출력은 펄스 생성기(420-1)로부터의 펄스 출력의 상승 및 하강 에지의 타이밍을 실질적으로 정렬하도록 동작하는 정렬기(430-1)에 커플링된다.

에지 정렬기(430-1)는 지연 라인(440-1)에 커플링되는 차동 출력을 생성하도록 도시되어 있다. 지연 라인(440-1)은 소정의 고정 지연을 펄스 생성기(420-1)에 의해 출력되고 에지 정렬기(430-1)에서 정렬된 펄스 신호로 도입한다.

지연 라인(440-1)은 태핑된 지연 라인으로서 구성될 수 있고, 태핑된 지연 라인의 각 탭은 제1 경로 선택 멀티플렉서(450)에 커플링될 수 있다. 제1 경로 선택 멀티플렉서(450)는, 제1 프로세싱 경로 또는 제2 프로세싱 경로 차동 태핑된 지연 라인 탭 값 중 하나를 페치 레지스터(fetch register)(460)로 선택적으로 라우팅한다. 페치 레지스터(460)의 출력은 지연 라인을 통하여 분수로 된 지연을 나타낸다.

지연 라인(440-1)은 단일 종료 지연 펄스 신호를 출력하도록 구성될 수 있다. 지연 라인(440-1)으로부터의 단일 종료 출력은 피드백 제어 멀티플렉서(414-1)의 제2 입력부에 라우팅되는 피드백 펄스를 나타낸다.

지연 라인(440-1)으로부터의 단일 종료 출력은 또한 제1 프로세싱 경로 또는 제2 프로세싱 경로 중 하나를 카운터 가능 멀티플렉서(454)의 입력부로 선택적으로 라우팅하는 제2 경로 선택 멀티플렉서(452)에 커플링된다. 카운터 가능 멀티플레서(454)는, 지연 라인을 통한 펄스의 완전 지연 천이의 수를 카운트하도록 동작하는 카운터(470)로, 인에이블 신호(enable signal)를 출력한다.

제2 프로세싱 경로는 제1 프로세싱 경로와 실질적으로 동일하도록 구성된다. 제2 제어 멀티플렉서(410-2)는, DOWN 신호를 수신하기 위해 PFD에 커플링된 하나의 입력 및 낮은 논리 레벨을 수신하도록 구성된 제2 입력을 갖는 제2 플러시 멀티플렉서(412-2)를 포함한다. 제2 플러시 멀티플렉서(412-2)의 출력부는 제2 플러시 멀티플렉서(414-2)로부터의 출력 또는 지연된 펄스 신호를 그 출력부에 선택적으로 커플링하는 제2 피드백 제어 멀티플렉서(414-2)에 커플링된다.

제2 피드백 제어 멀티플렉서(414-2)로부터의 출력은 제2 펄스 생성기(420-2)의 트리거 입력에 커플링된다. 제2 펄스 생성기(420-2)로부터의 펄스 출력은 제2 에지 정렬기(430-2)에 커플링된다. 제2 에지 정렬기(430-2)의 출력은 제2 지연 라인(440-2)에 커플링된다.

제2 지연 라인(440-2)으로부터의 단일 종료 출력은 제2 피드백 제어 멀티플렉서(414-2)로 피드백된다. 제2 지연 라인(440-2)에서의 탭은 제1 경로 선택 멀티플렉서(450)의 제2 입력부에 커플링된다. 마찬가지로, 단일 종료 지연 펄스는 제2 경로 선택 멀티플렉서(452)에 커플링된다.

UP-DOWN의 종료를 나타내는 의미로 UP 및 DOWN이 하이(high)로 된 후, 지연 라인으로 0을 허용하는 짧은 기간동안 플러시 신호가 로우(low)로 된다. 이 동작은 그 다음의 측정을 위해 지연 라인을 클리어하여 리셋시킨다.

피드백 제어: 'FB-U_ctrl'은 입력 'UP'에 대한 회로의 브랜치(branch)를 위한 것이고, 'FB-D_ctrl'은 입력 'DOWN'에 대한 회로의 브랜치를 위한 것이다. UP 또는 DOWN 중 어느 입력이 먼저 오더라도, 그 피드백 제어 신호는 펄스 리사이클링을 허용하는 하이로 된다. 피드백 제어 신호는 UP-DOWN 쌍이 종료할 때 로우로 된다.

제1 경로 선택 멀티플렉서(450)의 제어 입력에서의 Sel 신호는 어느 지연 라인이 판독될 것인지를 제어한다. UP이 DOWN 전에 오면, UP 입력에 대한 지연 라인의 출력은 페치 레지스터(460)에 접속되며, DOWN이 UP 전에 오면 반대의 결과가 된다.

UP이 DOWN 전에 오면, Sel_1 제어 신호는 이것이 제어하는 제2 경로 선택 멀티플렉서(452)를 FB-U가 통과하도록 허용하며, DOWN이 UP 전에 오면, FB-D가 통과하도록 허용한다.

Sel_2 신호는, UP 또는 DOWN 중 먼저 오는 신호에 의해 트리거되는 시작 신호로 하이가 되는데, │UP-DOWN│은 상기 선택된 지연 펄스를 카운터(470)에 허용한다. Sel_2 신호는 로우이므로, 펄스를 블로킹하고, 그 상승 에지는 UP-DOWN 쌍의 종료를 알린다. 따라서, 필요한 경우 카운터(470)를 어느 정도 인에블할 수 있다.

제1 및 제2 프로세싱 경로 양자 모두는 PFC로부터의 각각의 UP 및 DOWN 신호에 의해 트리거된다. 각각의 프로세싱 경로에서의 트리거 신호는 펄스 생성기를 트리거한다. 펄스 생성기로부터의 펄스는 태핑된 지연 라인에 커플링된다. 태핑된 지연 라인으로부터의 출력은 펄스 생성기의 트리거 입력으로 피드백되므로, 지연 펄스는 펄스 생성기를 리트리거하도록 동작한다. 지연 라인을 통한 펄스 각각의 전체 천이는 카운터를 증가시킨다. 변환 기간의 종료시에, 전체 지연은, 지연 라인을 통한 펄스의 분수 천이, 및 태핑된 지연 라인의 탭을 실시함으로써 결정될 수 있는 지연 라인 지연의 합에 카운터의 값을 곱한 값이 되도록 결정될 수 있다. 선택기 제어기는 카운터 및 탭 지연 레지스터가 제1 또는 제2 프로세싱 경로로부터의 값을 저장하는지의 여부를 결정한다.

TDC(400)에서, UP-DOWN 쌍이 시작되기 전, '플러시' 및 '피드백' 제어 신호가 제어되어, 이들이 제어하는 멀티플렉서는 'UP' 및 'DOWN' 입력이 지연 라인(440-1, 440-2)의 콘텐츠를 플서시 아웃하고 카운터(470)를 리셋하게 할 것이다.

'UP' 및 'DOWN'의 상승 에지에 대응하여, 높은 기간의 UP 또는 DOWN과는 독립적으로, 대응하는 펄스 생성기(PG)(420-1, 420-2)는 고정 기간 중에 펄스를 생성한다. 그 후, 이 펄스는 그 출력부에서 그 시간이 상승 및 하강 에지를 정렬하게 되는 각각의 에지-정렬기(EA)(430-1, 430-2)를 통한다. 상승 및 하강 에지는 위상차 측정을 위해 차동 지연 라인 내에서 활용된다. 에지 정렬 후, 크기 측정을 위해 펄스가 지연 라인(440-1, 440-2)으로 입력된다.

UP 또는 DOWN 중 어느 입력이 먼저 입력되더라도, 상승 에지가 피드백 멀티플렉서(414-1 또는 414-2)를 통한 후, 그 대응하는 피드백 제어 신호는 하이로 된다. 그러나, 그 상승 에지가 도착한 후이더라도 차후에 도착한 입력에 대응하는 피드백 제어 신호는 로우에 머물러 있다. 이 방식에서는, 위상차가 지연 라인 시간 길이보다 더 크다면, 먼저 도착하는 펄스만이 지연 라인을 통하여 루프백(loop back) 되도록 허용된다. 차후에 도착하는 펄스, UP 또는 DOWN은 리딩 신호의 지연 라인을 판독하는데 이용되므로, 루프백 하도록 허용될 필요가 없다.

먼저 도착하는 입력의 지연 라인(440-1 또는 440-2)의 펄스 출력부는 'Sel_1' 및 'Sel_2'에 의해 제어되는 멀티플렉서(452, 454)를 통하여 입력된 카운터(470)에 접속된다. 위상차가 완전 지연 라인 시간 기간보다 더 크다면, 지연 라인(440-1 또는 440-2)으로부터 나오는 지연 펄스는 그 카운트를 증가시키는 카운터(470)에 입력된다. 이 지연 펄스는 또한 루프백 하여, 다시 그 각각의 지연 라인(440-1 또는 440-2)을 통하게 된다. 도 4a의 실시 형태에서, 지연 펄스는 지연 생성기를 리트리거한다. 이 주기는 제2 UP 또는 DOWN 입력이 도착할 때까지 반복된다. 제2 입력은 현재의 UP-DOWN 쌍의 종료를 의미하며, 제어 신호 'Sel_2'가 로우로 되면 카운터의 입력을 블로킹하게 된다. 이때, 관련있는 지연 라인은 또한 차후에 도착한 입력에 의해 판독될 수도 있으며, 그 상태는 지연 라인에서의 플립플롭 또는 그 밖의 다른 레지스터에 저장된다.

그 다음 UP-DOWN 쌍이 시작할 때, 판독된 카운터는, 플립플롭의 중간층에 저장되고, 이 플립플롭으로부터 그 다음의 FREF 에지에서 판독된다. 'Sel' 제어 신호는 선택된 지연 라인 출력(플립플롭 출력)을 페치 레지스터(460)에 접속한다. 페치 레지스터(460)는, 예를 들면 지연 라인 출력을 판독하는 FREF에 의해 클로킹된 플립플롭의 그룹일 수 있다. 따라서, C<0:4> 및 D<0:47>을 출력하는 TDC(400)는 매 FREF 에지마다 업데이트된다.

선택 제어기(480)는 UP, DOWN, 및 FREF 신호에 기초하여 각종 제어 신호를 생성하도록 구성된 하나 이상의 모듈로서 구현될 수 있다. 도 11 내지 도 15는 선택 제어기(280) 내의 모듈에 대한 몇몇 예를 포함한다.

도 4b는, 예컨대 도 2의 ADPLL에서 이용될 수 있는 위상-디지털 변환기(230)의 다른 실시 형태에 대한 단순화된 기능 블록도이다. 도 4b의 위상-디지털 변환기(230) 실시 형태는 도 4a의 크기 변환기(400)와 유사하다. 그러나, 도 4b의 위상-주파수 변환기(230)는, 위상-주파수 변환기에 대한 필요 없이, 그리고 대칭적 프로세싱 경로에 대한 필요 없이도 위상-디지털 변환 프로세서 전체를 실질적으로 수행하도록 구성될 수 있다. 제1 신호 프로세싱 경로는 제2 프로세싱 경로에 의해 규정된 시간 기간 동안의 위상차의 디지털 값을 결정하는 엘리먼트를 포함한다.

도 4b의 위상-주파수 변환기(230)의 일부분은 명료함을 위해 생략되었다. 예를 들면, 지연 라인(440)을 플러싱하는 하드웨어가 생략되었지만, 도 4a에 도시된 하드웨어와 유사할 수 있다. 마찬가지로, 지연 라인(440)의 상태를 판독하는 것과 연관된 하드웨어는 블록도로부터 생략되었지만, 도 4a의 크기 변환기로 나타낸 구성과 실질적으로 유사할 수 있다.

도 4b의 위상-디지털 변환기(PDC)(230)는 단일 지연 경로 및 피드백 경로를 포함한다. PDC(230)는, 대칭적 경로 없이도, 도 4a에 도시된 변환기와 동일한 방식으로 디지털 값을 결정한다. 카운터(470)는 지연 라인을 통한 펄스의 전체 천이의 수를 지시하는 카운터 값, 및 지연 라인(440)을 통한 펄스의 부분적인 천이를 지시하는 지연 라인 값으로부터 판독된 값을 저장한다.

PDC(230)는 기준 클록 및 분할 신호를 각각 지연시키도록 동작하는 제1 고정 지연(490-1) 및 제2 고정 지연(490-2)를 포함한다. 고정 지연(490-1,490-2)은, 2개의 신호 프로세싱 경로를 통한 신호들 중 선택을 제어하는데 이용되는 부호의 프로세싱 값을 허용하는 약간의 지연을 도입하는데 이용된다. 고정 지연(490-1, 490-2)으로부터의 출력부는 제1 경로 선택 멀티플렉서(416-1)의 입력부 및 제2 경로 선택 멀티플렉서(416-2)의 입력부에 커플링된다.

제1 프로세싱 경로는 제1 경로 선택 멀티플렉서(416-1)를 포함한다. 제1 경로 선택 멀티플렉서(416-1)의 출력은, 기준 클록으로부터 유래되었든 분할 신호로부터 유래되었든, 실질적으로 제1 도착 신호 천이이다. 제1 경로 선택 멀티플렉서(416-1)로부터의 출력은 제1 펄스 생성기(420-1)의 입력부에 커플링된다. 제1 펄스 생성기(420-1)의 출력부는, 펄스 생성기 출력 또는 지연 라인(440)으로부터의 출력부에 대응하는 지연 펄스 출력 중 일방을 선택하도록 구성된 루프 멀티플렉서(492)의 제1 입력부에 커플링된다.

루프 멀티플렉서(492)의 출력부는 지연 라인(440)에 커플링된다. 지연 라인(440)은 그 지연 펄스 출력부를 카운터(470)의 입력부에 커플링시킨다. 지연 라인(440)으로부터의 각각의 펄스 출력은 카운터(470)에서의 카운터 값을 증가시킨다. 지연 라인(440)은 그 지연 펄스 출력부를 루프 멀티플렉서(492)의 제2 입력부에 커플링시킨다.

루프 멀티플렉서(492)는 초기에는 각 PDC 변환 주기의 시작시에 제1 펄스 생성기(420-1) 출력을 선택하도록 구성된다. 루프 멀티플렉서(492)를 통한 상기 초기 펄스 천이 후에는, 루프 멀티플렉서(492)에 의해 선택된 입력을 제어하는 루프 제어 신호가 루프 멀티플렉서(492)를 제어하여 제2, 피드백 입력을 선택한다. 루프 멀티플렉서(492)는, 제2 프로세싱 경로에 의해 지시된 바와 같이, 변환 주기의 종료시까지 상기 피드백 입력을 계속해서 선택한다.

제2 경로 선택 멀티플렉서(416-2)로의 입력은 제1 경로 선택 멀티플렉서(416-1)로의 입력에 대비하여 반전되어 있다. 양 멀티플렉서(416-1, 416-2)를 위한 신호 선택 제어는 부호 신호에 커플링된다. 따라서, 제2 프로세싱 경로에서의 제2 경로 선택 멀티플렉서(416-2)는 제2 도착 신호를 선택하도록 동작한다.

제2 경로 선택 멀티플렉서(416-2)로부터의 출력부는 제2 펄스 생성기(420-2)의 입력부에 커플링된다. 제2 펄스 생성기(420-2)의 출력은 변환 제어 멀티플렉서(494)의 제1 입력부에 커플링된다. 변환 제어 멀티플렉서(494)의 출력부는 카운터(470)의 클록 또는 레지스터 입력부에 뿐만 아니라 지연 라인(440)의 판독 입력부에 커플링된다.

변환 제어 멀티플렉서(494)의 출력으로부터의 로우-하이 천이는, 변환 주기의 종료를 지시하는 변환 종결 신호이며, 상기 태핑된 지연 라인 값을 레지스터로 클로킹하고 카운터(470) 값을 레지스터로 클록킹하도록 동작할 수 있다.

변환 제어 멀티플렉서(494)는 초기에는 각 PDC 변환 주기의 시작시에서의 값인 낮은, 또는 0과 같은 소정 값을 선택하도록 구성된다. 변환 제어 멀티플렉서(494)는, 일단 제1 프로세싱 경로에서의 펄스 생성기 출력이 지연 라인(440)으로 입력되면, 루프 제어 신호에 기초하여, 제2 펄스 생성기(420-2)로부터의 출력을 선택하도록 동작한다. 제2 펄스 생성기(420-2) 및 변환 제어 멀티플렉서(494)의 이용은 또한 제어 신호에 의해 실시된 전파 지연(propagation delay)을 제1 신호 프로세싱 경로에서의 초기 신호의 전파 지연에 정합시키는데 도움도 준다.

변환 주기의 종료시에는, 위상차의 디지털 값은 카운터 값 및 태핑된 지연 라인(440)으로부터의 값으로 주어진다. 카운터 값은 지연 라인을 통한 펄스의 전체 천이의 수를 지시하고, 태핑된 지연 라인(440)의 값은 지연 라인(440)을 통한 펄스의 부분적 천이를 지시한다.

도 5는, 도 4a의 TDC 또는 도 4b의 PDC에서 이용될 수 있는 펄스 생성기(420)의 실시 형태에 대한 단순화된 기능 블록도이다. 펄스 생성기(420)는 그 입력부에서 상승 에지에 대응하여 고정 폭의 펄스를 생성하도록 구성된다. 펄스의 폭은 지연 라인의 완전 지연보다 실질적으로 더 좁은 임의의 폭이 되도록 구성될 수 있다. 도 5의 펄스 생성기(420)는 150pS에 따른 좁은 펄스 폭을 제공하도록 구성된다. 다른 펄스 생성기 구성은 370pS 또는 다른 기간 동안에 펄스 폭을 제공하도록 구성된다.

펄스 생성기(420)는 펄스 생성기(420) 입력부에 커플링된 입력부를 갖는 제1 인버터(510)를 포함한다. p형 FET(520)의 소스 및 n형 FET(540)의 소스는 또한 펄스 생성기(420) 입력부에 커플링된다.

제1 인버터(510)로부터의 출력부는 제2 인버터(512)의 입력부에 커플링된다. 제1 인버터(510)로부터의 출력은 또한 n형 FET(540)의 게이트에 커플링된다. 제2 인버터(512)로부터의 출력부는 p형 FET(520)의 게이트에, 그리고 그라운드 또는 전압 반환부(voltage return)에 커플링된 소스를 갖는 풀다운(pull down) FET(530)의 게이트에 커플링된다. p형 FET(520), n형 FET(540), 및 풀다운 FET(530)는, 공통 접속부를 공유하며, 펄스 생성기(420)의 출력부와 공유한다.

초기의 로우 상태(low state)로부터 시작하여, p형 FET(520)는 도전되지 않고, 풀다운 FET(530)는 도전되지 않으며, n형 FET(540)는 도전되고, 이에 의해 상기 출력부로 낮은 입력 상태를 커플링 및 보강한다.

입력 신호의 상승 에지에서, 제1 인버터(510)는 전파 지연 후에 로우 상태로 그 출력을 천이시킨다. 이를 통해 n형 FET(540)상의 네거티브 게이트 소스 포텐셜을 구현하고, 이에 의해 하이 임피던스 상태로 천이시킨다.

p형 FET(520)는 제2 인버터(512)를 통하여 전파된 신호보다 먼저 네거티브 게이트 소스 포텐셜을 실시한다. 이 시간 기간 동안 p형 FET(520)는 도전되어 출력부에 높은 입력 레벨을 커플링시킨다.

제1 인버터(510)의 로우 상태로의 천이는,제2 인버터(512)의 출력이 전파 지연 후에 하이 상태(high state)로 천이되게 한다. 제2 인버터(512)의 출력이 하이로 천이할 때, p형 FET(520)의 게이트에서의 전압이 증가하고, 이에 의해 p형 FET(520)의 도전을 컷오프(cut off)한다. 제2 인버터(512)의 출력의 하이 상태로의 천이는, 풀다운 FET(530)가 도전하게 하고, 이에 의해 출력을 풀다운하고 출력으로부터 그라운드까지의 경로를 제공하여 출력이 부유(floating)하는 것을 방지한다.

상기 입력부에서 하이 상태로부터 로우 상태로의 천이는, 펄스 생성기(420)의 출력에서의 상태의 임의의 변경을 야기하지는 않지만, 풀다운 FET(530)가 하이 임피던스 상태로 천이하게 한다. 그러나, n형 FET는 도전 상태로 천이하고, 이에 의해 펄스 생성기(420)를 위한 풀다운 경로를 제공한다.

도 6은 태핑된 지연 라인(600)의 일부에 대한 실시 형태의 단순화된 기능 블록도이다. 태핑된 지연 라인(600)의 일부는, 예를 들면 도 4a의 TDC에서의 지연 라인의 일부일 수 있다.

지연 라인(600)은 3개의 입력으로 구성될 수 있다. 이들 입력 중 2개의 입력은 지연 엘리먼트의 체인(chain)에 커플링된 차동 입력에 대응한다. 제3 입력은 그 신호의 도착시에 지연 체인의 상태를 래치(latch)하는 '판독' 신호를 수신한다. 지연 엘리먼트의 상태는 차후에 FREF 에지에서 페치 레지스터 블록 내에서 판독, 즉 페치 레지스터 블록 내에 래치될 수 있다.

도 6에서의 지연 라인(600)은, 65㎚ CMOS 프로세스에서 획득가능한 최소 논리 레벨 재생 지연과 거의 동일하고, 결과적으로 네이티브 인버터의 전파 지연과 실질적으로 동일한, 22ps의 분해능을 갖는다. 지연 분해능은 통상 2개의 인버터로 이루어지는 버퍼를 통한 최소 지연의 거의 절반이다. 지연 엘리먼트로서 버퍼 대신에 인버터를 이용함으로 인해 분해능 개선을 얻을 수 있기 위해, 그 우함수-기함수 특징이 정합되어야, 즉 상승 시간과 하강 시간이 동일해야 한다.

지연 체인(610)은 직렬로 구성된 밸런스드 인버터(balanced inverter), 예컨대 612a, 612b를 이용하여 구현된다. 지연 체인(610)은 2개의 병렬 인버터 체인을 이용하여 구현된다. 인버터 체인은, 매우 좁고(~2ps) 균형 잡힌 준안정성 윈도우를 갖는 차동 플립플롭, 예컨대 662-k에 의해 교대로 판독된다. 인버터의 홀수의 다음에 오는 k번째 D 플립플롭(662-k)은, 제1 인버터 체인에 커플링된 D 입력부, 및 제2 병렬 인버터 체인 상의 대응 지점에 커플링된 D- 입력부를 갖는다. (k+1)번째 D 플립플롭(662-(K+1))은, (k+1) 인버터(612-(k+1))의 다음에 오는 제2 병렬 인버터 체인에 커플링된 D 입력부, 및 (k+1) 인버터(613-(k+1))의 다음에 오는 제1 인버터 체인에 커플링된 D- 입력부를 갖는다. 이 방식으로, 각 D 플립플롭, 예컨대 662-k, 662-(k+1), 662-(k+2)로부터 상기 등록된 출력은 동일한 극성을 가지며, 탭 동일한 지연 라인(610)은 각 지연 엘리먼트의 다음에 온다.

지연 라인(610)은 48개의 엘리먼트(2개의 병렬 지연 체인에 걸쳐 전체 96개의 인버터)로 구성될 수 있으므로, 공칭 시간 기간은 약 1ns이다. 2개의 이러한 지연 라인(610)은 PDC에 의해 채용된다. 지연 라인 중 하나에서는, UP 신호에 의해 트리거된 펄스는 지연 체인을 통하고 DOWN 신호는 플립플롭을 클로킹하고 그 도착시에는 지연 체인 상태를 판독하고, 반면, 다른 지연 라인에서는, DOWN 신호에 의해 트리거된 펄스는 지연 체인을 통하고 UP 신호가 플립플롭, 예컨대 662를 클로킹한다.

선택 제어기는 UP 및 DOWN 신호 중 어느 쪽이 먼저 도착되었는지를 결정하고, 관련 지연이 판독되는 플립플롭으로부터 관련 지연 라인을 제어한다. 지연 라인에 의해 'UP' 및 'DOWN' 신호로 표시된 부하는 부호 의존적이지 않다. 따라서, 'UP' 및 'DOWN' 지연 라인(610)에 대한, 그렇지 않으면 동일한 경로에서의 임의의 비이상성으로 인한 임의의 시간 부정합은, 출력부에서 단순 시간 오프셋으로서 나타나는데, 이로 인해 위상 동기에 영향을 받지는 않을 것이다.

그러나, 단지 하나의 지연 라인이 이용되고 그 도착 순서에 따라 'UP' 및 'DOWN' 펄스가 단일 지연 체인(610)으로 라우팅된다면, 부호 독립적인 라우팅이 지연 라인 입력을 결정한 후의 비이상성으로 인한 시간 부정합은 비이상성으로 전환될 것이다. 부호 독립적인 라우팅 후의 부정합은 전달 함수를 오리진(origin)에서 점프(jump) 또는 오프셋으로서 표현된 비이상성을 갖는 것으로 변경시킨다.

도 7은, 도 3a의 TDC에서 사용된 에지 정렬기와 같은, 에지 정렬기(430)의 실시 형태에 대한 단순화된 기능 블록도이다.

에지 정렬기(430)는 천이 시간이 작은 차이(~30ps)를 갖는 상승 및 하강 에지를 갖는 차동 신호를 취하고, 이 상승 및 하강 에지가 정렬되는 에지 정렬된 출력을 제공한다.

에지 정렬기(430)는, 상승 및 하강 지연을 등화하기 위해 특별한 인버터 출력부의 다음에 오는 신호의 크로스 커플링(cross coupling)된 병렬 인버터 경로를 포함한다. 각 인버터 체인에서 사용된 인버터의 크기는 상기 체인을 따라 점차적으로 스텝업(step up)되어, 에지 정렬기(430)의 출력이 큰 부하를 나타낼 버퍼를 구동하도록 허용한다. 도 7의 실시 형태에서, 직사각형으로 둘러싸인 부분은 에지 정렬의 작업을 행하는 유닛이다. 더 우수한 결과를 위해 이렇게 2개의 블록이 이용되었다. 제2 에지 정렬 블록은 더 큰 트랜지스터들을 가지므로 상기 체인을 따라 구동 능력을 스텝업할 수 있다.

도 8은 카운터(800)의 실시 형태에 대한 단순화된 기능 블록도이다. 카운터(800)는 5비트 카운터로서 구성되며, 플립플롭(810-1) 내지 플립플롭(810-5)의 일련의 구성을 포함한다. 각 플립플롭, 예컨대 810-1은 반전된 출력을 D 입력부로 되돌리면서 접속된다. 또한, 각 플립플롭, 예컨대 810-1으로부터의 출력은 그 다음의 플립플롭을 클로킹하는데, 예컨대 DFF(810-1)로부터의 출력은 DFF(810-2)를 클로킹한다.

클리어 제어 신호는 그 다음 카운팅 주기가 시작되기 전에 카운터(800)를 리셋한다. 도 9에 도시된 다른 실시 형태에서는, 카운터(470) 출력이 플립플롭의 다른 층에 저장된 후 클리어 제어 신호가 발생한다. 카운팅 주기의 시작은, NDIV 에지에 의해 트리거될 수 있기 때문에 FREF 에지와는 관련이 없다. 앞선 카운터 출력이 새로운 주기 전에 저장되는 경우 카운터 값이 소실되는 것이 방지된다. 따라서, 카운터(800) 판독은 다음 주기가 시작되기 전에 플립플롭(도시 생략)에 저장되는데, 플립플롭의 다른 층에 의해 그 다음에 오는 FREF 에지에서 카운터들이 플립플롭으로부터 판독된다.

도 9는 다층의 플립플롭을 갖는 카운터(470)로서, 도 4a의 TDC에서 카운터로서 사용될 수 있는 카운터의 다른 실시 형태에 대한 단순화된 기능 블록도이다.

새로운 UP-DOWN 쌍이 시작할 때, 'Counter_clear'에서의 펄스가 다음에 오게 되는데, 플립플롭(910-1 내지 910-5)의 제1 층에 카운터 출력을 저장하고 카운터(800)를 클리어한다. 이후, FREF 에지가 도착한 후, 플립플롭(910-1 내지 910-5)의 그 층으로부터의 출력은 플립플롭(920-1 내지 920-5)의 제2 층에 저장된다. 플립플롭(920-1 내지 920-5)의 제2 층은, 기준 클록인 FREF의 지연 버전(delayed version)일 수 있는 DXO에 의해 클로킹된다. 예를 들면, 지연된 기준 클록 DXO는 3개의 플립플롭 클록-Q 지연에 의해 FREF를 지연시킴으로써 구현될 수 있다.

UP-DOWN 쌍이 FREF로 시작하는 상황을 해결하기 위해 지연 클록을 이용하는 것이 바람직하다. 'Counter_clear'에서의 펄스는 이 FREF 에지의 다음에 오고, 플립플롭(910-1 내지 910-5)의 제 1층에서 출력된 신호는 오래되어 FREF 에지에서 업데이트된 값이 아닐 수 있다.

도 10은 각 TDC 변환 동작 전에 카운터를 클리어할 때 사용될 카운터 클리어 생성기(1000)의 실시 형태에 대한 단순화된 개략도이다. 카운터 클리어 생성기(1000)는 제1 D 플립플롭(1010)의 Q 출력부에 커플링된 버퍼(1012) 입력부를 갖는 제1 버퍼(1012)를 갖는 제1 D 플립플롭(1010), 및 제1 플립플롭(1010)의 리셋 입력부에 커플링된 버퍼(1012) 출력부를 포함한다. D 입력부는 하이가 인가된다. 클록 입력부는 기준 오실레이터 FREF에 커플링된다. 따라서, 제1 D 플립플롭(1010)은 FREF의 각 상승 에지에서 펄스를 생성하도록 구성된다.

제1 D 플립플롭(1010)으로부터의 Q 출력부는 또한 제2 D 플립플롭(1020)의 클록 입력부에 커플링된다. 제2 D 플립플롭(1020)의 D 입력부는 PFD로부터 UP 신호를 수신한다. 제2 D 플립플롭(1020)의 Q 출력부는 제2 버퍼(1022)의 입력부에 접속된다. 제2 버퍼(1022)의 출력부는 제2 플립플롭(1020)의 리셋 입력부에 접속된다.

제1 OR 게이트는 그 입력부에서 UP 및 DOWN 신호를 수신하고, 2개의 신호에 대한 논리 OR를 출력한다. 제1 OR 게이트(1030)는, 그 출력부가 제2 OR 게이트(1050)의 입력부에 커플링되는, 제1 펄스 생성기(1042)를 트리거한다.

제2 D 플립플롭(1020)의 Q 출력부는, 그 출력부가 제2 OR 게이트(1050)의 제2 입력부에 커플링되는, 제2 펄스 생성기(1044)를 트리거한다. 제2 OR 게이트의 출력은 카운터 클리어 신호이다.

카운터 클리어 생성기(1000)는 모든 UP-DOWN 쌍의 시작의 다음에 오는 펄스를 생성한다. UP 또는 DOWN에서의 상승 에지로 인해 이 쌍이 시작한다면, 요청되는 펄스를 야기하는 펄스 생성기(P1)에서 펄스가 생성된다. 그러나, 이 UP-DOWN 쌍이 앞선 FREF 주기에서의 활성화로 인해 존재한다면, 제1 OR 게이트(1030)의 출력이 이미 앞에서 하이이기 때문에 P1에서 생성된 펄스는 존재하지 않는다. 이 경우, 펄스 생성기(1044)로부터의 P2에서 펄스가 생성된다. 이 상황에서는, 'UP'이 앞선 FREF 에지에서 하이였고, 그 이후에서도 그렇게 유지된다. 현재의 FREF 에지에서, 'UP'은 하이이다. FREF 에지 다음에 오는 제1 D 플립플롭(1010)의 출력이 하이로 된 후, 짧은 기간 후에 리셋된다(펄스는 그 출력에서 효과적으로 생성된다). 이 펄스는 'UP'을 샘플링하고, 하이라면, P2에서 그리고 'Counter_clear'에서 제2 펄스 생성기(1044)로부터 펄스를 생성할 것이다. 'UP'을 샘플링하기 전에 하나의 클록-Q 지연에 의해 FREF 에지를 지연시키는 이유는, FREF 천이지만 매우 근접했을 때 NDIV가 도착하는 상황에서는 펄스 생성을 회피하기 위함이다. 이 경우, FREF를 지연시키는 것은 UP이 로우로 되는 시간을 부여할 것이다. 그러나, 지연되지 않은 FREF를 이용하는 것은, 위상차가 큰 상황에서 많은 에러를 분명히 야기시키지 않을 것이고(예컨대 취득 기간), 애플리케이션에 대한 정확도가 여전히 충분하게 된다.

도 11은 'Sel' 제어 신호 생성기의 실시 형태에 대한 단순화된 개략도이다. DOWN 신호는 제1 플립플롭 DFF1(1110)의 D 입력부에 커플링되는 반면, UP 신호는 클록 입력에 접속된다. DFF1(1110)으로부터의 Q 출력은 제2 D 플립플롭 DFF2(1120)의 D 입력부에 커플링된다. 인버터(1130)는 기준 클록 FREF을 반전시키고 DFF2(1120)의 클록 입력부에 상기 반전된 신호를 커플링시킨다.

Sel 신호는 FREF의 매 하강 에지마다 업데이트된다. 따라서, FREF 에지 전에 오는 기준 클록 기간, TREF 중 절반이 이용가능하다는 것을 의미한다. 절반의 TREF 기간이 지나갈 때까지 신호는 유효하게 된다. 'UP' 다음에 'DOWN'이 온다면, DFF1(1110)으로부터의 출력은 FREF 에지 뒤의 몇 피코초를 하이로 있게 되며('UP' 및 FREF는 동기화된다), 이 이벤트의 다음에 오는 하강 FREF 에지는 다음의 FREF 에지에서 'Sel'로서 서빙될 DFF2(1120)에서 이 값을 래치할 것이다.

도 12는, PDC 내에서 몇몇 다른 모듈에 의해 시작 및 정지 신호가 이용되는, 시작/정지 생성기(1200)의 실시 형태에 관한 단순화된 개략도이다. 'UP' 및 'DOWN'으로부터 생성된 이들 2개의 신호는, 각종 제어 신호의 생성을 위해 TDC에서 이용된다. '시작'에서의 상승 에지는 UP-DOWN 쌍의 시작을 나타내고, '정지'에서의 상승 에지는 상기 쌍의 종료를 표시한다.

UP 신호는 OR 게이트(1210) 및 AND 게이트(1220)의 제1 입력부에 커플링되는 반면, DOWN 신호는 동일한 게이트의 제2 입력부에 커플링된다. OR 게이트(1210)로부터의 출력은 시작 신호를 나타내는 반면, AND 게이트의 출력은 정지 신호를 나타낸다.

도 13a 및 도 13b는 제어 멀티플렉서에 의해 이용되는 Sel_1 및 Sel_2을 위한 생성기(1300, 1350)를 도시하고 있다. 2-대-1 멀티플렉서를 위한 이들 2개의 제어 신호는, 카운터 내로 그리고 어느 지연 라인으로부터 펄스를 허용할 때를 결정한다. '시작' 및 '정지' 신호는 이들 제어 신호의 생성시에 사용된다. Sel_1은 'UP'에 의해 또는 'DOWN'에 의해 클로킹된 지연 라인으로부터의 출력 펄스가 카운터로 입력되는지의 여부를 결정하고, Sel_2는 지연 라인 외부로 나가는 펄스가 카운터로 입력되는지의 여부 또는 '0'이 카운터로 입력되는지의 여부를 결정한다.

Sel_1 생성기(1300)는 D 입력부에서 /DOWN을 갖는 D 플립플롭(1310)의 /Q 출력부에서 Sel_1 신호를 생성한다. 버퍼(1330)를 갖는 D 플립플롭(1320)은 펄스 생성기로서 구성되며, 정지 신호의 상승 에지에서 Sel_1 D 플립플롭(1310)에 리셋 신호를 공급하는데 이용된다. 초기에는, '시작' 신호의 수신 후, UP 다음에 DOWN이 온다면 'Sel_1'이 로우이고, DOWN 다음에 UP이 오면 하이이다. '정지'의 도착시에는, 'Sel_1'이 하이이다.

Sel_2 생성기(1350)는 시작 신호에 기초하여 Sel_2 신호를 생성한다. 하이로 된 D 입력부를 갖는 제1 D 플립플롭(1360)은 시작 신호를 이용하여, 시작 신호의 상승 에지에서 Q 출력부로 하이 레벨을 클로킹한다. 제1 D 플립플롭(1360)의 Q 출력부는, 하이로 된 D 입력부를 갖는 제2 D 플립플롭(1370)을 클로킹하는데 이용된다. 따라서, Sel_2 신호는 시작 신호에 의해 트리거되고, Q 플립플롭 지연으로 2개의 클록만큼 지연된다. 제3 D 플립플롭 및 버퍼(1390)는, 정지 신호의 상승 에지시에 펄스 생성기가 제1 및 제2 D 플립플롭(1360, 1370)의 리셋 입력부에 펄스를 출력하도록 구성된다. 따라서, Sel_2가 '시작'의 상승 에지를 갖는 하이로 되고, 상승 '정지'를 갖는 로우로 되므로, 지연 라인 출력 펄스가 카운터로 입력되는 것을 정지시킨다.

도 14a 및 도 14b는 피드백 제어 신호를 위한 생성기(1400, 1450)를 도시하고 있다. 이들 피드백 제어 신호는 지연 라인 펄스 출력이 루프백 되는지의 여부를 결정하여 이들 각각의 지연 라인의 입력부에서 다른 펄스를 트리거한다. 제1 도착 입력 신호 'UP' 또는 'DOWN'은 제2 입력 또는 '정지' 신호가 도착할 때까지 루프백되도록 허용된다. 그러나, 제2 도착 입력은 각각의 프로세싱 경로에서의 지연 펄스가 루프백되게 하지 않는다.

UP 피드백 제어 생성기(1400)는 UP 피드백 경로를 제어하도록 동작한다. 'UP' 다음에 'DOWN'이 오면, DFF1(1410)의 출력은 UP 신호의 상승 에지의 다음에서 하이로 된다. (시작 이후에 2개의 클록-Q 지연을 발생시키는) Sel_2가 하이이면, UP가 통하는 지연 라인은 피드백 모드에서 입력된다. AND 게이트(1412)는 'Sel_2'와 DFF1(1410) 출력의 논리 AND를 생성하여, 입력 펄스가 피드백 멀티플렉서를 통하여 펄스 생성기의 입력부에 트래버스하도록 충분한 시간이 제공된 후에만, 피드백 경로를 형성하도록 입력 경로가 세부분할되는 것을 확보하는데, 이는 UP-DOWN 쌍의 시작 후에 일 게이트 지연에 대하여 교대로 하이로 되는 시작 후에 Sel_2가 하이로 되기 때문이다. 리셋 플립플롭 DFF2(1420)는 버퍼(1430)로 구성되어, 정지 신호의 도착의 다음에 오는 리셋 펄스를 생성한다.

DOWN 피드백 제어 생성기(1450)는 DOWN 피드백 경로를 제어하도록 동작하고, DOWN 및 UP 신호의 접속을 역(reverse)으로 하는 경우, UP 피드백 제어 생성기와 실질적으로 동일하게 구성된다. DOWN 다음에 UP이 오면, DFF3(1460)의 출력은 DOWN 신호의 상승 에지 다음에서 하이로 된다. AND 게이트(1462)는 Sel_2와 DFF3(1460) 출력의 논리 AND를 생성한다. 리셋 플립플롭(DFF4)(1470)은 버퍼(1480)로 구성되어 정지 신호의 도착 다음에 오는 리셋 펄스를 생성한다.

도 15는 플러시 제어 생성기(1500)의 실시 형태에 대한 단순화된 개략도이다. PDC는, 각 UP-DOWN 쌍의 종료 후 및 입력 신호가 그 다음 주기를 개시하기 전에, 임의의 펄스의 지연 라인을 플러시 즉 클린하도록 구성된다. 이것은 피드백과 입력부 접속을 단절하고, 지연 라인에 논리 '0'을 주입하고, 상기 입력을 재접속하기 전에 지연 체인 시간 길이보다 더 긴 기간동안 대기함으로써 행해진다.

플러시 제어 생성기(1500)는 D 플립플롭(1510, 1520, 1530)의 직렬 접속을 포함하며, D 플립플롭의 수는 전체 지연 라인 지연의 기간에 기초하여 결정될 수 있다. 모든 D 입력은 하이로 된다. 체인에서의 초기의 D 플립플롭(1510)은 정지 신호에 의해 클로킹된다. 제1 D 플립플롭(1510)으로부터의 출력은 플러시 제어 신호를 출력하는 인버터(1540)를 구동한다. 각각의 후속하는 D 플립플롭, 예컨대 1520 및 1543는 선행하는 D 플립플롭으로부터의 출력에 의해 클로킹된다. 최종 D 플립플롭(1530)은 체인에서의 모든 D 플립플롭의 상태를 리셋하는 버퍼(1550)를 구동한다.

따라서, 플립플롭의 체인은 하나의 하이 클록을 정지 신호의 다음에 오는 전파 지연 및 Q 지연으로 천이하는 출력을 제공하도록 구성된다. 플러시 제어 신호는, 버퍼(1550) 전파 지연에 의해 더 지연된 이하의 N 클록-Q 지연을 리셋한다.

'정지'가 도착한 후, 양 피드백 제어 신호들은 피드백을 단절하는 로우로 된 후, '플러시'도 로우로 설정되므로, 입력 접속을 단절시키고 그 선에 '0' 주입한다. '플러시는 아주 잠시 후에(약 5 클록-Q 지연) 하이로 되어 입력 접속을 재구축한다. 입력 접속이 짧은 기간 동안 단절되므로, 다음의 UP-DOWN 쌍이 이 기간 동안 시작한다면 미싱(missing), 즉 블라인드 존(blind zone)을 가지게 될 것이다. 플러시로 인한 이 설계에서, 블라인드 존은 표준 조건 하에서 약 1.5ns의 기간을 갖는다. 그러나, '플러시'는 실제로 '정지'가 온 후 및 UP-DOWN 쌍이 종료된 훅가 아닌 때에 일어나기 때문에 일 TREF 기간보다 더 긴 위상차 동안 임의의 블라인드 존이 없음을 유의하는 것은 중요하다.

도 16은 위상-디지털 변환 방법(1600)의 실시 형태에 대한 단순화된 흐름도이다. 방법(1600)은, 예를 들면 도 2의 ADPLL에 나타낸 위상-디지털 변환기(PDC)에 의해 구현될 수 있다.

방법(1600)은 PDC는, 예를 들면 전압 제어 오실레이터로부터의 분할 신호일 수도 있는, 오실레이터 신호를 수신하는 블록(1610)에서 시작된다. 도 2의 ADPLL 예에서, PDC에 의해 수신된 오실레이터 신호는 디지털 제어 오실레이로부터의 분할 신호이다.

PDC는 PDC는, 예를 들면 수정 오실레이터 신호일 수 있는, 기준 클록 신호를 수신하는 블록(1620)으로 진행한다. 집적 회로 ADPLL의 실시 형태에서, 집적 회로의 외부에 있는 수정은 온칩(on-chip) 기준 오실레이터와 관련하여 이용될 수 있다. 방법(1600)은 오실레이터 신호의 수신 다음에 오는 기준 클록을 수신할 때의 PDC를 도시하고 있지만, PDC는 통상적으로 양 신호를 연속이 아닌 동시에 수신한다.

PDC는 블록(1630)으로 진행하여, 위상-주파수 검출(PFD) 신호 또는 오실레이터 신호와 기준 클록에 기초한 신호를 생성한다. 도 2의 실시 형태에서, PFD는, UP 신호 및 DOWN 신호를 생성하는데, 'UP' 및 'DOWN'이라는 용어는 단순히 2개의 신호를 구별하는데 불과하고 기능적으로 한정하는 것이 아니다.

PDC는 블록(1640)으로 진행하여, PDC 신호에 기초하여 시간-디지털 변환을 생성한다. 도 2의 실시 형태에서, TDC는, 대칭적 지연 라인을 이용하여 위상차의 부호와 위상차의 크기를 생성하도록 구성되는데, 디지털 값은 대칭적 지연 라인들 중 일방을 통한 하나 이상의 부분 펄스 천이 및 이 지연 라인을 통한 전체 천이의 수에 기초한다.

PDC는 블록(1650)으로 진행하여 부호 및 크기로서 디지털 값을 귀환시킨다. 이 부호는 PFD 신호로부터 결정되며, 그 크기는 지연 라인 프로세싱과 관련하여 PFD 신호로부터 결정된다.

도 17은 시간-디지털 변환 방법(1700)의 실시예에 대한 단순화된 흐름도이다. 이 방법은, 예를 들면 도 2의 TDC에 의해 수행될 수 있는데, 부호는 도 3a에 나타낸 방식으로 결정되고, 그 크기는 도 4a에 나타낸 방식으로 결정된다.

방법(1700)은 TDC가 PFD로부터 하나 이상의 신호를 수신하는 블록(1710)에서 시작된다. 도 3a의 실시 형태에서, PFD는 기준 클록과 오실레이터 신호와 서로에 대한 이들 타이밍 연관성(위상)에 기초하여 UP 및 DOWN 신호를 생성한다.

TDC는 블록(1720)으로 진행하여, PFD 신호에 기초하여 위상차의 부호를 결정한다. 부호는 기준 클록 다음에 오실레이터 신호가 오는지 아니면 그 반대인지를 지시한다.

TDC는 블록(1730)으로 진행하여, PFD 신호에 기초하여 적어도 하나의 펄스를 생성한다. 도 4a의 실시 형태에서, TDC는 대칭적 프로세싱 경로로 구성되고, TDC는 각각의 경로에서의 펄스 생성기를 트리거한다. TDC는 UP 신호에 기초한 펄스 생성기 및 DOWN 신호에 기초한 대칭적 제2 경로에서의 제2 펄스 생성기를 트리거한다.

TDC는 블록(1740)으로 진행하여, 상기 펄스를 각각의 프로세싱 경로에서의 각 지연 라인에 커플링한다. TDC는 블록(1750)으로 진행하여 어느 경로가 활성화된 경로인지를 결정한다. 즉, TDC는 대칭적 프로세싱 경로들 중 어느 경로가 TDC 크기 변환에 사용될 것인지를 결정한다. 활성화된 경로는, 펄스 피드백 경로가 유효하게 되고 전체 시간차가 완전 지연 천이를 초과한다면 이용되는, 경로를 나타낸다.

TDC는 결정 블록(1760)으로 진행하여, 펄스가 지연 라인을 통하여 완전 천이되는지의 여부를 결정한다. 만일 그렇지 않다면, TDC는 결정 블록(1762)으로 진행하여 변환 기간이 종료되었는지의 여부를 결정한다. 만일 그렇지 않다면, TDC는 블록(1760)으로 다시 돌아가 지연 라인을 통해 펄스의 진행을 감시한다. 만일 결정 블록(1762)에서 TDC가 변환 기간이 종료되었다고 결정하면, TDC는 블록(1790)으로 진행하여 변환 값을 결정한다.

결정 블록(1760)에서, 펄스가 완전 지연 라인을 트래버스한다면, TDC는 블록(1770)으로 진행하고, 활성화된 경로에서의 펄스가 지연 라인을 완전 트래버스한 횟수를 지시하는 카운터를 증가시킨다. TDC는 결정 블록(1780)으로 진행하여, 변환 기간이 종료되었는지의 여부를 결정한다.

변환 기간이 아직 종료되지 않았다면, TDC는 블록(1782)로 진행하여, 펄스를 지연 라인의 입력부에 피드백한다. TDC는 지연 펄스를 피드함으로써 펄스 피드백을 수행하여, 활성화된 프로세싱 경로에서 다음 펄스를 트리거할 수 있다. 지연 펄스를 활성화된 경로의 지연 라인의 입력부로 피드백한 후, TDC는 블록(1740)으로 귀환한다.

만일 결정 블록(1780)에서, TDC가 변환 기간이 종료되었다고 결정하면, TDC는 블록(1790)으로 진행하여 변환 값을 결정한다.

변환 값은 지연의 부호 및 크기를 포함할 수 있다. 그 크기가 지연 라인을 통한 하나의 완전 지연보다 작다면, 그 크기는 지연 라인을 통한 펄스의 부분 천이를 나타내는 미세한 위상차 값일 수 있다. 만일 그 크기가 지연 라인을 통한 하나의 완전 지연보다 크다면, 그 크기는 코오스 위상차 및 미세한 위상차를 포함할 수 있다. 코오스 위상차는 지연 라인을 통한 전체 천이의 수로 나타낼 수 있는데, 그 수는 카운터 값에 의해 지시된다. 미세한 위상차는 앞서 설명한 바와 동일하다.

만일 그 크기가 하나의 완전 지연보다 크다면, ADPLL은 획득 모드에 있을 수도 있고, 미세한 위상차에 의해 제공된 분해능에 대한 필요가 없을 수도 있다. 이러한 실시 형태에서, 그 크기는 코오스 위상차만으로 나타낼 수도 있고, 미세한 위상차로 인한 기여를 생략할 수도 있다.

본 명세서에서 이용된 바와 같이, '커플링된(coupled)' 또는 '접속된(connected)'이라는 용어는 직접 커플링 또는 접속뿐만 아니라 간접 커플링을 의미하는데 이용된다. 2개 이상의 블록, 모듈, 디바이스, 또는 장치가 커플링하는 경우, 2개의 커플링된 블록들 사이에 하나 이상의 블록이 개재될 수도 있다.

본 명세서에 개시된 본 실시 형태와 관련하여 설명된 다양한 논리 블록, 모듈, 및 회로는 범용 프로세서, DSP(Digital Signal Processor), RISC(Reduced Instruction Set Computer), ASIC(Application Specific Integrated Circuit), FPGA(Filed Programmable Gate Array) 또는 그 밖의 다른 프로그램 가능의 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 컴포넌트, 또는 이들에 대한 임의 조합으로 구현 또는 수행되어, 본 명세서에 개시된 기능들을 수행할 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 이와 달리, 이 프로세서는 임의의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, DSP 코어 또는 이러한 임의의 다른 구성과 관련하여, 예를 들면 DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들의 조합, 하나 이상의 마이크로프로세서의 조합과 같은, 컴퓨팅 디바이스들의 조합으로 구현될 수도 있다.

본 명세서에 개시된 본 실시 형태와 관련하여 설명된 방법, 프로세스 또는 알고리즘에 대한 단계는, 프로세서에 의해 실행되는 하드웨어 모듈이나 소프트웨어 모듈에서, 또는 이 둘의 조합으로 실시될 수도 있다. 방법 또는 프로세스에서의 각종 단계 및 동작은 나타낸 순서로 수행될 수도 있지만, 다른 순서로 수행될 수도 있다. 또한, 하나 이상의 프로세스 또는 방법 단계가 생략될 수도 있으며, 또는 하나 이상의 프로세스 또는 방법 단계가 상기 방법 및 프로세스에 추가될 수도 있다. 추가적인 단계, 블록 또는 동작은 시작시에, 종료시에 또는 방법 또는 프로세서의 기존 엘리먼트의 중간에 개재될 수도 있다.

상기 개시된 실시 형태에 대한 상기 설명은 당업자가 본 발명의 내용을 실시하는 것이 가능하도록 하기 위해 제공되었다. 이들 실시 형태에 대한 각종 변형예는 당업자에게 매우 자명할 것이며, 본 명세서에 규정된 일반적인 원리는 본 발명의 요지 및 범위를 벗어나지 않는 한도 내에서 다른 실시 형태에 적용될 수도 있다. 따라서, 본 발명의 내용은 본 명세서에 나타낸 실시 형태에 한정시키도록 의도된 것이 아니며, 본 명세서에 개시된 원리 및 신규의 특징과 일치하는 가장 넓은 범위에 따른다.

Claims

기준 클록 및 오실레이터 신호 중 일방의 먼저 도착하는 에지에 기초하여 제1 펄스를 개시하는 단계;
지연 라인을 통해 상기 제1 펄스를 커플링하는 단계;
상기 기준 클록 및 상기 오실레이터 신호 중 일방의 나중에 도착하는 에지에 기초하여 변환 종결 신호를 결정하는 단계; 및
상기 지연 라인을 통한 상기 제1 펄스의 천이(transition)에 기초하여 상기 기준 클록과 상기 오실레이터 신호와의 사이의 위상차의 디지털 값을 결정하는 단계를 포함하는, 위상-디지털 변환 방법.
제 1 항에 있어서,
상기 위상차의 디지털 값을 결정하는 단계는, 상기 지연 라인을 통한 프랙셔널(fractional) 지연을 나타내는 태핑된(tapped) 지연 라인 값을 결정하는 단계를 포함하는, 위상-디지털 변환 방법.
제 1 항에 있어서,
상기 지연 라인으로부터의 출력에 기초하여 카운터 값을 증가시키는 단계; 및
상기 지연 라인으로부터의 출력을 상기 지연 라인의 입력에 커플링하는 단계를 더 포함하는, 위상-디지털 변환 방법.
제 3 항에 있어서,
상기 위상차의 디지털 값을 결정하는 단계는, 상기 카운터 값을 결정하는 단계를 포함하는, 위상-디지털 변환 방법.
제 3 항에 있어서,
상기 위상차의 디지털 값을 결정하는 단계는,
상기 지연 라인을 통한 전체 천이의 수를 나타내는 것으로서 상기 카운터 값을 결정하는 단계; 및
상기 지연 라인을 통한 프랙셔널 지연을 나타내는 태핑된 지연 라인 값을 결정하는 단계를 포함하는, 위상-디지털 변환 방법.
제 1 항에 있어서,
상기 변환 종결 신호를 결정하는 단계는, 상기 기준 클록 및 상기 오실레이터 신호 중 일방의 나중에 도착하는 에지에 기초하여 제2 펄스를 개시하는 단계를 포함하는, 위상-디지털 변환 방법.
제 6 항에 있어서,
상기 변환 종결 신호를 결정하는 단계는, 변환 제어 멀티플렉서를 통해 상기 제2 펄스를 커플링하는 단계를 더 포함하고,
상기 변환 종결 신호는 상기 변환 제어 멀티플렉서의 출력을 포함하는, 위상-디지털 변환 방법.
제 1 항에 있어서,
상기 기준 클록 및 상기 오실레이터 신호 중 일방의 먼저 도착하는 에지에 기초하여 상기 제1 펄스를 개시하는 단계는,
상기 기준 클록 및 상기 오실레이터 신호 중 일방의 먼저 도착하는 에지를 결정하는 단계; 및
상기 먼저 도착하는 에지에 기초하여 제1 펄스 생성기를 트리거하는 단계를 포함하는, 위상-디지털 변환 방법.
제 8 항에 있어서,
상기 먼저 도착하는 에지를 결정하는 단계는,
상기 기준 클록을 D 플립플롭(flip flop)의 비반전 입력에 커플링하는 단계;
상기 오실레이터 신호를 상기 D 플립플롭의 반전 입력에 커플링하는 단계;
상기 기준 클록과 상기 오실레이터 신호와의 논리 OR에 기초하여 상기 D 플립플롭을 클로킹(clocking)하는 단계; 및
상기 D 플립플롭의 출력에 기초하여 상기 먼저 도착하는 에지를 나타내는 단계를 포함하는, 위상-디지털 변환 방법.
오실레이터 신호의 천이(transition) 및 기준 클록의 천이에 기초하여 적어도 하나의 위상-주파수 검출 신호를 생성하는 단계;
적어도 하나의 위상-주파수 변환 신호에 기초하여 신호 펄스를 생성하는 단계; 및
지연 라인을 통한 상기 신호 펄스의 천이에 기초하여 위상차의 디지털 값을 생성하는 단계를 포함하는, 위상-디지털 변환 방법.
제 10 항에 있어서,
상기 위상차의 디지털 값을 생성하는 단계는, 상기 지연 라인을 통한 상기 신호 펄스의 부분 천이에 부분적으로 기초하여 미세한 위상차 값을 생성하는 단계를 포함하는, 위상-디지털 변환 방법.
제 11 항에 있어서,
상기 미세한 위상차 값을 생성하는 단계는,
상기 신호 펄스를 복수의 지연 엘리먼트의 직렬 접속을 갖는 태핑된 지연 라인에 커플링하는 단계; 및
상기 적어도 하나의 위상-주파수 변환 신호에 기초하여 상기 태핑된 지연 라인의 각 탭으로부터의 값을 등록하는 단계를 포함하는, 위상-디지털 변환 방법.
제 10 항에 있어서,
상기 위상차의 디지털 값을 생성하는 단계는, 상기 지연 라인을 통한 상기 신호 펄스의 전체 천이의 수에 부분적으로 기초하여 코오스(coarse) 위상차 값을 생성하는 단계를 포함하는, 위상-디지털 변환 방법.
제 13 항에 있어서,
상기 코오스 위상차 값을 생성하는 단계는,
상기 적어도 하나의 위상-주파수 검출 신호에 기초하여 판독 신호를 생성하는 단계; 및
상기 판독 신호 전에 상기 지연 라인을 통한 상기 신호 펄스의 전체 천이의 수를 카운팅하는 단계를 포함하는, 위상-디지털 변환 방법.
제 10 항에 있어서,
상기 기준 클록의 선택된 천이에 대한 상기 오실레이터 신호의 선택된 천이의 도착 순서에 기초하여 상기 위상차의 부호를 생성하는 단계를 더 포함하는, 위상-디지털 변환 방법.
제 10 항에 있어서,
상기 지연 라인에 상기 신호 펄스를 인가하기 전에 상기 신호 펄스의 하강 천이의 타이밍에 상승 천이의 타이밍을 정렬시키는 단계를 더 포함하는, 위상-디지털 변환 방법.
제 10 항에 있어서,
카운터를 증가시키는 단계; 및
상기 기준 클록의 상태에 기초하여 후속하는 신호 펄스를 생성하기 위해, 상기 지연 라인의 출력으로부터의 지연된 신호 펄스를 피드백하는 단계를 더 포함하는, 위상-디지털 변환 방법.
제 10 항에 있어서,
상기 위상차의 디지털 값을 생성하는 단계 다음에 상기 지연 라인을 플러싱하는(flushing) 단계를 더 포함하는, 위상-디지털 변환 방법.
오실레이터 신호를 수신하는 단계;
기준 클록을 수신하는 단계;
상기 오실레이터 신호의 천이(transition) 및 상기 기준 클록의 천이에 기초하여, UP 신호 및 DOWN 신호를 포함하는 적어도 하나의 위상-주파수 검출 신호를 생성하는 단계;
상기 UP 신호 및 상기 DOWN 신호에 기초하여 판독 신호를 생성하는 단계;
상기 UP 신호에 기초하여 제1 신호 펄스를 생성하는 단계;
상기 DOWN 신호에 기초하여 제2 펄스 신호를 생성하는 단계;
상기 제1 신호 펄스를 제1 지연 라인에 커플링하는 단계;
상기 제2 펄스 신호를 제2 지연 라인에 커플링하는 단계;
상기 DOWN 신호에 대한 상기 UP 신호의 천이에 기초하여 상기 제1 신호 펄스 또는 상기 제2 신호 펄스 중 일방의 각 지연 라인을 통한 전체 천이의 수를 카운팅하는 단계; 및
상기 각각의 제1 지연 라인 및 제2 지연 라인을 통한 상기 제1 신호 펄스 또는 상기 제2 신호 펄스 중 일방의 부분 천이 또는 상기 수 중 적어도 일방에 기초하여 위상차의 디지털 값을 결정하는 단계를 포함하는, 위상-디지털 변환 방법.
제 19 항에 있어서,
상기 제1 신호 펄스를 상기 제1 지연 라인에 커플링하는 단계 전에 상기 제1 신호 펄스의 상승 천이 시간 및 하강 천이 시간을 정렬하는 단계를 더 포함하는, 위상-디지털 변환 방법.
제 19 항에 있어서,
상기 제1 지연 라인을 플러싱(flushing)하는 단계;
상기 제2 지연 라인을 플러싱하는 단계;
상기 수를 소정의 값으로 리셋하는 단계; 및
상기 위상차의 디지털 값을 업데이트하는 단계를 더 포함하는, 위상-디지털 변환 방법.
제 19 항에 있어서,
상기 제1 신호 펄스를 상기 제1 지연 라인에 커플링하는 단계는, 상기 제1 신호 펄스를 제1 태핑된(tapped) 지연 라인에 커플링하는 단계를 포함하고,
상기 위상차의 디지털 값은 상기 제1 태핑된 지연 라인의 각 탭에서의 디지털 값에 기초한 디지털 값을 포함하는, 위상-디지털 변환 방법.
제1 입력부에서 기준 클록 신호를 수신하고 제2 입력부에서 오실레이터 신호를 수신하도록 구성되고, 제어 입력 신호에 기초하여 상기 기준 클록 신호 또는 상기 오실레이터 신호 중 일방을 출력하도록 더 구성된, 경로 선택 멀티플렉서;
상기 경로 선택 멀티플렉서의 출력부에 커플링된 트리거 입력부를 갖는 제1 펄스 생성기;
제1 입력부에서 펄스 생성기 출력을 수신하고 제2 입력부에서 지연된 펄스 신호를 수신하도록 구성되고, 루프 제어 신호에 기초하여 상기 펄스 생성기 출력 또는 상기 지연된 펄스 신호 중 일방을 출력하도록 구성된, 루프 멀티플렉서;
상기 루프 멀티플렉서의 상기 출력부에 커플링되고, 상기 지연된 펄스 신호를 출력하도록 구성되고, 변환 종결 신호의 수신시에 프랙셔널(fractional) 펄스 천이(transition)를 나타내도록 더 구성된, 지연 라인; 및
상기 지연 라인에 의해 출력된 펄스의 수를 카운팅하도록 구성되고, 상기 변환 종결 신호의 수신시에 상기 수를 출력하도록 구성된, 카운터를 포함하는, 위상-디지털 변환기.
제 23 항에 있어서,
제1 입력부에서 상기 기준 클록을 수신하도록 구성되고, 제2 입력부에서 상기 오실레이터 신호를 수신하도록 구성되고, 상기 제1 입력부 및 제2 입력부에서의 신호들의 논리 OR를 생성하도록 더 구성된, 논리 OR 게이트; 및
상기 기준 클록을 수신하도록 구성된 비반전 입력부, 상기 오실레이터 신호를 수신하도록 구성된 반전 입력부, 및 상기 논리 OR 게이트의 출력부에 커플링된 클록 입력부를 갖는 D 플립플롭을 더 포함하고,
상기 제어 입력 신호는 상기 D 플립플롭의 출력을 포함하는, 위상-디지털 변환기.
제 23 항에 있어서,
상기 지연 라인은 태핑된(tapped) 지연 라인을 포함하는, 위상-디지털 변환기.
제 23 항에 있어서,
위상으로부터 디지털로 변환된 출력은 상기 지연 라인에 의해 출력된 펄스의 수가 0이 아니라면, 그 수를 포함하는, 위상-디지털 변환기.
제 23 항에 있어서,
위상으로부터 디지털로 변환된 출력은 프랙셔널 펄스 천이를 포함하는, 위상-디지털 변환기.
제 27 항에 있어서,
상기 프랙셔널 펄스 천이는 온도 코딩된(temperature coded) 디지털 값에 의해 나타내어지는, 위상-디지털 변환기.
지연 라인을 통한 펄스의 프랙셔널(fractional) 천이 및 상기 지연 라인을 통한 상기 펄스의 전체 천이의 수 중 적어도 일방에 기초하여, 오실레이터 신호와 기준 클록 사이의 위상차의 크기를 결정하도록 구성된 제1 신호 프로세싱 경로; 및
상기 오실레이터 신호 및 상기 기준 클록을 수신하도록 구성되고, 상기 위상차의 부호를 결정하도록 구성된, 부호 생성기를 포함하는, 위상-디지털 변환기.
오실레이터 신호 및 기준 클록에 기초하여 UP 신호 및 DOWN 신호를 생성하도록 구성된 위상-주파수 검출기;
상기 위상-주파수 검출기에 커플링되고, 상기 UP 신호 및 상기 DOWN 신호 중 일방에 기초하여 펄스 신호를 생성하도록 구성된, 펄스 생성기;
상기 펄스 생성기에 커플링 태핑된(tapped) 지연 라인;
상기 지연 라인의 출력에 기초하여 증가되도록 구성된 카운터;
상기 태핑된 지연 라인에 커플링된 레지스터; 및
상기 UP 신호 및 상기 DOWN 신호에 기초하여 판독 신호를 생성하도록 구성되고, 상기 레지스터 또는 상기 카운터 중 적어도 일방에서의 위상차의 디지털 값을 래치(latch)하도록 구성된, 판독 제어 생성기를 포함하는, 위상-디지털 변환기.
제 30 항에 있어서,
상기 펄스 생성기와 상기 태핑된 지연 라인과의 사이에 개재되고, 상기 펄스 신호의 상승 에지의 천이 시간을 상기 펄스 신호의 하강 에지의 천이 시간과 정렬시키도록 구성된 에지 정렬기를 더 포함하는, 위상-디지털 변환기.
제 30 항에 있어서,
상기 태핑된 지연 라인은 복수의 지연 엘리먼트의 직렬 접속을 포함하고, 상기 태핑된 지연 라인의 각 탭은 상기 복수의 지연 엘리먼트 중 일방의 출력부에 커플링되는, 위상-디지털 변환기.
제 32 항에 있어서,
상기 복수의 지연 엘리먼트는 복수의 비반전 버퍼를 포함하는, 위상-디지털 변환기.
제 30 항에 있어서,
상기 지연 라인의 출력이 상기 펄스 생성기로 피드백되어, 상기 판독 신호의 상태에 기초하여 상기 펄스 생성기를 리트리거(retrigger)하는, 위상-디지털 변환기.
제 30 항에 있어서,
상기 위상차의 디지털 값은, 상기 카운터가 0 값을 유지할 때 상기 레지스터 값을 포함하는, 위상-디지털 변환기.
제 30 항에 있어서,
상기 위상차의 디지털 값은, 상기 카운터가 0이 아닌 값을 유지할 때 카운터 값을 포함하는, 위상-디지털 변환기.
오실레이터 신호의 천이 및 기준 클록의 천이에 기초하여 UP 신호 및 DOWN 신호를 포함하는 위상-주파수 검출 신호를 생성하는 수단;
상기 UP 신호 및 상기 DOWN 신호에 기초하여 변환 시작 신호 및 변환 정지 신호를 생성하는 수단;
상기 UP 신호 및 상기 DOWN 신호 중 일방에 기초하여 펄스를 생성하는 수단;
상기 펄스를 생성하는 수단에 커플링된 지연 수단;
상기 지연 수단의 출력부에 커플링된 카운팅 수단; 및
상기 시작 신호 및 상기 정지 신호에 기초하고 또한 상기 카운팅 수단의 출력 및 상기 지연 수단을 통한 상기 펄스의 프랙셔널 천이(fractional transition)에 더 기초하여, 시간을 위상차의 디지털 값으로 변환하는 수단을 포함하는, 위상-디지털 변환기.
제 37 항에 있어서,
상기 지연 수단은,
태핑된(tapped) 지연 라인; 및
멀티 비트 레지스터를 포함하고,
상기 멀티 비트 레지스터의 각 비트는 상기 태핑된 지연 라인의 탭에 대응하는, 위상-디지털 변환기.
제 37 항에 있어서,
상기 프랙셔널 천이를 결정하기 위해 상기 지연 수단을 통한 프랙셔널 천이를 래치하는 수단을 더 포함하고,
상기 위상차의 디지털 값은 상기 래치하는 수단으로부터의 코딩된 출력을 포함하는, 위상-디지털 변환기.
제 37 항에 있어서,
상기 위상차의 디지털 값은 상기 카운팅 수단의 0이 아닌 출력을 포함하는, 위상-디지털 변환기.
올 디지털 위상 동기 루프(All Digital Phase Locked Loop; ADPLL)로서,
디지털 제어 오실레이터(DCO);
상기 디지털 제어 오실레이터에 커플링된 입력부 및 디지털 분할 출력 신호를 제공하도록 구성된 출력부를 갖는 디지털 분할기;
기준 오실레이터 클록에 커플링된 제1 입력부 및 상기 디지털 분할기의 출력부에 커플링된 제2 입력부를 갖는 위상-주파수 검출기로서, 상기 디지털 분할 출력 신호 및 상기 기준 오실레이터 클록에 기초하여, UP 신호 및 DOWN 신호를 생성하도록 구성된, 상기 위상-주파수 검출기;
상기 UP 신호를 수신하는 제1 입력부, 상기 DOWN 신호를 수신하는 제2 입력부, 및 기준 오실레이터 클록을 수신하는 제3 입력부를 갖는 위상-디지털 변환기로서, 상기 위상-디지털 변환기는 상기 UP 신호 및 DOWN 신호 중 일방에 기초하여 펄스 신호를 생성하도록 구성되고, 상기 지연 라인을 통한 상기 펄스 신호의 전체 천이 및 상기 지연 라인을 통한 상기 펄스 신호의 부분 천이 중 적어도 일방에 기초하여 상기 디지털 분할 출력 신호와 상기 기준 오실레이터 클록과의 사이의 위상차의 디지털 값을 결정하도록 더 구성된, 상기 위상-디지털 변환기; 및
위상-디지털 변환기의 출력부에 커플링된 입력부와 상기 디지털 제어 오실레이터의 제어 입력부에 커플링된 출력부를 갖는 디지털 루프 필터를 포함하는, 올 디지털 위상 동기 루프.
제 41 항에 있어서,
변조기; 및
상기 디지털 루프 필터의 출력부에 커플링된 제1 입력부, 상기 변조기의 출력부에 커플링된 제2 입력부, 및 상기 디지털 제어 오실레이터의 제어 입력부에 커플링된 출력부를 갖는 결합기(combiner)를 더 포함하는, 올 디지털 위상 동기 루프.
제 41 항에 있어서,
상기 디지털 분할기는 프랙셔널 분할기(fractional divider)를 포함하는, 올 디지털 위상 동기 루프.
제 41 항에 있어서,
상기 위상-디지털 변환기는,
상기 위상-주파수 검출기에 커플링되고, 상기 UP 신호 및 상기 DOWN 신호 중 일방에 기초하여 상기 펄스 신호를 생성하도록 구성된, 펄스 생성기;
상기 지연 라인의 출력에 기초하여 증가되도록 구성된 카운터;
상기 지연 라인에 커플링되고, 상기 지연 라인을 통한 상기 펄스 신호의 부분 천이를 대표하는 디지털 값을 결정하도록 구성된, 레지스터; 및
상기 UP 신호 및 상기 DOWN 신호에 기초하여 판독 신호를 생성하도록 구성되고, 상기 레지스터 또는 상기 카운터 중 적어도 일방에서의 상기 위상차의 디지털 값을 래치(latch)하도록 구성된, 판독 제어 생성기를 포함하는, 올 디지털 위상 동기 루프.