KR20130094446A - 저전력 고해상도 타임투디지털 컨버터 - Google Patents

Abstract

본 발명은 기준클럭을 코어스 지연시간만큼씩 지연시켜 출력하는 코어스 지연셀, 기준클럭에 응답하여 디시오클럭의 상승에지에 동기시킨 상승에지리타임드클럭을 출력하는 상승에지 리타이머, 기준클럭에 응답하여 디시오클럭의 하강에지에 동기시킨 하강에지리타임드클럭을 출력하는 하강에지 리타이머, 코어스 지연셀의 출력을 상승에지리타임드클럭 및 하강에지리타임드클럭에 응답하여 래치하는 제1 샘플러 및 제1 샘플러에서 의해 출력되는 신호로부터 기준클럭과 상승에지리타임드클럭 사이의 상승에지 프랙셔널 위상에러(ε_c)를 코어스 위상에러로 검출하고, 기준클럭과 하강에지리타임드클럭 사이의 하강에지 프랙셔널 위상에러(Δτ_N)를 검출하는 유사 온도계 코드 검출기를 포함하는 것을 특징으로 한다.

Description

저전력 고해상도 타임투디지털 컨버터{LOW-POWER HIGH-RESOLUTION TIME-TO -DIGITAL CONVERTER}

본 발명은 저전력 고해상도 타임투디지털 컨버터에 관한 것으로서, 더욱 상세하게는 리타임드 기준클럭과 기준클럭 사이에 위상 에러를 검출하는 저전력 고행상도 타임투디지털 컨버터에에 관한 것이다.

기존의 멀티밴드 이동통신용 RF 주파수합성기를 설계하는 데 전하펌프(charge pump) PLL(Phase Locked Loop)이 주로 이용되어 왔으며, 이 전하펌프 PLL에는 아날로그 회로 설계기술이 집적되어 있다. 이로 인해, 아날로그 회로와 아날로그 신호특성으로 인해 표준 디지털 CMOS공정에서 제공하는 설계 라이브러리 외에 별도의 추가적인 아날로그/RF 라이브러리가 요구되어서, 디지털 CMOS공정을 사용하는 디지털 베이스밴드 신호처리블록과 함께 집적하기가 어렵다.

또한, 최근에 공정기술의 발전으로 나노급 디지털 CMOS공정이 개발되어서 디지털 베이스밴드 신호처리블록 역시 빠르게 나노급 디지털 CMOS공정을 사용해서 개발되고 있다. 이와 같은 나노기술의 발전추이에 맞추어 디지털회로는 거의 재설계를 하지 않고 제조하고자 하는 공정 기술에 쉽게 적응해서 구현될 수 있으나, 아날로그/RF 집적회로는 공정기술이 바뀔때마다 재설계를 해야 하는 문제점이 있으며, 또한 CMOS 공정기술이 나노급으로 발전함에 따라서 동작 전압도 작아지는 단점이 있다.

그래서 나노급 디지털 CMOS 공정에서 아날그로/RF 집적회로 설계시의 여러가지 문제점을 개선하기 위해서 많은 시간과 비용이 소요되므로, 아날로그/RF회로블록을 점점 디지털화하려는 디지털 RF에 대한 연구개발이 활발이 이루어지고 있다. 특히 RF 송수신기 중에서 주파수합성기는 완전히 디지털화할 수 있는 부분이다. 디지털 PLL 주파수합성기의 기술은 역사가 오래된 기술이지만 위상잡음과 지터특성이 좋지 않아서 고품질의 위상잡음을 요구하는 이동통신용 RF 송수신기의 국부발진기로 거의 사용되지 못했다.

그러나, 최근에 몇 년전부터 디지털 PLL기술을 이동통신용 주파수합성기에 적용해서 새로운 형태의 완전디지털PLL(all digital PLL: ADPLL)이 개발되었다. 과거의 디지털PLL과 ADPLL의 차이는 바로 디시오(digitally controlled oscillator)에 있으며, 과거 디시오발진기는 디지털 로직을 사용해서 구현한 반면, 최근의 디시오발진기는 LC 공진기를 사용해서 구현된다. 따라서 LC 공진기를 사용해서 디시오를 설계하기 때문에 위상잡음이나 지터잡음이 과거 디지털 로직을 사용한 디시오보다 매우 우수하다.

LC 공진기를 사용한 디시오발진기는 LC 공진기의 커패시턴스의 미세변화량을 제어함으로써 발진주파수를 조정하기 때문에, 커패시터 뱅크가 코어스(coarse)조정뱅크와 미세(fine)조정뱅크로 나뉘어진다. 디시오의 코어스조정뱅크는 원하는 PLL 주파수를 목표로 빠르게 PLL 락을 잡아 갈 때 사용되며, 코어스조정뱅크에 의해 목표 PLL 주파수에 근접했을 때 모드전환 신호에 의해서 미세조정뱅크로 넘어가게 되는 데, 이때 미세조정뱅크가 사용되어 미세 추적에 의해 목표 PLL 주파수에 락이 걸린다.

이때 미세 추적에 사용되는 프랙셔널 위상에러(ε)는 타임투디지털 컨버터(time-to-digital converter) 블록에 의해서 발생되며, 기준신호와 디시오출력신호 사이의 미세한 위상 차이가 프랙셔널 위상에러신호에 의해서 산술연산 위상검출기를 통해서 보상이 된다.

이 경우 기존 디지털 PLL의 위상 잡음성능은 타임투디지털 컨버터가 검출할 수 있는 프랙셔널 위상에러(ε)의 해상도에 결정이 된다. 즉, 타임투디지털 컨버터의 프랙셔널 위상에러(ε) 검출해상도가 높을수록 위상잡음이 좋아지며, 위상에러 검출해상도는 타임투디지털 컨버터를 구성하는 인버터 체인(inverter chain)의 최소 인버터 지연시간(delay time)에 의해서 결정된다. 그런데 공개특허 제2010-0130205호 등에 개시된 것과 같이 기존에 발명된 타임투디지털 컨버터의 인버터 체인은 높은 디시오 클럭주파수에서 동작해야 하므로 전력소모와 잡음기여도가 큰 단점이 존재한다.

본 발명의 배경기술은 대한민국 특허공개번호 10-2010-0130205호(2010.12.10)의 '고속 시간-디지털 변환기'에 개시되어 있다.

본 발명은 전술한 문제점을 개선하기 위해 창작된 것으로서, 기준클럭의 주파수로 동작하여 전력 소모나 잡음 기여도가 기존의 타임투디지털 컨버터에 비해서 월등히 작으며, 지연시간이 작은 지연셀을 사용함으로써 노이즈 감소 효과가 있어 성능 규격이 엄격한 이동통신단말기에 제공 가능한 저전력 저잡음 주파수합성기에 사용될 수 있는 저전력 저잡음 타임투디지털 컨버터를 제공하기 위한 것이다.

또한, 본 발명은 코어스 지연셀과 미세 지연셀로 분리되어 있어 코어스 지연셀을 이용한 검출모드에서는 위상에러를 코어스하게 검출하는 동시에 미세 지연셀을 이용한 검출모드에서는 잔여 위상에러 또는 잔여 시간을 미세하게 검출하게 되어 위상에러 검출해상도를 개선하는데 그 목적이 있다.

본 발명의 일 측면에 따른 저전력 저잡음 타임투디지털 컨버터는 기준클럭을 코어스 지연시간만큼씩 지연시켜 출력하는 코어스 지연셀; 상기 기준클럭에 응답하여 디시오클럭의 상승에지에 동기시킨 상승에지리타임드클럭을 출력하는 상승에지 리타이머; 상기 기준클럭에 응답하여 상기 디시오클럭의 하강에지에 동기시킨 하강에지리타임드클럭을 출력하는 하강에지 리타이머; 상기 코어스 지연셀의 출력을 상기 상승에지리타임드클럭 및 상기 하강에지리타임드클럭에 응답하여 래치하는 제1 샘플러; 및 상기 제1 샘플러에서 의해 출력되는 신호로부터 상기 기준클럭과 상기 상승에지리타임드클럭 사이의 상승에지 프랙셔널 위상에러(ε_c)를 코어스 위상에러로 검출하고, 상기 기준클럭과 상기 하강에지리타임드클럭 사이의 하강에지 프랙셔널 위상에러(Δτ_N)를 검출하는 유사 온도계 코드 검출기를 포함하는 것을 특징으로 한다.

본 발명의 상기 제1 샘플러는 상기 상승에지리타임드클럭 및 상기 하강에지리타임드클럭에 각각 응답하는 복수의 D 플립플롭을 포함하며, 상기 유사 온도계 코드 검출기는 상기 상승에지 프랙셔널 위상에러(ε_c) 및 상기 하강에지 프랙셔널 위상에러(Δτ_N)를 상기 복수의 D 플립플롭 중 래치 동작을 수행한 D 플립플롭의 개수에 상응하는 디지털 코드값으로 변환하는 것을 특징으로 한다.

본 발명의 상기 유사 온도계 코드 검출기는 상기 상승에지 프랙셔널 위상에러(ε_c) 및 상기 하강에지 프랙셔널 위상에러(Δτ_N)를 이용하여 잔여시간 검출시점을 알리는 선택신호를 발생시키는 것을 특징으로 한다.

본 발명은 상기 선택신호가 발생한 시점에서 상기 기준클럭과 상기 상승에지리타임드클럭 사이의 미세 위상에러(ε_r)를 검출하는 잔여에러 검출기를 더 포함하는 것을 특징으로 한다.

본 발명의 상기 잔여에러 검출기는 상기 기준클럭과 상기 코어스 지연셀의 코어스 지연시간만큼 지연된 기준클럭을 사용하여 상기 코어스 지연시간을 검출하는 코어스 지연시간 검출기; 및 상기 기준클럭과 상기 상승에지리타임드클럭의 잔여시간 차이를 검출하는 잔여시간 검출기를 포함하되, 상기 잔여시간을 상기 코어스 지연시간으로 정규화시키는 것을 특징으로 한다.

본 발명의 상기 잔여시간 검출기는 상기 유사 온도계 코드 검출기로부터 상기 선택신호가 입력된 시점에서부터 상기 잔여시간을 검출하는 것을 특징으로 한다.

본 발명의 상기 잔여에러 검출기는 상기 기준클럭과 상기 상승에지리타임드클럭 사이의 미세 위상에러를 검출하기 위해, 상기 잔여시간의 검출시점을 알리는 상기 선택신호의 로직 상태에 따라 상기 코어스 지연시간을 먼저 계산하고 상기 잔여시간을 나중에 계산하거나 동시에 계산하는 유사 온도계 코드를 내장한 코어스 지연시간 및 잔여시간 검출기를 포함하는 것을 특징으로 한다.

본 발명은 상기 상승에지 프랙셔널 위상에러와 상기 하강에지 프랙셔널 위상에러 사이의 차이를 검출하여 디시오클럭주기를 계산하는 디시오주기 검출기; 및 상기 코어스 위상에러와 상기 미세 위상에러를 더한 프랙셔널 위상에러를 상기 디시오클럭주기를 이용하여 정규화시키는 정규화 블록을 더 포함하는 것을 특징으로 한다.

본 발명은 기준클럭의 주파수로 동작하여 전력 소모나 잡음 기여도가 기존의 타임투디지털 컨버터에 비해서 월등히 작으며, 지연시간이 작은 지연셀을 사용함으로써 노이즈 감소 효과가 있어 성능 규격이 엄격한 이동통신단말기에 제공 가능한 저전력 저잡음 주파수합성기에 사용될 수 있다.

또한, 본 발명은 코어스 지연셀과 미세 지연셀로 분리되어 있어 코어스 지연셀을 이용한 검출모드에서는 위상에러를 코어스하게 검출하는 동시에 미세 지연셀을 이용한 검출모드에서는 잔여 위상에러 또는 잔여 시간을 미세하게 검출하여 위상에러 검출해상도를 개선한다.

도 1 은 본 발명의 일 실시예에 따른 타임투디지털 컨버터의 구성 블록도이다.
도 2 는 디시오의 상승에지 리타이머 및 하강에지 리타이머의 입출력클럭의 동작원리를 나타낸 도면이다.
도 3 은 본 발명의 일 실시예에 따른 잔여에러 검출기의 구성 블록도의 일 예시도이다.
도 4 는 본 발명의 일 실시예에 따른 잔여에러 검출기의 구성 블록도의 다른 예시도이다.
도 5 는 본 발명의 일 실시예에 따른 타임투디지털 컨버터의 위상에러 검출방법을 나타내는 파형이다.
도 6 은 본 발명의 일 실시예에 따른 잔여에러 검출기의 코어스 지연시간 검출방법을 나타내는 파형이다.
도 7 은 본 발명의 일 실시예에 따른 잔여에러 검출기의 잔여 시간 검출방법을 나타내는 파형이다.

이하에서는 본 발명의 일 실시예에 따른 저전력 고해상도 타임투디지털 컨버터를 첨부된 도면을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 1은 본 발명의 일 실시예에 따른 타임투디지털 컨버터의 구성 블록도이며, 도 2는 디시오의 상승에지 리타이머 및 하강에지 리타이머의 입출력클럭의 동작원리를 나타낸 도면이고, 도 3은 본 발명의 일 실시예에 따른 잔여에러 검출기의 구성 블록도의 일 예시도이며, 도 4는 본 발명의 일 실시예에 따른 잔여에러 검출기의 구성 블록도의 다른 예시도이고, 도 5는 본 발명의 일 실시예에 따른 타임투디지털 컨버터의 위상에러 검출방법을 나타내는 파형이며, 도 6은 본 발명의 일 실시예에 따른 잔여에러 검출기의 코어스 지연시간 검출방법을 나타내는 파형이고, 도 7은 본 발명의 일 실시예에 따른 잔여에러 검출기의 잔여 시간 검출방법을 나타내는 파형이다.

본 발명의 일 실시예에 따른 타임투디지털 컨버터는 유무선통신기기에 사용되는 디지털 PLL(phase locked loop)에 사용되는 것으로서, 디시오(DCO: Digitally-Controlled Oscillator)의 출력신호위상과 기준신호(FREF)위상 사이의 프랙셔널 위상에러를 검출하고 디지털 코드 출력값으로 산술연산 위상에러검출기에 전달함으로써 기준신호위상에 디시오신호의 위상을 정렬시켜 PLL 루프가 락이 걸리도록 하는 것을 특징으로 한다.

본 발명의 일 실시예에 따른 타임투디지털 컨버터(100)는 기준신호(FREF)와 상승에지리타임드신호(pCKR)사이의 시간에러를 검출해서 PLL 루프를 통해서 보상함으로써 원하는 주파수에서 락이 걸리도록 하는 동시에 PLL의 인밴드 노이즈를 줄여주는 역할을 한다.

타임투디지털 컨버터(100)에서 기준신호(FREF)의 주파수를 디시오 출력신호(CKV)의 출력주파수로 동기시킨 상승에지리타임드신호(pCKR)와 기준신호(FREF)가 타임투디지털 컨버터(100)에 입력되어 리타임드신호와 기준신호 사이의 위상차이를 검출하여 디지털 코드값으로 출력된다. 디지털 출력값은 산술연산 위상검출기에 입력되어 산출연산을 통해서 기준신호(FREF)와 디시오 출력신호(CKV)사이의 위상차이에 해당하는 위상에러를 디지털 값으로 출력한다. 산술연산 위상검출기의 디지털 위상에러값은 디지털 루프필터에 입력되어 필터링된후 디시오의 바랙터를 제어하기위한 정제된 디지털 코드값으로 변환이 된다. 디지털 루프필터에서 출력되는 디지털 코드값은 디시오 출력신호와 기준신호 사이의 위상에러에 상응되므로 상기 디지털 코드값이 디시오에 입력되면 위상에러에 해당하는 만큼의 디시오 출력신호의 주파수가 변동하게 된다.

상기 주파수가 변동된 디시오의 출력신호가 다시 타임투디지털 컨버터(100)의 입력으로 피드백되어서 디시오의 출력신호위상이 카운트되고 상기 카운트된 값은 다시 산술연산 위상검출기에 입력되어 상기 기준신호(FREF)의 위상값과 산술연산함으로서 두 신호 사이의 위상에러를 발생시킨다. 이와 같이 디시오 출력신호(CKV)와 기준신호(FREF) 사이의 위상에러가 영이 될 때까지 계속해서 상기 디지털 PLL은 PLL 루프를 통해서 위상에러를 추적하게 된다. 디지털 PLL의 위상에러가 영(zero)이 될 때 비로소 디지털 PLL의 루프가 잠금상태(locking state)된다.

본 실시예에 따른 타임투디지털 컨버터(100)는 위상에러의 검출해상도를 높이고자 잔여에러 검출기(200)을 포함하고 있으며, 잔여에러 검출기(200)는 코어스 지연셀(101)의 지연시간(τ_c)보다 작은 지연시간을 갖는 지연셀을 포함하고 있다. 잔여에러 검출기(200)에 포함된 지연셀의 지연시간(τ_f)는 코어스 지연셀의 지연시간(τ_c)보다 아주 작아서 위상에러에 대한 검출해상도를 높여 디지털 PLL의 인밴드 노이즈를 개선할 수 있다.

도 1 을 참조하면, 본 발명의 일 실시예에 따른 타임투디지털 컨버터(100)는 코어스 지연셀(101), 제1 샘플러(102), 유사 온도계 코드 검출기(103), 디시오주기 검출기(104), 정규화 블록(105), 상승에지 리타이머(106), 하강에지 리타이머(107), 잔여에러 검출기(200)를 포함한다.

코어스 지연셀(101)은 소정의 지연시간(τ_c)을 가지는 인버터가 지연버퍼(지연셀)로써 복수개(본 실시예에서는 M개)가 직렬 연결되어 있는 지연버퍼체인(Delay Buffer Chain)으로 구성되어 있으며, 기준클럭(FREF)을 입력받고 각 지연버퍼를 순차적으로 통과시킴으로써 기준클럭(FREF) 대비 소정의 지연시간(한 개의 지연버퍼시간)만큼씩 지연된 신호(D[0]~D[M])를 출력한다.

제1 샘플러(102)는 샘플링 레지스터(Sampling Registers)로서, 각 지연셀들의 출력(D[0]~D[M])을 래치하는 복수의 플립플롭을 포함한다. 복수의 플립플롭 각각은 D 플립플롭으로 구현될 수 있으며, 코어스 지연셀(101)에 포함되는 인버터 개수의 2배, 즉 2M개의 D 플립플롭으로 구성되어 있다.

M개의 제1 그룹의 D 플립플롭은 후술할 상승에지리타임드클럭(pCKR)에 응답하여 래치 동작을 수행하여 상승에지 프랙셔널위상에러 검출용 신호(Qp[0]~Qp[M])를 출력하고, 또 다른 M개의 제2 그룹의 D 플립플롭은 후술할 하강에지리타임드클럭(nCKR)에 응답하여 래치 동작을 수행하여 하강에지 프랙셔널위상에러 검출용 신호 (Qn[0]~Qn[M])를 출력한다.

상승에지 리타이머(106)는 입력신호인 기준클럭(FREF)에 응답하여 디시오클럭의 상승에지(rising-edge)에 동기화된 상승에지리타임드클럭(pCKR)을 제1 샘플러(102)의 제1 그룹의 D 플립플롭에 클럭 펄스로 제공하는 D 플립플롭이다.

하강에지 리타이머(107)는 입력신호인 기준클럭(FREF)에 응답하여 디시오클럭(CKV)의 하강에지(falling-edge)에 동기화된 하강에지리타임드클럭(nCKR)을 제1 샘플러(102)의 제2 그룹의 D 플립플롭에 클럭 펄스로 제공하는 D 플립플롭이다.

유사 온도계 코드 검출기(Pseudo-thermometer code edge detector)(103)는 상승에지 프랙셔널 위상에러 검출용 신호 및 하강에지 프랙셔널 위상에러 검출용 신호를 입력받고, 기준클럭 및 상승에지리타임드클럭 사이의 위상차이인 상승에지 프랙셔널 위상에러(ε_c)와, 기준클럭 및 하강에지리타임드클럭 사이의 위상차이인 하강에지 프랙셔널 위상에러(Δτ_N)를 검출한다. 여기서, 상승에지 프랙셔널 위상에러(ε_c)가 코어스(coarse) 위상에러에 해당한다. 또한, 유사 온도계 코드 검출기(103)는 후술할 잔여에러 검출기(200)에서 사용될, 잔여시간의 검출시점을 알리는 선택신호(Sel)도 출력한다.

잔여에러 검출기(200)는 기준클럭(FREF), 한 개의 지연시간동안 지연된 기준클럭(D[0]), 상승에지리타임드클럭(pCKR), 선택신호(Sel)를 입력받고, 잔여 위상에러(ε_r)를 검출한다. 여기서, 잔여 위상에러(ε_r)는 미세(fine) 위상에러에 해당한다.

잔여에러 검출기(200)에서 검출된 미세 위상에러(ε_r)와 유사 온도계 코드 검출기(103)에서 검출한 코어스 위상에러(ε_c)를 더함으로써 프랙셔널 위상에러(ε)를 산출할 수 있게 되고, 정규화 블록(105)에 입력되도록 한다.

디시오주기 검출기(104)는 유사 온도계 코드 검출기(103)로부터 상승에지 프랙셔널 위상에러(ε_c) 및 하강에지 프랙셔널 위상에러(Δτ_N)를 입력받아 디시오클럭주기(Tv)를 계산한다.

정규화 블록(105)은 프랙셔널 위상에러(ε)와 디시오클럭주기(Tv)를 이용하여 정규화시킨 위상에러(ε_nr)를 출력할 수 있게 된다.

본 실시예에서, 타임투디지털 컨버터(100)는 기준클럭(FREF)과 상승에지리타임드클럭(pCKR) 사이의 위상 차이를 비교해서 디지털화된 값으로 출력한다. 기준클럭(FREF)은 코어스 지연셀(101)에 입력되고, 상승에지리타임드클럭(pCKR)은 제1 샘플러(102)에 입력되어, 코어스 지연셀(101)에 의해서 지연된 기준클럭의 위상을 상승에지리타임드클럭으로 샘플링함으로써 두 신호 사이의 위상 차이가 디지털 값으로 변환된다. 디지털 값으로 변환된 기준클럭과 상승에지리타임드클럭 사이의 디지털 위상에러값을 소수값으로 만들어주기 위해 정규화 블록(105)에서 디시오클럭주기(Tv)로 나누어서 15비트 소수값으로 변환되어 산술연산 위상에러 검출기에 입력된다.

구체적으로는, 하강에지리타임드클럭(nCKR)이 디시오클럭주기를 계산하기 위해 사용되며, 잔여에러 검출기(200)를 통해서 기준클럭와 상승에지리타임드클럭의 미세 위상에러(ε_r)를 검출하여 코어스 위상에러(ε_c)값을 더함으로써 위상에러(ε)의 검출해상도를 높여서 디지털 PLL의 인밴드 노이즈를 줄일 수 있게 된다.

예를 들면, 디지털 PLL의 디지털 루프 필터는 23비트의 디지털 위상에러신호를 m비트의 디지털 신호로 스케일 다운한 후 디시오의 입력을 제어하게 된다. 디지털 루프 필터의 m비트 출력신호는 디시오의 코어스조정 커패시터뱅크, 중간조정 커패시터뱅크 및 미세조정 커패시터뱅크를 제어함으로써 위상에러에 상응하는 디시오 주파수를 출력하게 된다. 이와 같이 디지털 위상에러값에 따라 디시오 주파수를 계속 바꾸게 되면 결국 주파수 세팅값에 의해 설정된 주파수에서 디지털 PLL은 락이 걸리게 된다.

도 2 를 참조하면, 상승에지 리타이머(106) 및 하강에지 리타이머(107)의 입출력클럭 동작원리가 도시되어 있다. 도 2 에서 CKV는 디시오클럭, FREF는 기준클럭, pCKR은 상승에지리타임드클럭, nCKR은 하강에지리타임드클럭을 나타낸다.

상승에지 리타이머(106) 및 하강에지 리타이머(107)는 D-플립플롭으로 구성될 수 있으며, 클럭 펄스가 서로 반전되어 인가되도록 구성되어 있어, 그 출력을 클럭 펄스의 상승에지 및 하강에지에 동기시키게 된다.

상승에지리타임드클럭(pCKR) 및 하강에지리타임드클럭(nCKR)은 기준클럭(FREF)을 디시오클럭(CKV)의 상승 및 하강에지로 동기시킨 클럭이다. 상승에지리타임드클럭(pCKR)은 디지털 PLL 내부에서 신호 흐름의 동기를 맞추어 주면서, 지연된 기준클럭의 위상을 샘플링하기 위한 클럭으로 사용되고, 하강에지리타임드클럭(nCKR)은 디시오클럭(CKV)의 한주기, 디시오클럭주기(Tv)를 계산하기 위해 제1 샘플러(102)의 샘플링클럭으로 사용된다.

도 2에 도시된 클럭 구조(clock scheme)를 이용하는 경우, 본 발명의 일 실시예에 따른 타임투디지털 컨버터(100)와 기존에 사용되는 타임투디지털 컨버터의 작동 차이점은 다음과 같다.

디지털 PLL은 기준클럭(FREF)과 디시오클럭(CKV) 사이의 미세 위상차이를 검출하기 위해 타임투디지털 컨버터를 사용하게 된다. 이 경우 기존의 타임투디지털 컨버터는 기준클럭과 디시오클럭 사이의 미세 위상차이를 검출하기 위해 상기 두 개의 클럭을 입력으로 사용한다. 즉, 디시오클럭(CKV)을 코어스 지연셀에 입력시키고, 기준클럭(FREF)은 D-플립플롭으로 구성된 샘플러에 입력시켜 두 클럭 신호 사이의 위상차이를 유사 온도계 코드 검출기를 통해서 디지털 값으로 검출한다. 예를 들면 코어스 지연셀을 2.2GHz의 고주파 디시오클럭으로 구동하게 되어 전력 소모 및 노이즈가 큰 단점이 있다.

반면, 도 1 에 도시된 본 발명의 일 실시예에 따른 타임투디지털 컨버터(100)는 코어스 지연셀(101)에 기준클럭(FREF)으로 30MHz을 입력할 수 있어 전력 소모를 줄일 수 있을 뿐만 아니라 잔여에러 검출기(200)를 통해서 코어스 지연셀(101)에서 검출할 수 없는 미세 위상에러를 검출하여 위상 잡음을 줄이는 효과가 있다. 대부분의 디지털 PLL에서 전력 소모는 타임투디지털 컨버너와 디시오에서 이루어지고 있으므로, 타임투디지털 컨버터의 전력 소모를 줄이는 것은 바로 디지털 PLL 전체의 전력 소모를 줄이는 것으로 이어진다.

이 경우 본 발명의 일 실시예에 따른 타임투디지털 컨버터(100)가 기존의 타임투디저털 컨버터와 동일한 방식으로 위상에러를 검출할 수 있는 이유는 전술한 것과 같이 리타임드 기준클럭(pCKR/nCKR)이 디시오클럭(CKV)에 동기(synchronization)되어 있기 때문이다. 따라서, 기준클럭(FREF)과 디시오클럭(CKV) 사이의 프랙셔널 위상에러(ε)와 기준클럭(FREF)과 상승에지리타임드클럭(pCKR) 사이의 프랙셔널 위상에러(ε)가 동일하다.

본 발명의 일 실시예에 따른 타임투디지털 컨버터(100)에서 프랙셔널 위상에러(ε)를 검출하는 방법에 대하여 도 5를 참조하여 설명하기로 한다.

기준클럭이 코어스 지연셀(101)에 입력되고, 지연셀 한 개의 지연시간(delay time)만큼 지연셀을 따라서 기준클럭을 지연시키면 기준클럭은 도 5에 도시된 것과 같이 한 개의 인버터 지연시간만큼 지연되면서 전파된다. 지연된 기준클럭(FREF)의 값을 상승에지리타임드클럭(pCKR)의 상승에지에서 D-플립플롭을 사용하여 샘플링한다. 또한, 지연된 기준클럭(FREF)의 값을 하강에지리타임드클럭(nCKR)의 상승에지에서 D-플립플롭을 사용해서 샘플링한다.

이 때 도 5에 도시된 것과 같이, 샘플링된 값을 가지고 기준클럭(FREF)의 값이 "1"에서 "0"으로 바뀌는 순간까지의 1의 개수(도 5 에서는 8)가 상승에지 프랙셔널 위상에러(ε)의 값이 되며, 이것은 상승에지리타임드클럭(pCKR)의 상승에지와 기준클럭(FREF)의 상승에지 사이의 시간 차이에 해당된다. 즉, 디시오클럭(CKV)과 기준클럭(FREF) 사이의 위상차이가 된다.

프랙셔널 위상에러를 디시오클럭주기(Tv)로 정규화시키기 위해 하강에지리타임드클럭(nCKR)을 사용하여 기준클럭(FREF)의 상승에지와 하강에지리타임드클럭(nCKR)의 상승에지 사이의 시간 차이에 해당하는 하강에지 프랙셔널 위상에러(Δτ_N)를 측정함으로써 Tv 값이 계산될 수 있다.

그리고 잔여에러 검출기(200)를 통해서 코어스 지연셀(101)이 검출할 수 없는 잔여시간(τ_r)을 후술할 도 3에 도시된 미세 지연셀(201)을 이용하여 검출함으로써 잔여 위상에러(ε_r)를 산출하여, 도 1에 도시된 것과 같이 코어스 위상에러(ε_c)에 더함으로써 프랙셔널 위상에러(ε)를 더욱 정밀하게 계산할 수 있게 된다.

잔여에러 검출기(200)는 타임투디지컬 컨버터(100)에서 잔여 위상에러(ε_r)를 검출하기 위한 부분이다. 도 3을 참조하면, 잔여에러 검출기(200)는 미세 지연셀(201), 제2 샘플러(202), 코어스 지연시간 검출기(203), 잔여시간 검출기(204), 곱셈기(205)를 포함한다.

미세 지연셀(201)은 소정의 지연시간(τ_f)을 가지는 인버터가 지연버퍼(지연셀)로써 복수개(본 실시예에서는 M개)가 직렬 연결되어 있는 지연버퍼체인으로 구성되어 있으며, 기준클럭(FREF)을 입력받고 각 지연버퍼를 순차적으로 통과시킴으로써 기준클럭(FREF) 대비 소정의 지연시간(한 개의 지연버퍼시간)만큼씩 지연된 신호(T[0]~T[M])를 출력한다.

제2 샘플러(202)는 샘플링 레지스터로서, 각 지연셀들의 출력(T[0]~T[M])을 래치하는 복수의 플립플롭을 포함한다. 복수의 플립플롭 각각은 D 플립플롭으로 구현될 수 있으며, 미세 지연셀(201)에 포함되는 인버터 개수와 동일한 M개의 D 플립플롭으로 구성되어 있다.

코어스 지연시간 검출기(203)는 제2 샘플러(202)에서 출력되는 신호로부터 기준클럭(FREF) 및 코어스 지연셀(101)의 첫번째 버퍼를 통해서 τ_c만큼 지연된 기준클럭신호(D[0]) 사이의 위상차이를 검출한다.

미세 지연셀(201) 및 제2 샘플러(202)는 동일한 구성으로 2쌍이 존재하며, 두 번째 그룹은 잔여시간을 검출하기 위해 이용된다.

도 3 에 도시된 선택신호(Sel)는 도 1 에 도시된 유사 온도계 코드 검출기(103)에서 발생되며, 잔여 위상에러를 검출하는 시점을 알려주는 신호로서, 기준클럭(FREF)을 AND 게이트를 통해 트리거시킴으로써 잔여시간(τ_r)을 검출하기 시작한다. 트리거된 기준클럭(FREF0)은 도 7 에 도시된 것과 같이 미세 지연셀(102)에 입력되어 전파되면서 상승에지리타임드클럭(pCKR)의 상승에지에서 제2 샘플러(202)를 통해 샘플링되어서 잔여시간(τ_r)을 측정할 수 있게 된다.

즉, 코어스 지연시간 검출기(203)는 코어스 지연셀(101)의 한 개의 버퍼, 즉 지연셀의 지연시간(τ_c)을 검출하고, 잔여시간 검출기(204)는 기준클럭과 상승에지리타임드클럭 사이의 잔여시간(τ_r)을 검출하며, 곱셈기(205)에서 지연시간과 잔여시간을 곱함으로써 잔여 위상에러(ε_r)를 발생시킨다. 이 경우 미세 지연셀(102)의 PVT(process, voltage, temperature) 변화와 코어스 위상에러(ε_c)에 대한 크기 비례를 고려하여 코어스 지연셀(101)의 지연시간(τ_c)을 검출하고 잔여시간을 정규화시킬 필요가 있다.

도 6을 참조하면, 코어스 지연셀(101)의 지연시간(τ_c)을 검출하는 방법을 나타내고 있다. 기준클럭(FREF)과 첫번째 버퍼를 통해서 지연된 기준클럭신호(D[0]) 사이의 시간차이를 측정한다. 기준클럭은 미세 지연셀(201)에 입력되어 전파되면서 한 개의 버퍼 지연된 기준클럭(FREF0)에 의해서 제2 샘플러(202)를 통해서 샘플링됨으로써 한 개 지연셀의 지연시간(τ_c)을 검출하게 된다.

도 3에 도시된 곱셈기(205)를 통해서 검출된 코어스 지연시간(τ_c)의 역수를 잔여시간(τ_r)에 곱함으로써 미세 잔여위상에러(ε_r)를 수학식 1과 같이 계산하게 된다.

그리고 도 1에 도시된 것과 같이, 본 발명의 일 실시예에 따른 타임투디지털 컨버터(100)를 사용하여 계산된 프랙셔널 위상에러(ε)와 디시오클럭주기(Tv)를 수학식 2 및 3과 같이 계산한다. 프랙셔널 위상에러(ε)는 수학식 3을 통해 계산된 디시오클럭주기(Tv)로 정규화시켜 수학식 4와 같이 정규화된 위상에러(ε_nr)로 출력된다.

또한, 잔여에러 검출기(200)는 도 4에 도시된 것과 같이 구성될 수도 있다. 도 4 에 도시된 잔여에러 검출기(200)의 경우 도 3에 도시된 2쌍의 미세 지연셀(102) 및 제2 샘플러(202)를 하나씩만 구비하고, 멀티플렉서를 이용하여 제2 샘플러(202)의 샘플링 클럭 펄스로서, 첫번째 버퍼를 통해서 지연된 기준클럭신호(D[0]) 혹은 상승에지리타임드클럭(pCKR)이 선택신호(Sel)에 의해 선택적으로 이용되도록 하여 코어스 지연시간 및 잔여시간 검출기(204)에서 순차적으로 코어스 지연시간(τ_c)과 잔여시간(τ_r)이 검출되도록 할 수 있다.

본 발명의 일 실시예에 따른 타임투디지털 컨버터(100)의 위상에러검출에 대하여 도 5 내지 도 7 을 참조하여 설명하면 다음과 같다.

도 5 에서 상승에지리타임드클럭(pCKR)과 기준클럭(FREF)의 상승에지 사이의 시간차이(ε_c)는 기준클럭(FREF)의 값이 "1"에서 "0"으로 변하는 시점까지 1의 개수로 표현되어서 8이라는 정수값으로 나타내어지며, 이것은 바로 8개의 코어스 인버터 개수에 해당되므로, 코어스 위상에러(ε_c)와 디시오클럭주기(Tv)는 코어스 인버터 개수로 표현된다.

도 6에서는 코어스 지연셀(101)의 한 개의 버퍼지연시간(τ_c)만큼 지연된 기준클럭(D[0])이 기준클럭(FREF)의 지연된 위상을 샘플링할 때 "1"에서 "0"으로 변하는 시점까지의 1의 개수로 표현 되어서 6이 되며 비슷한 방식으로 도 3의 잔여시간 검출기(204)을 통해서 잔여시간(τ_r)을 선택신호(Sel)에 의해 트리거된 기준클럭(FREF0)의 위상을 상승에지리타임드클럭(pCKR)로 샘플링할 때 "1"에서 "0"으로 변하는 시점의 개수가 3이 된다.

따라서, 상기한 예시에서는 정규화된 미세잔여위상에러(ε_r)는 수학식 1을 통해서 0.5(3/6)가 되며, 프랙셔널 위상에러는 수학식 2를 사용해서 8.5(=8+0.5)가 된다.

도 5에서 기준클럭과 하강에지리타임드클럭(nCKR) 사이의 시간차(Δτ_N)는 전파되는 기준클럭의 위상을 하강에지리타임드클럭으로 샘플링했을 때 "1" 에서 "0" 으로 천이되는 시점에서의 1의 개수로 2가 되어 디시오클럭주기는 수학식 3을 통해서 12(=2×(8-2))로 계산된다. 상기 예시에서 계산된 디시오클럭주기를 이용해서 수학식 4를 통해서 계산된 정규화된 프랙셔널 위상에러(ε_nr)값은 0.708 (=8.5/12)이 된다.

기존의 타임투디지털 컨버터는 디시오클럭의 2주기(2 ×Tv)에 해당되는 인버터개수가 필요한 반면에 본 발명의 타임투디지털 컨버터는 최대 한주기에 해당되는 인버터개수에 한 개나 두 개가 더 추가되므로 기존에 사용된 타임투디지털 컨버터의 개수와 비교해서 인버터의 개수를 절반으로 줄이는 효과가 있다.

본 발명에 따르면, 디지털 PLL에서는 디시오클럭 주파수로 기준주파수를 동기시킨 리타임드 기준신호를 이용해서 디시오클럭신호와 기준클럭 사이의 미세위상에러를 검출하는 타임투디지털 컨버터를 제안하고 있으며, 또한 지연시간이 작은 지연셀을 내장한 잔여에러 검출기를 장착해서 위상에러 검출해상도를 높여 인밴드 위상잡음을 개선하려고 한다.

상기 설명한 것처럼, 타임투디지털 컨버터는 코어스 지연셀와 미세 지연셀로 분리되어 있어서 코어스 지연셀을 이용한 검출모드에서는 위상에러를 코어스하게 검출하는 동시에 미세 지연셀을 이용한 검출모드에서는 잔여 위상에러 또는 잔여시간을 미세하게 검출하게 된다. 이 때 사용되는 잔여시간검출기는 타임투디지털 컨버터가 코어스모드에서 검출할 수 없는 미세 위상에러를 검출해서 위상에러를 최대한 줄이게 된다. 또한 코스 지연셀의 버퍼 한 개의 지연시간을 측정하기 위한 코어스 지연시간 검출기가 잔여에러 검출기에 내장되어 있어서 코어스 지연시간을 사용해서 잔여시간을 정규화시킴으로써 PVT 환경변화에 둔감하도록 하였다. 그래서 본 발명은 기존의 타임투디지털 컨버터와 비교할 때 전력 소모와 위상에러 검출해상도가 개선한다.

본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.

100: 타임투디지털 컨버터 101: 코어스 지연셀
102: 제1 샘플러 103: 유사 온도계 코드 검출기
104: 디시오주기 검출기 105: 정규화 블록
106: 상승에지 리타이머 107: 하강에지 리타이머
200: 잔여에러 검출기 201: 미세 지연셀
202: 제2 샘플러 203: 코어스 지연시간 검출기
204: 잔여시간 검출기

Claims (8)

1. 기준클럭을 코어스 지연시간만큼씩 지연시켜 출력하는 코어스 지연셀;
   상기 기준클럭에 응답하여 디시오클럭의 상승에지에 동기시킨 상승에지리타임드클럭을 출력하는 상승에지 리타이머;
   상기 기준클럭에 응답하여 상기 디시오클럭의 하강에지에 동기시킨 하강에지리타임드클럭을 출력하는 하강에지 리타이머;
   상기 코어스 지연셀의 출력을 상기 상승에지리타임드클럭 및 상기 하강에지리타임드클럭에 응답하여 래치하는 제1 샘플러; 및
   상기 제1 샘플러에서 의해 출력되는 신호로부터 상기 기준클럭과 상기 상승에지리타임드클럭 사이의 상승에지 프랙셔널 위상에러(ε_c)를 코어스 위상에러로 검출하고, 상기 기준클럭과 상기 하강에지리타임드클럭 사이의 하강에지 프랙셔널 위상에러(Δτ_N)를 검출하는 유사 온도계 코드 검출기를 포함하는 저전력 고해상도 타임투디지털 컨버터.
2. 제 1 항에 있어서,
   상기 제1 샘플러는 상기 상승에지리타임드클럭 및 상기 하강에지리타임드클럭에 각각 응답하는 복수의 D 플립플롭을 포함하며,
   상기 유사 온도계 코드 검출기는 상기 상승에지 프랙셔널 위상에러(ε_c) 및 상기 하강에지 프랙셔널 위상에러(Δτ_N)를 상기 복수의 D 플립플롭 중 래치 동작을 수행한 D 플립플롭의 개수에 상응하는 디지털 코드값으로 변환하는 것을 특징으로 하는 저전력 고해상도 타임투디지털 컨버터.
3. 제 1 항에 있어서, 상기 유사 온도계 코드 검출기는
   상기 상승에지 프랙셔널 위상에러(ε_c) 및 상기 하강에지 프랙셔널 위상에러(Δτ_N)를 이용하여 잔여시간 검출시점을 알리는 선택신호를 발생시키는 것을 특징으로 하는 저전력 고해상도 타임투디지털 컨버터.
4. 제 3 항에 있어서,
   상기 선택신호가 발생한 시점에서 상기 기준클럭과 상기 상승에지리타임드클럭 사이의 미세 위상에러(ε_r)를 검출하는 잔여에러 검출기를 더 포함하는 저전력 고해상도 타임투디지털 컨버터.
5. 제 4 항에 있어서, 상기 잔여에러 검출기는
   상기 기준클럭과 상기 코어스 지연셀의 코어스 지연시간만큼 지연된 기준클럭을 사용하여 상기 코어스 지연시간을 검출하는 코어스 지연시간 검출기와,
   상기 기준클럭과 상기 상승에지리타임드클럭의 잔여시간 차이를 검출하는 잔여시간 검출기를 포함하되,
   상기 잔여시간을 상기 코어스 지연시간으로 정규화시키는 것을 특징으로 하는 저전력 고해상도 타임투디지털 컨버터.
6. 제 5 항에 있어서, 상기 잔여시간 검출기는
   상기 유사 온도계 코드 검출기로부터 상기 선택신호가 입력된 시점에서부터 상기 잔여시간을 검출하는 것을 특징으로 하는 저전력 고해상도 타임투디지털 컨버터.
7. 제 4 항에 있어서, 상기 잔여에러 검출기는
   상기 기준클럭과 상기 상승에지리타임드클럭 사이의 미세 위상에러를 검출하기 위해, 상기 잔여시간의 검출시점을 알리는 상기 선택신호의 로직 상태에 따라 상기 코어스 지연시간을 먼저 계산하고 상기 잔여시간을 나중에 계산하거나 동시에 계산하는 유사 온도계 코드를 내장한 코어스 지연시간 및 잔여시간 검출기를 포함하는 저전력 고해상도 타임투디지털 컨버터.
8. 제 4 항에 있어서,
   상기 상승에지 프랙셔널 위상에러와 상기 하강에지 프랙셔널 위상에러 사이의 차이를 검출하여 디시오클럭주기를 계산하는 디시오주기 검출기; 및
   상기 코어스 위상에러와 상기 미세 위상에러를 더한 프랙셔널 위상에러를 상기 디시오클럭주기를 이용하여 정규화시키는 정규화 블록을 더 포함하는 것을 특징으로 하는 저전력 고해상도 타임투디지털 컨버터.
   

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