JP7375420B2 - 回路装置、物理量測定装置、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。

第１信号と基準クロック信号の位相差、及び第２信号と基準クロック信号の位相差を検出し、これらの位相差に基づいて、第１信号と第２信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路が知られている。このような時間デジタル変換回路の従来技術が特許文献１に開示されている。特許文献１の時間デジタル変換回路は、パルス信号生成部と積分処理部とを含む。パルス信号生成部は、第１信号に基づいて、基準クロック信号のパルス幅に対応するパルス幅のパルス信号を生成する。このパルス信号は、第１信号が遷移したときアクティブとなる。積分処理部は、パルス信号がアクティブである積分期間において、基準クロック信号の遷移タイミングで積分極性が切り替わる積分処理を行う。この積分処理の結果が、第１信号と基準クロック信号の位相差を表す。

特開２０１８－１３２４６０号公報

上記のような位相差検出方式の時間デジタル変換回路において、積分期間の開始タイミングは第１信号の遷移タイミングによって決まり、積分極性の切り替わりタイミングは基準クロック信号の遷移タイミングで決まる。第１信号と基準クロック信号の遷移タイミングは任意であるため、積分期間の開始又は終了のタイミングと、積分極性の切り替わりタイミングとが近くなる場合がある。このような場合、正又は負の一方の極性の積分が短時間となるため、積分処理が正確に行われず、計測誤差を生じるおそれがある。

本開示の一態様は、第１信号が遷移したときアクティブになると共に、基準クロック信号の周期より長い所定期間長の第１積分期間においてアクティブである第１積分期間信号を生成する積分期間信号生成回路と、前記第１積分期間において前記基準クロック信号に同期したタイミングで電圧レベルが遷移する第１積分極性切替信号と、前記第１積分期間において前記第１積分極性切替信号の遷移タイミングから前記基準クロック信号の所定クロック数後に電圧レベルが遷移する第２積分極性切替信号と、を生成する極性切替信号生成回路と、前記第１積分期間において前記第１積分極性切替信号の遷移タイミングで積分極性が切り替わる第１積分処理を行う第１積分回路と、前記第１積分期間において前記第２積分極性切替信号の遷移タイミングで積分極性が切り替わる第２積分処理を行う第２積分回路と、を含む回路装置に関係する。

第１信号から生成したパルス信号と基準クロック信号とを用いて積分処理を行う手法を説明する波形図。 図１の手法における位相と積分値の関係を示す特性図。 図１の手法における計測誤差を説明する特性図。 回路装置の第１構成例。 時間計測の手法を説明する波形図。 第１構成例の回路装置の動作を説明する波形図。 第１信号の位相と積分値の関係を示す特性図。 積分値から時間差のデジタル値を求める手法を説明する波形図。 第１信号と基準クロック信号の遷移タイミングの時間差と、積分回路が出力する電圧との関係を示す特性図。 積分期間が基準クロック信号の周期の４倍以上であることを説明する波形図。 積分期間信号生成回路の詳細構成例。 積分期間信号生成回路の動作を説明する波形図。 極性切替信号生成回路の詳細構成例。 極性切替信号生成回路の動作を説明する波形図。 回路装置の第２構成例。 第２構成例の回路装置の動作を説明する波形図。 第３構成例の回路装置の動作を説明する波形図。 第１信号の位相と積分値の関係を示す特性図。 測定回路の詳細構成例。 積分回路の詳細構成例。 積分回路の動作を説明する波形図。 物理量測定装置の構成例。 電子機器の構成例。 移動体の例。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．第１構成例
まず、従来技術の時間デジタル変換回路における課題を説明する。図１は、従来技術の時間デジタル変換回路の動作を説明する波形図である。

図１には、時間デジタル変換回路が基準クロック信号ＲＦＣＫと第１信号ＳＴＡの遷移タイミングの時間差を求める際の波形図を示す。時間デジタル変換回路は、上記時間差を第１信号ＳＴＡの位相ＰＨＤとして検出する。時間デジタル変換回路が第１信号ＳＴＡと第２信号の時間差を求める場合には、第２信号についても同様に位相を求める。そして、時間デジタル変換回路は、第１信号ＳＴＡの位相ＰＨＤと第２信号の位相から、第１信号ＳＴＡと第２信号の時間差を求める。図１では、第１信号ＳＴＡの位相ＰＨＤを求める動作について説明する。

図１に示すように、時間デジタル変換回路は第１信号ＳＴＡの立ち上がりエッジでパルス信号ＰＳＴＡをローレベルからハイレベルにする。時間デジタル変換回路は、基準クロック信号ＲＦＣＫのパルス幅ＴＨと同じ時間が経過した後にパルス信号ＰＳＴＡをハイレベルからローレベルにする。このパルス信号は、積分期間を決める信号である。

時間デジタル変換回路は、積分極性を切り替えるためのクロック信号ＲＦＣＫＩ及びクロック信号ＲＦＣＫＱを生成する。クロック信号ＲＦＣＫＩの位相は、基準クロック信号ＲＦＣＫの位相と同じであり、クロック信号ＲＦＣＫＱの位相は、基準クロック信号ＲＦＣＫの位相から９０度だけ遅れている。

時間デジタル変換回路は、パルス信号ＰＳＴＡとクロック信号ＲＦＣＫＩを用いた第１積分処理と、パルス信号ＰＳＴＡとＲＦＣＫＱとを用いた第２積分処理とを行う。時間デジタル変換回路は、チャージポンプ回路を用いて正電流又は負電流を生成し、その電流を積分することで積分値を求める。具体的には、第１積分処理では、チャージポンプ回路は、パルス信号ＰＳＴＡがハイレベルの期間においてクロック信号ＲＦＣＫＩがハイレベルのとき正の電流ＣＰＩを出力し、クロック信号ＲＦＣＫＩがローレベルのとき負の電流ＣＰＩを出力する。時間デジタル変換回路は、電流ＣＰＩを積分することで積分値ＰＨＩを求める。第２積分処理では、チャージポンプ回路は、パルス信号ＰＳＴＡがハイレベルの期間においてクロック信号ＲＦＣＫＱがハイレベルのとき正の電流ＣＰＱを出力し、クロック信号ＲＦＣＫＱがローレベルのとき負の電流ＣＰＱを出力する。時間デジタル変換回路は、電流ＣＰＱを積分することで積分値ＰＨＱを求める。

時間デジタル変換回路は、基準クロック信号ＲＦＣＫの立ち上がりエッジに対する第１信号ＳＴＡの立ち上がりエッジの位相ＰＨＤを、積分値ＰＨＩ、ＰＨＱから求める。図２は、位相ＰＨＤと積分値ＰＨＩ、ＰＨＱの関係を示す特性図である。基準クロック信号ＲＦＣＫの立ち上がりエッジを位相０度とし、基準クロック信号ＲＦＣＫの１周期を位相３６０度とする。図２に示すように、積分値ＰＨＩは疑似的なコサイン波となり、積分値ＰＨＱは疑似的なサイン波となる。このため、積分値ＰＨＩ、ＰＨＱから位相ＰＨＤが決定される。

図３は、上記手法の計測誤差を説明する特性図である。図２の特性図より、｜ＰＨＩ｜＋｜ＰＨＱ｜は、位相ＰＨＤに依存せず一定となる。しかし、図３に示すように、位相０度及び位相９０度の付近において、｜ＰＨＩ｜＋｜ＰＨＱ｜に相当する振幅の誤差が大きくなっている。これは、積分値ＰＨＩ及びＰＨＱの少なくとも一方において測定精度が低下していることを示す。

例えば図１に示す波形図において、第１信号ＳＴＡの立ち上がりエッジのすぐ後にクロック信号ＲＦＣＫＱの立ち上がりエッジがある。このため、チャージポンプ回路が負の電流ＣＰＱを出力する期間が、短くなっている。このような狭パルスは、例えば消失する、或いは適切に積分されないおそれがあるため、狭パルスの発生によって積分値ＰＨＱの誤差が大きくなるおそれがある。

図１の方式では、パルス信号ＰＳＴＡがハイレベルである積分期間は、第１信号ＳＴＡの遷移タイミングによって決まる。また、積分極性の切り替わりタイミングは、基準クロック信号ＲＦＣＫに基づくクロック信号ＲＦＣＫＩ、ＲＦＣＫＱの遷移タイミングで決まる。第１信号ＳＴＡがいつ入力されるかは分からないため、第１信号ＳＴＡと基準クロック信号ＲＦＣＫの遷移タイミングの関係を制御することはできない。このため、上記のような狭パルスが発生する場合があり、その狭パルスによって計測誤差を生じるおそれがある。

図４は、本実施形態における回路装置１００の第１構成例である。回路装置１００は、信号生成回路４０と積分処理回路６０と測定回路３０とを含む。回路装置１００は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。例えば回路装置１００は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。

信号生成回路４０は、第１信号ＳＴＡと第２信号ＳＴＰと基準クロック信号ＲＦＣＫとに基づいて、積分処理のための信号を生成する。信号生成回路４０は、第１積分期間信号生成回路である積分期間信号生成回路４１と、第１極性切替信号生成回路である極性切替信号生成回路４２と、第２積分期間信号生成回路である積分期間信号生成回路４３と、第２極性切替信号生成回路である極性切替信号生成回路４４と、を含む。

積分期間信号生成回路４１は、第１積分期間信号である信号ＳＩＮＴ１を、第１信号ＳＴＡに基づいて生成する。極性切替信号生成回路４２は、第１積分極性切替信号である信号ＳＰＨ１と第２積分極性切替信号である信号ＳＰＨ２とを、信号ＳＩＮＴ１及び基準クロック信号ＲＦＣＫに基づいて生成する。積分期間信号生成回路４３は、第２積分期間信号である信号ＳＩＮＴ２を、第２信号ＳＴＰに基づいて生成する。極性切替信号生成回路４４は、第３積分極性切替信号である信号ＳＰＨ３と第４積分極性切替信号である信号ＳＰＨ４とを、信号ＳＩＮＴ２及び基準クロック信号ＲＦＣＫに基づいて生成する。

積分処理回路６０は、信号ＳＩＮＴ１、ＳＰＨ１、ＳＰＨ２、ＳＩＮＴ２、ＳＰＨ３、ＳＰＨ４に基づく積分処理を行うことで、第１～第４積分値である電圧ＱＡ１～ＱＡ４を出力する。電圧ＱＡ１、ＱＡ２は、第１信号ＳＴＡと基準クロック信号ＲＦＣＫの遷移タイミングの時間差に対応した位相を示す。電圧ＱＡ３、ＱＡ４は、第２信号ＳＴＰと基準クロック信号ＲＦＣＫの遷移タイミングの時間差に対応した位相を示す。積分処理回路６０は、第１積分回路である積分回路６１と、第２積分回路である積分回路６２と、第３積分回路である積分回路６３と、第４積分回路である積分回路６４と、を含む。

積分回路６１は、信号ＳＩＮＴ１、ＳＰＨ１に基づいて第１積分処理を行い、電圧ＱＡ１を出力する。積分回路６２は、信号ＳＩＮＴ１、ＳＰＨ２に基づいて第２積分処理を行い、電圧ＱＡ２を出力する。積分回路６３は、信号ＳＩＮＴ２、ＳＰＨ３に基づいて第３積分処理を行い、電圧ＱＡ３を出力する。積分回路６４は、信号ＳＩＮＴ２、ＳＰＨ４に基づいて第４積分処理を行い、電圧ＱＡ４を出力する。

測定回路３０は、電圧ＱＡ１～ＱＡ４に基づいて、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差を示すデジタル値ＴＱを出力する。具体的には、測定回路３０は、電圧ＱＡ１～ＱＡ４の各々をＡ／Ｄ変換し、そのＡ／Ｄ変換値からデジタル値ＴＱを演算する。

図５は、時間計測の手法を説明する波形図である。ＴＩＮ１は、基準クロック信号ＲＦＣＫと第１信号ＳＴＡの遷移タイミングの時間差である。ＴＩＮ２は、基準クロック信号ＲＦＣＫと第２信号ＳＴＰの遷移タイミングの時間差である。ＴＤＦは、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差である。ＴＣは、基準クロック信号ＲＦＣＫの周期である。

積分処理回路６０が出力する電圧ＱＡ１、ＱＡ２は、時間差ＴＩＮ１に対応した位相を表しており、積分処理回路６０が出力する電圧ＱＡ３、ＱＡ４は、時間差ＴＩＮ２に対応した位相を表している。これらの位相と、既知のパラメーターである周期ＴＣとから、時間差ＴＤＦ＝ＴＩＮ２－ＴＩＮ１が求められる。このことに基づいて、測定回路３０は、時間差ＴＤＦを示すデジタル値ＴＱを電圧ＱＡ１～ＱＡ４から求めることが可能である。なお、デジタル値ＴＱを演算する詳細な手法については後述する。

第１信号ＳＴＡと第２信号ＳＴＰについては、種々の信号を想定できる。例えば、第２信号ＳＴＰは、第１信号ＳＴＡが遷移したことに基づいて遷移する。第１信号ＳＴＡはスタート信号とも呼ばれ、第２信号ＳＴＰはストップ信号とも呼ばれる。例えば、回路装置１００を含む物理量測定装置は、第１信号ＳＴＡを生成し、その第１信号ＳＴＡの遷移タイミングで光パルス又は超音波パルスを出射し、測定対象から反射された光パルス又は超音波パルスを受信する。物理量測定装置は、受信した光パルス又は超音波パルスの遷移タイミングで遷移する第２信号ＳＴＰを生成する。物理量測定装置は、第１信号ＳＴＡと第２信号ＳＴＰを回路装置１００に入力する。

或いは、第１信号ＳＴＡの遷移と第２信号ＳＴＰの遷移は、互いに独立していてもよい。このとき、第１信号ＳＴＡと第２遷移タイミングの前後関係は問わない。即ち、第２信号ＳＴＰは第１信号ＳＴＡより後に遷移してもよいし、第１信号ＳＴＡより前に遷移してもよい。回路装置１００は、例えばＰＬＬ回路における位相比較器として用いることが可能である。位相比較器に入力される基準クロック信号が第１信号ＳＴＡであり、分周器からフィードバックされる分周クロック信号が第２信号ＳＴＰである。

図６と図７を用いて、回路装置１００の詳細な動作を説明する。なお図６、図７では、第１信号ＳＴＡの位相を示す電圧ＱＡ１、ＱＡ２を求める動作を例に説明する。

図６は、回路装置１００の動作を説明する波形図である。図６に示すように、積分期間信号生成回路４１は、第１信号ＳＴＡの遷移タイミングで信号ＳＩＮＴ１を非アクティブからアクティブに遷移させ、積分期間ＴＰ１において信号ＳＩＮＴ１をアクティブに維持し、信号ＳＩＮＴ１を非アクティブにする。ここでは、アクティブをハイレベルとし、非アクティブをローレベルとするが、これに限定されない。遷移タイミングとは、信号レベルが変化するタイミングであり、信号の立ち上がりエッジ又は立ち上がりエッジである。以下、遷移タイミングは立ち上がりエッジであるとする。積分期間ＴＰ１は第１積分期間であり、積分期間ＴＰ１の長さは、基準クロック信号ＲＦＣＫの周期ＴＣより長い。後述するように、積分期間ＴＰ１の長さは、周期ＴＣの４倍以上である。

第１信号ＳＴＡの位相の検出範囲ＲＤＥＴは、基準クロック信号ＲＦＣＫの１周期に相当する。第１信号ＳＴＡは任意のタイミングで回路装置１００に入力される。このため、第１信号ＳＴＡが遷移したとき、その遷移タイミングが属する基準クロック信号ＲＦＣＫの周期が、検出範囲ＲＤＥＴとなる。図６では、基準クロック信号ＲＦＣＫの立ち上がりエッジ間を検出範囲ＲＤＥＴとしたが、基準クロック信号ＲＦＣＫの立ち上がりエッジ間を検出範囲ＲＤＥＴとしてもよい。

極性切替信号生成回路４２は、積分期間ＴＰ１において、基準クロック信号ＲＦＣＫに同期したタイミングで信号ＳＰＨ１をローレベルからハイレベルに遷移させる。信号ＳＰＨ１の遷移タイミングは、検出範囲ＲＤＥＴにおける基準クロック信号ＲＦＣＫの立ち上がりエッジからクロック数ＰＣＩ後の立ち上がりエッジに同期する。例えば回路装置１００は不図示のレジスターを有し、極性切替信号生成回路４２は、レジスターに記憶されたクロック数ＰＣＩに基づいて信号ＳＰＨ１の遷移タイミングを制御する。図６の例では、ＰＣＩ＝６である。

信号ＳＰＨ１の遷移タイミングを、位相の基準、即ち０度とみなしたとする。これは、第１信号ＳＴＡの遷移タイミングが基準クロック信号ＲＦＣＫの立ち上がりエッジに一致したとき、第１信号ＳＴＡの位相を０度とみなすことに相当する。図６の例では、積分期間ＴＰ１の長さは、基準クロック信号ＲＦＣＫの２４周期に相当する。この積分期間ＴＰ１を位相３６０度とみなすと、基準クロック信号ＲＦＣＫの１周期は位相１５度に相当する。図６の基準クロック信号ＲＦＣＫの各パルスには、信号ＳＰＨ１の遷移タイミングを基準「０」として番号を付しており、番号が１だけ異なると位相が１５度だけ異なる。なお、図６では積分期間ＴＰ１の長さが基準クロック信号ＲＦＣＫの周期ＴＣの整数倍であるが、積分期間ＴＰ１の長さは周期ＴＣの４倍以上の実数倍であればよい。

極性切替信号生成回路４２は、積分期間ＴＰ１において、信号ＳＰＨ１の遷移タイミングから基準クロック信号ＲＦＣＫのクロック数ＮＣＫ後に信号ＳＰＨ２をローレベルからハイレベルに遷移させる。図６の例ではＮＣＫ＝６であり、信号ＳＰＨ１と信号ＳＰＨ２の位相が９０度だけ異なる。これは、図７に示すように、位相が９０度シフトした２つの積分値が得られることに相当する。後述するように、この２つの積分値を用いることで、積分期間ＴＰ１が未知数であっても第１信号ＳＴＡの位相を決定できる。

積分回路６１は、積分期間ＴＰ１において信号ＳＰＨ１の遷移タイミングで積分極性が切り替わる第１積分処理を行う。積分期間ＴＰ１は、信号ＳＰＨ１の遷移タイミングにより期間ＴＰＰ１と期間ＴＰＭ１に区画される。ＴＰＰ１は第１前半期間であり、ＴＰＭ１は第１後半期間である。積分回路６１は、期間ＴＰＰ１において第１極性で第１積分処理を行い、期間ＴＰＭ１において、第１極性とは逆極性である第２極性で第１積分処理を行う。ここでは、第１極性を正極性とし、第２極性を負極性とするが、これに限定されない。図２０で後述するように、積分回路６１は電流生成部と積分部を含む。電流生成部は期間ＴＰＰ１において正の電流ＱＣＰ１を出力し、期間ＴＰＭ１において負の電流ＱＣＰ１を出力する。積分部は、電流ＱＣＰ１を電流電圧変換すると共に積分し、積分結果の電圧ＱＡ１を出力する。

積分回路６２は、積分期間ＴＰ１において信号ＳＰＨ２の遷移タイミングで積分極性が切り替わる第２積分処理を行う。積分期間ＴＰ１は、信号ＳＰＨ２の遷移タイミングにより期間ＴＰＰ２と期間ＴＰＭ２に区画される。ＴＰＰ２は第２前半期間であり、ＴＰＭ２は第２後半期間である。積分回路６２は、期間ＴＰＰ２において正極性で第２積分処理を行い、期間ＴＰＭ２において負極性で第２積分処理を行う。積分回路６２は電流生成部と積分部を含む。電流生成部は期間ＴＰＰ２において正の電流ＱＣＰ２を出力し、期間ＴＰＭ２において負の電流ＱＣＰ２を出力する。積分部は、電流ＱＣＰ２を電流電圧変換すると共に積分し、積分結果の電圧ＱＡ２を出力する。

図７は、第１信号ＳＴＡの位相と積分値の関係を示す特性図である。図７に示すように、積分値を示す電圧ＱＡ１、ＱＡ２は、位相に対して線形な特性となっている。また積分値の振幅は｜ＱＡ１｜＋｜ＱＡ２｜＝ＱＡ２－ＱＡ１であり、位相に対して一定である。電圧ＱＡ２は、電圧ＱＡ１に対して９０度だけ位相がシフトした特性となる。位相の検出範囲ＲＤＥＴは、位相０度を中心とする１５度の範囲である。図７には検出範囲ＲＤＥＴ外にも電圧ＱＡ１、ＱＡ２の特性を記載しているが、積分処理回路６０が実際に出力する電圧ＱＡ１、ＱＡ２は、検出範囲ＲＤＥＴ内の値をとることになる。

なお、電圧ＱＡ３、ＱＡ４も上記と同様にして生成される。即ち、積分期間信号生成回路４３は、第２信号ＳＴＰの遷移タイミングで信号ＳＩＮＴ２を非アクティブからアクティブに遷移させる。信号ＳＩＮＴ２がアクティブである期間は第２積分期間であり、その長さは、基準クロック信号ＲＦＣＫの周期ＴＣより長い。第２積分期間の長さは、周期ＴＣの４倍以上である。

第２信号ＳＴＰの位相の検出範囲は、第１信号ＳＴＡの位相の検出範囲ＲＤＥＴと同様に、基準クロック信号ＲＦＣＫの１周期に相当する。

極性切替信号生成回路４４は、第２積分期間において、基準クロック信号ＲＦＣＫに同期したタイミングで信号ＳＰＨ３をローレベルからハイレベルに遷移させる。信号ＳＰＨ３の遷移タイミングは、検出範囲における基準クロック信号ＲＦＣＫの立ち上がりエッジからクロック数ＰＣＩ後の立ち上がりエッジに同期する。

極性切替信号生成回路４４は、第２積分期間において、信号ＳＰＨ３の遷移タイミングから基準クロック信号ＲＦＣＫのクロック数ＮＣＫ後に信号ＳＰＨ４をローレベルからハイレベルに遷移させる。

積分回路６３は、第２積分期間において信号ＳＰＨ３の遷移タイミングで積分極性が切り替わる第３積分処理を行う。第２積分期間は、信号ＳＰＨ３の遷移タイミングにより第３前半期間と第３後半期間に区画される。積分回路６３は、第３前半期間において第１極性で第３積分処理を行い、第３後半期間において第２極性で第３積分処理を行う。積分回路６３は、積分結果の電圧ＱＡ３を出力する。

積分回路６４は、第２積分期間において信号ＳＰＨ４の遷移タイミングで積分極性が切り替わる第４積分処理を行う。第２積分期間は、信号ＳＰＨ４の遷移タイミングにより第４前半期間と第４後半期間に区画される。積分回路６４は、第４前半期間において正極性で第４積分処理を行い、第４後半期間において負極性で第４積分処理を行う。積分回路６４は、積分結果の電圧ＱＡ４を出力する。

積分値を示す電圧ＱＡ３、ＱＡ４は、位相に対して線形な特性となっている。また積分値の振幅は｜ＱＡ３｜＋｜ＱＡ４｜＝ＱＡ４－ＱＡ３であり、位相に対して一定である。電圧ＱＡ４は、電圧ＱＡ３に対して９０度だけ位相がシフトした特性となる。位相の検出範囲は、位相０度を中心とする１５度の範囲である。

図１～図３で説明した手法では、図２に示すように積分値ＰＨＩ、ＰＨＱが位相に対して線形ではない。即ち、積分値ＰＨＩは位相０度で折り返し、積分値ＰＨＱは位相－９０度と＋９０度で折り返す。このような折り返しが生じる位相の付近では、図１で説明したように狭パルスが発生するため、図３で説明したように時間計測に誤差が生じる。これは、基準クロック信号ＲＦＣＫを積分極性の切り替えに用いていることに起因する。即ち、時間デジタル変換回路は、基準クロック信号ＲＦＣＫの遷移タイミングを制御できないので、積分期間内における積分極性の切り替えタイミングを制御できない。このため、正積分又は負積分の期間が短い狭パルスが発生する。

本実施形態によれば、図４と図６で説明したように、極性切替信号生成回路４２が信号ＳＰＨ１、ＳＰＨ２を生成し、積分回路６１が信号ＳＰＨ１の遷移タイミングで積分極性を切り替え、積分回路６２が信号ＳＰＨ２の遷移タイミングで積分極性を切り替える。即ち、極性切替信号生成回路４２が積分極性の切り替えタイミングを制御するので、積分期間ＴＰ１において適切なタイミングで積分極性を切り替えることができる。これにより、正積分及び負積分の期間が適切に確保され、積分処理において狭パルスが発生しないので、時間計測の誤差が低減される。

本実施形態では、図７で説明したように、位相に対して積分値が線形であり、折り返しが発生しない。これは、極性切替信号生成回路４２が信号ＳＰＨ１、ＳＰＨ２を生成しているためである。即ち、図６に示すように、積分期間において必ず正極性で積分が開始され、負極性の積分に切り替わり、負極性の積分で終了する。位相が変動すると、正極性と負極性の期間の比が線形に変化していくので、積分結果が線形な特性となる。このように折り返しが発生しない積分値において、位相０度付近の検出範囲ＲＤＥＴのみを用いているため、狭パルスの発生を避けることが可能になっている。また、積分値が線形であることで、積分値から位相が一意に決まるため、積分値から時間差のデジタル値を求める演算が簡素化される。

図８は、積分値から時間差のデジタル値を求める手法を説明する波形図である。ここでは、信号ＳＩＮＴ１が規定する積分期間をＴＰ１とする。また、積分期間ＴＰ１の長さを２×ＴＣとするが、積分期間ＴＰ１の長さは４×ＴＣ以上であることが望ましい。ＴＣは基準クロック信号ＲＦＣＫの周期である。

下式（１）に示すように、２×ＴＣに相当する積分期間ＴＰ１において、容量値Ｃ０のキャパシターに電流Ｉ０を積分した電圧をＡＺ１とする。
ＡＺ１＝（Ｉ０／Ｃ）×（２×ＴＣ） ・・・（１）

図９は、第１信号ＳＴＡと基準クロック信号ＲＦＣＫの遷移タイミングの時間差ＴＩＮ１と、積分回路６１、６２が出力する電圧ＱＡ１、ＱＡ２との関係を示す特性図である。

図８から、電圧ＱＡ１、ＱＡ２は下式（２）、（３）のように表される。式変形において上式（１）を用いた。
ＱＡ１＝（Ｉ０／Ｃ）×｛（ＴＣ－ＴＩＮ１）－（ＴＰ１＋ＴＩＮ１－ＴＣ）｝
＝ＡＺ１×｛１－ＴＰ１／（２×ＴＣ）－ＴＩＮ１／ＴＣ｝ ・・・（２）
ＱＡ２＝（Ｉ０／Ｃ）×｛（２×ＴＣ－ＴＩＮ１）－（ＴＰ１＋ＴＩＮ１－２×ＴＣ）｝
＝ＡＺ１×｛２－ＴＰ１／（２×ＴＣ）－ＴＩＮ１／ＴＣ｝ ・・・（３）

上式（２）、（３）から下式（４）が求められる。
ＱＡ２－ＱＡ１＝ＡＺ１ ・・・（４）

同様にして、積分回路６３、６４が出力する電圧ＱＡ３、ＱＡ４について下式（５）～（７）が求められる。
ＱＡ３＝ＡＺ２×｛１－ＴＰ２／（２×ＴＣ）－ＴＩＮ２／ＴＣ｝ ・・・（５）
ＱＡ４＝ＡＺ２×｛２－ＴＰ２／（２×ＴＣ）－ＴＩＮ２／ＴＣ｝ ・・・（６）
ＱＡ４－ＱＡ３＝ＡＺ２ ・・・（７）

ＴＰ２は、信号ＳＩＮＴ２が規定する積分期間である。ＴＩＮ２は、第２信号ＳＴＰと基準クロック信号ＲＦＣＫの遷移タイミングの時間差である。ＡＺ２は、２×ＴＣに相当する積分期間ＴＰ２において、容量値Ｃ０のキャパシターに電流Ｉ０を積分した電圧である。

第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差ＴＤＦは、上式（２）、（５）を用いて下式（８）となる。
ＴＤＦ＝ＴＩＮ２－ＴＩＮ１
＝ＴＣ×（ＱＡ３／ＡＺ２－ＱＡ１／ＡＺ１）
＋（ＴＰ２－ＴＰ１）／２ ・・・（８）

上式（８）において、基準クロック信号ＲＦＣＫの周期ＴＣは既知のパラメーターであり、ＡＺ１、ＡＺ２は上式（４）、（７）から求められる。また、ＴＰ２＝ＴＰ１に設定しておくことで、（ＴＰ２－ＴＰ１）／２の項はゼロとなる。

従って、測定回路３０は上式（８）を用いて電圧ＱＡ１～ＱＡ４から時間差ＴＤＦのデジタル値ＴＱを演算できる。なお、デジタル値ＴＱは時間差ＴＤＦそのものでなくてもよい。例えば、測定回路３０は、上式（８）の（ＱＡ３／ＡＺ２－ＱＡ１／ＡＺ１）をデジタル値ＴＱとして出力してもよい。この場合、回路装置１００の外部装置がデジタル値ＴＱに周期ＴＣを乗算することで時間差ＴＤＦを求めてもよい。

図１０は、積分期間が基準クロック信号ＲＦＣＫの周期ＴＣの４倍以上であることを説明する波形図である。図１０では信号ＳＩＮＴ１が規定する積分期間ＴＰ１について説明するが、信号ＳＩＮＴ２が規定する積分期間についても同様である。

ケース１は、第１信号ＳＴＡの遷移タイミングが、検出範囲ＲＤＥＴにおける前側の基準クロック信号ＲＦＣＫの立ち上がりエッジに近い場合である。ケース２は、第１信号ＳＴＡの遷移タイミングが、検出範囲ＲＤＥＴにおける後側の基準クロック信号ＲＦＣＫの立ち上がりエッジに近い場合である。ケース１、２のいずれにおいても、正積分又は負積分の期間が短い狭パルスが発生しないように、積分期間ＴＰ１の長さを決定する必要がある。

積分期間ＴＰ１の長さを４×ＴＣとする。ケース１の積分期間ＴＰ１とケース２の積分期間ＴＰ２が重なる期間ＴＮＥＳの長さは、３×ＴＣである。積分極性を切り替える信号ＳＰＨ１の遷移タイミングは、ケース２の積分期間ＴＰ１の立ち上がりエッジに対して、少なくとも１×ＴＣのマージンＭＧＮ１を必要とする。積分極性を切り替える信号ＳＰＨ２の遷移タイミングは、信号ＳＰＨ１の遷移タイミングに対して少なくとも１×ＴＣ離れている必要がある。また信号ＳＰＨ２の遷移タイミングは、ケース１の積分期間ＴＰ１の立ち下がりエッジに対して、少なくとも１×ＴＣのマージンＭＧＮ２を必要とする。

以上のことから、期間ＴＮＥＳの長さとして３×ＴＣ以上が必要であることが分かる。ケース１の積分期間ＴＰ１とケース２の積分期間ＴＰ２は、最大でＲＤＥＴ＝１×ＴＣだけずれるので、積分期間ＴＰ１の長さとして４×ＴＣ以上が必要である。

２．詳細構成例
図１１は、積分期間信号生成回路の詳細構成例である。ここでは積分期間信号生成回路４１を例に説明するが、積分期間信号生成回路４３も同様の構成である。積分期間信号生成回路４１は、ディレイ回路４５と信号出力回路４６とを含む。

ディレイ回路４５は、第１信号ＳＴＡを遅延させることでディレイ信号ＳＤＬＹを出力する。ディレイ信号ＳＤＬＹは、第１信号ＳＴＡが遷移してから所定期間の経過後に遷移する信号である。ディレイ回路４５は、アンド回路ＡＮとディレイ部ＤＬＳとインバーターＩＮＶと分周回路ＤＩＶとラッチ回路ＬＡＴとを含む。

アンド回路ＡＮとディレイ部ＤＬＳとインバーターＩＮＶが形成するループは、発振回路として機能し、クロック信号ＱＤＬＳを生成する。分周回路ＤＩＶは、クロック信号ＱＤＬＳを分周し、分周クロック信号ＱＤＩＶを出力する。ラッチ回路ＬＡＴは、分周クロック信号ＱＤＩＶに基づいてラッチ動作を行い、ディレイ信号ＳＤＬＹを出力する。

信号出力回路４６は、第１信号ＳＴＡとディレイ信号ＳＤＬＹに基づいて信号ＳＩＮＴ１を出力する。信号出力回路４６は、第１信号ＳＴＡが遷移したとき信号ＳＩＮＴ１を第１電圧レベルから第２電圧レベルに変化させ、ディレイ信号ＳＤＬＹが遷移したとき信号ＳＩＮＴ１を第２電圧レベルから第１電圧レベルに変化させる。信号出力回路４６は、ディレイ信号ＳＤＬＹの論理否定信号と、第１信号ＳＴＡとが入力されるアンド回路である。

図１２は、積分期間信号生成回路４１の動作を説明する波形図である。第１信号ＳＴＡがローレベルからハイレベルに遷移したとき、アンド回路ＡＮとディレイ部ＤＬＳとインバーターＩＮＶにより構成された発振回路が発振を開始し、クロック信号ＱＤＬＳの出力を開始する。図１２では、分周回路ＤＩＶの分周比を１／４としている。この場合、分周回路ＤＩＶは、クロック信号ＱＤＩＶの４個目の立ち上がりエッジで分周クロック信号ＱＤＩＶをローレベルからハイレベルに遷移させる。ラッチ回路ＬＡＴは、分周クロック信号ＱＤＩＶがローレベルからハイレベルに遷移したとき、ハイレベルをラッチすることで、ディレイ信号ＳＤＬＹをローレベルからハイレベルに遷移させる。

信号出力回路４６は、第１信号ＳＴＡがローレベルからハイレベルに遷移したとき、信号ＳＩＮＴ１をローレベルからハイレベルに遷移させ、ディレイ信号ＳＤＬＹがローレベルからハイレベルに遷移したとき、信号ＳＩＮＴ１をハイレベルからローレベルに遷移させる。これにより、所定期間において信号ＳＩＮＴ１がハイレベルとなる。この所定期間によって、積分期間ＴＰ１が設定される。

図１３は、極性切替信号生成回路の詳細構成例である。ここでは極性切替信号生成回路４２を例に説明するが、極性切替信号生成回路４４も同様の構成である。極性切替信号生成回路４２は、検出回路４７とカウンター４８とデコーダー４９とを含む。

図１４は、極性切替信号生成回路４２の動作を説明する波形図である。検出回路４７は、信号ＳＩＮＴ１がローレベルからハイレベルに遷移した後において、基準クロック信号ＲＦＣＫの最初の立ち上がりエッジを検出する。検出回路４７は、その立ち上がりエッジを検出したとき、検出信号ＤＥＴをローレベルからハイレベルに遷移させる。

カウンター４８は、検出信号ＤＥＴの立ち上がりエッジからカウント処理を開始する。カウンター４８は、基準クロック信号ＲＦＣＫのクロック数をカウントし、カウント値ＣＮＴを出力する。

デコーダー４９は、カウント値ＣＮＴをデコードすることで信号ＳＰＨ１、ＳＰＨ２を出力する。デコーダー４９は、カウント値ＣＮＴがクロック数ＰＣＩに一致したとき、信号ＳＰＨ１をローレベルからハイレベルに遷移させる。図１４の例ではＰＣＩ＝６である。デコーダー４９は、カウント値ＣＮＴがクロック数ＰＣＩ＋ＮＣＫに一致したとき、信号ＳＰＨ２をローレベルからハイレベルに遷移させる。図１４の例ではＮＣＫ＝６である。

３．第２構成例
図１５は、回路装置１００の第２構成例である。回路装置１００は、カウンター１１０と信号生成回路４０と積分処理回路６０と測定回路３０とを含む。なお、既に説明した構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

カウンター１１０は、信号ＳＩＮＴ１の遷移タイミングから信号ＳＩＮＴ２の遷移タイミングまでの期間において、基準クロック信号ＲＦＣＫに基づいてカウント処理を行う。測定回路３０は、カウンター１１０が出力するカウント値ＣＮＱと、積分処理回路６０が出力する電圧ＱＡ１～ＱＡ４とに基づいて、時間差ＴＤＦを示すデジタル値ＴＱを求める。

図１６は、第２構成例の回路装置１００の動作を説明する波形図である。カウンター１１０は、検出信号ＤＥＴの立ち上がりエッジからカウント処理を開始する。カウンター１１０は、基準クロック信号ＲＦＣＫのクロック数をカウントし、カウント値ＣＮＱを出力する。図１４で説明したように、信号ＳＩＮＴ１がローレベルからハイレベルに遷移した後において、基準クロック信号ＲＦＣＫの最初の立ち上がりエッジで、検出信号ＤＥＴがローレベルからハイレベルに遷移する。このため、カウンター１１０は、信号ＳＩＮＴ１の遷移タイミングからカウント処理を行うことになる。

測定回路３０は、信号ＳＩＮＴ２の遷移タイミングにおけるカウント値ＣＮＱを保持する。測定回路３０は、保持したカウント値ＣＮＱと、電圧ＱＡ１～ＱＡ４とに基づいて、デジタル値ＴＱを求める。具体的には、測定回路３０は下式（９）に基づいて、時間差ＴＤＦを示すデジタル値ＴＱを求める。

ＴＤＦ＝ＴＩＮ２－ＴＩＮ１＋ＣＮＱ×ＴＣ ・・・（９）

上式（９）におけるＣＮＱは、信号ＳＩＮＴ２の遷移タイミングにおけるカウント値ＣＮＱである。ＴＩＮ２－ＴＩＮ１を求める手法は、上式（１）～（８）で説明した通りである。

以下、ＴＩＮ２－ＴＩＮ１の測定をｆｉｎｅ測定と呼び、ＣＮＱ×ＴＣの測定をｃｏａｒｓｅ測定と呼ぶ。本実施形態では、図１４と図１６で説明したように、ｆｉｎｅ測定とｃｏａｒｓｅ測定が検出信号ＤＥＴを起点に開始されている。これにより、基準クロック信号ＲＦＣＫの同一エッジを基準として、ｆｉｎｅ測定とｃｏａｒｓｅ測定が行われることになり、計測誤差が低減される。

具体的には、第１信号ＳＴＡと基準クロック信号ＲＦＣＫの遷移タイミングが近い場合、第１信号ＳＴＡの遷移タイミングが基準クロック信号ＲＦＣＫの遷移タイミングの前と判定される場合と、後と判定される場合とが生じ得る。ｆｉｎｅ測定とｃｏａｒｓｅ測定の制御タイミングが独立したものである場合、例えばｆｉｎｅ測定において第１信号ＳＴＡの遷移タイミングが基準クロック信号ＲＦＣＫの遷移タイミングの前と判定され、ｃｏａｒｓｅ測定において第１信号ＳＴＡの遷移タイミングが基準クロック信号ＲＦＣＫの遷移タイミングの後と判定される可能性がある。この場合、基準クロック信号ＲＦＣＫの１周期分の測定誤差が発生することになる。

本実施形態によれば、基準クロック信号ＲＦＣＫの同一エッジを基準としてｆｉｎｅ測定とｃｏａｒｓｅ測定が行われるので、上記のような測定誤差が発生しない。本実施形態では、積分極性を切り替える信号ＳＰＨ１～ＳＰＨ４を回路装置１００の内部で生成しているため、ｃｏａｒｓｅ測定において基準とされた基準クロック信号ＲＦＣＫのエッジと同一のエッジを基準として、ｆｉｎｅ測定を行うことが可能となっている。

４．第３構成例
図１７は、第３構成例の回路装置１００の動作を説明する波形図である。信号生成回路４０は、信号ＳＩＮＴ１と基準クロック信号ＲＦＣＫに基づいて信号ＳＰＨ１、ＳＰＨＢ１、ＳＰＨＣ１、ＳＰＨ２、ＳＰＨＢ２、ＳＰＨＣ２を生成する。信号ＳＰＨ１、ＳＰＨＢ１、ＳＰＨＣ１、ＳＰＨ２、ＳＰＨＢ２、ＳＰＨＣ２は、それぞれ位相０度、３０度、６０度、９０度、１２０度、１５０度に対応した遷移タイミングで遷移する積分極性切替信号である。

積分処理回路６０は、信号ＳＩＮＴ１、ＳＰＨ１に基づいて積分処理を行い、その積分値を示す電圧ＱＡ１を出力し、信号ＳＩＮＴ１、ＳＰＨ２に基づいて積分処理を行い、その積分値を示す電圧ＱＡ２を出力する。積分処理回路６０は、信号ＳＩＮＴ１、ＳＰＨＢ１に基づいて積分処理を行い、その積分値を示す電圧ＱＡＢ１を出力し、信号ＳＩＮＴ１、ＳＰＨＢ２に基づいて積分処理を行い、その積分値を示す電圧ＱＡＢ２を出力する。積分処理回路６０は、信号ＳＩＮＴ１、ＳＰＨＣ１に基づいて積分処理を行い、その積分値を示す電圧ＱＡＣ１を出力し、信号ＳＩＮＴ１、ＳＰＨＣ２に基づいて積分処理を行い、その積分値を示す電圧ＱＡＣ２を出力する。

図１８は、第１信号ＳＴＡの位相と積分値の関係を示す特性図である。図１８に示すように、電圧ＱＡＢ１、ＱＡＣ１、ＱＡ２、ＱＡＢ２、ＱＡＣ２は、電圧ＱＡ１に対して３０度ずつ位相がシフトした特性となる。電圧ＱＡ１、ＱＡＢ１、ＱＡＣ１、ＱＡ２、ＱＡＢ２、ＱＡＣ２は、位相に対して線形な特性となっている。９０度位相がシフトした積分値の振幅の差分はＱＡ２－ＱＡ１＝ＱＡＢ２－ＱＡＢ１＝ＱＡＣ２－ＱＡＣ１となっている。これらの振幅の差分は、位相に対して一定であり、同一の値である。

以上では、第１信号ＳＴＡの位相を示す積分値を求める構成及び動作について説明したが、第２信号ＳＴＰの位相を示す積分値を求める構成及び動作も同様である。

測定回路３０は、位相０度及び９０度の積分極性切替信号により得られる積分値に基づいて第１デジタル値を求め、位相３０度及び１２０度の積分極性切替信号により得られる積分値に基づいて第２デジタル値を求め、位相６０度及び１５０度の積分極性切替信号により得られる積分値に基づいて第３デジタル値を求める。第１～第３デジタル値の各々は、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差ＴＤＦを示す。第１信号ＳＴＡの位相を示す積分値に関しては、位相０度及び９０度の積分極性切替信号により得られる積分値は電圧ＱＡ１、ＱＡ２であり、位相３０度及び１２０度の積分極性切替信号により得られる積分値は電圧ＱＡＢ１、ＱＡＢ２であり、位相６０度及び１５０度の積分極性切替信号により得られる積分値は電圧ＱＡＣ１、ＱＡＣ２である。但し、これらと同様な、第２信号ＳＴＰの位相を示す積分値が、デジタル値の演算に用いられる。

本実施形態によれば、位相が３０度ずつずれた積分極性切替信号に基づいて積分処理が行われることで、時間差ＴＤＦを示す第１～第３のデジタル値が得られる。この第１～第３のデジタル値に基づいて最終的なデジタル値ＴＱが求められることで、計測精度が向上する。

５．測定回路、積分回路
図１９は、測定回路３０の詳細構成例である。測定回路３０は、セレクター３１とＡ／Ｄ変換回路３２と処理回路３３とを含む。

セレクター３１には、積分処理回路６０から電圧ＱＡ１～ＱＡ４が入力される。セレクター３１は、これらの信号を１つずつ時分割に選択し、その選択した信号を信号ＭＸＱとして出力する。Ａ／Ｄ変換回路３２は、信号ＭＸＱとして入力される電圧ＱＡ１～ＱＡ４を時分割にＡ／Ｄ変換し、その結果をデータＡＤＱとして出力する。処理回路３３は、データＡＤＱに基づいてデジタル信号処理を行い、第１信号ＳＴＡと第２信号ＳＴＰの時間差ＴＤＦを示すデジタル値ＴＱを求める。デジタル値ＴＱを求める手法は上述した通りである。

図２０は、積分回路の詳細構成例である。また図２１は、積分回路の動作を説明する波形図である。なお、ここでは積分回路６１を例に説明するが、積分回路６２～６４も同様の構成である。

図２０に示すように、積分回路６１は、積分信号生成回路ＧＩＳと電流生成回路ＩＧＥＮと差動積分回路ＣＩＮＴとを含む。

積分信号生成回路ＧＩＳは、信号ＳＩＮＴ１と信号ＳＰＨ１から積分信号ＩＮＣＫＡ、ＩＮＣＫＢを生成する。図２１に示すように、積分信号ＩＮＣＫＡは、信号ＳＩＮＴ１と信号ＳＰＨ１の論理反転信号との論理積である。積分信号ＩＮＣＫ２は、信号ＳＩＮＴ１と信号ＳＰＨ１の論理積である。

電流生成回路ＩＧＥＮは、積分信号ＩＮＣＫＡ、ＩＮＣＫＢに基づいて電流ＩＰ、ＩＮを生成し、その電流ＩＰ、ＩＮを差動積分回路ＣＩＮＴの入力ノードＮＩＮＰ、ＮＩＮＮに供給する。具体的には、積分信号ＩＮＣＫＡがハイレベルであり、積分信号ＩＮＣＫＢがローレベルである場合には、スイッチ素子ＳＷＡ１、ＳＷＡ２がオンになり、スイッチ素子ＳＷＢ１、ＳＷＢ２がオフになる。そして、電流源ＩＢＢから一定電流値の負電流が電流ＩＰとしてノードＮＩＮＰに供給され、電流源ＩＢＡから一定電流値の正電流が電流ＩＮとしてノードＮＩＮＮに供給され、ＩＰ－ＩＮ＜０となる。一方、積分信号ＩＮＣＫＡがローレベルであり、積分信号ＩＮＣＫＢがハイレベルである場合には、スイッチ素子ＳＷＡ１、ＳＷＡ２がオフになり、スイッチ素子ＳＷＢ１、ＳＷＢ２がオンになる。そして、電流源ＩＢＡから一定電流値の正電流が電流ＩＰとしてノードＮＩＮＰに供給され、電流源ＩＢＢから一定電流値の負電流が電流ＩＮとしてノードＮＩＮＮに供給され、ＩＰ－ＩＮ＞０となる。

以下、符号ＮＩＮＮ、ＮＩＮＰは、ノードＮＩＮＮ、ＮＩＮＰの電圧を指す。差動積分回路ＣＩＮＴは、差動入力された電流ＩＰ、ＩＮを積分し、その積分値を電圧ＶＯＵＴ、ＶＯＵＴＮとして差動出力する。即ち、電流ＩＰ、ＩＮにより供給される電荷の積分値を電圧ＶＯＵＴＰ、ＶＯＵＴＮに変換する電荷電圧変換を行う。差動積分回路ＣＩＮＴは、負の入力電荷を正の電圧に変換する反転増幅を行う。即ち、積分信号ＩＮＣＫＡがハイレベルであり、積分信号ＩＮＣＫＢがローレベルである場合、上述のようにＩＰ－ＩＮ＜０なので、図２１に示すように電圧ＮＩＮＮ、ＮＩＮＰの差分ＮＩＮＮ－ＮＩＮＰが増加する方向に、電圧ＮＩＮＰ、ＮＩＮＮが変化する。これが正積分に相当する。一方、積分信号ＩＮＣＫＡがローレベルであり、積分信号ＩＮＣＫＢがハイレベルである場合、上述のようにＩＰ－ＩＮ＞０なので、図２１に示すように差分ＮＩＮＮ－ＮＩＮＰが減少する方向に、電圧ＮＩＮＰ、ＮＩＮＮが変化する。これが負積分に相当する。

なお、差動積分回路ＣＩＮＴは制御信号ＡＰＣＫ、ＸＡＰＣＫに基づいて積分動作、反転増幅動作を行う。なお、ＸＡＰＣＫは、制御信号ＡＰＣＫの論理反転信号である。具体的には、制御信号ＡＰＣＫがローレベルであるとき、スイッチ素子ＳＷＰ１～ＳＷＰ４がオフになり、スイッチ素子ＳＷＰ５～ＳＷＰ８がオンになる。この場合、キャパシターＣＰ１、ＣＰ２は、アンプ回路ＡＭＰに接続されているノードがアンプ回路ＡＭＰのコモン電圧に固定され、もう一方のノードが差動入力された電流ＩＰ、ＩＮの積分値に対応した電圧ＮＩＮＰ、ＮＩＮＮになることで積分動作を行う。なお、キャパシターＣＰ３、ＣＰ４はコモン電圧ＶＣＭでリセットされる。制御信号ＡＰＣＫがハイレベルであるとき、スイッチ素子ＳＷＰ１～ＳＷＰ４がオンになり、スイッチ素子ＳＷＰ５～ＳＷＰ８がオフになる。この場合、キャパシターＣＰ１～ＣＰ４、アンプ回路ＡＭＰにより差動の積分回路が構成され、上述の負の入力電荷を正の電圧に変換する反転増幅動作が行われる。

６．物理量測定装置、電子機器、移動体
図２２は、回路装置１００を含む物理量測定装置４００の構成例である。物理量測定装置４００は、例えばタイムオブフライトの方式で対象物との距離を物理量として測定する測距装置に利用できる。或いは、物理量測定装置４００は、音波を対象物に送信し、その反射波を受信することで対象物との距離を物理量として測定する超音波診断装置に利用できる。これらの例では、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差ＴＤＦは、対象物との距離を表す。なお、物理量測定装置４００により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

図２２に示すように、物理量測定装置４００は、回路装置１００と振動子１０とを含む。物理量測定装置４００は、回路装置１００及び振動子１０が収容されるパッケージを更に含んでもよい。回路装置１００は、発振回路２０と信号生成回路４０と積分処理回路６０と測定回路３０とを含む。信号生成回路４０と積分処理回路６０と測定回路３０の動作は図１～図２１で説明した通りである。

発振回路２０は振動子１０と電気的に接続される。具体的には、回路装置１００は第１接続端子と第２接続端子とを含み、第１接続端子を介して振動子１０の一端と発振回路２０が接続され、第２接続端子を介して振動子１０の他端と発振回路２０が接続される。なお、本実施形態における接続は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子又は能動素子等を介した接続であってもよい。

発振回路２０は、振動子１０を発振させ、その発振信号に基づいて基準クロック信号ＲＦＣＫを生成する。発振回路２０としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプの発振回路を用いることができる。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。なお、振動子１０は、例えば厚みすべり振動型以外の水晶振動片、或いは水晶以外の材料で形成された圧電振動片などの種々の振動片により実現されてもよい。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

図２３に、回路装置１００を含む電子機器５００の構成例を示す。電子機器５００は、例えば距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、或いは生体情報を測定する生体情報測定機器、或いは車載機器、或いはロボットなどである。生体情報測定機器は例えば超音波測定装置等である。車載機器は自動運転用の機器等である。

図２３に示すように、電子機器５００は、回路装置１００と、回路装置１００からの出力信号に基づく処理を行う処理装置５２０と、を含む。出力信号は、例えば時間差の測定結果であるデジタル値であってもよいし、或いは、時間差から求められた時間以外の物理量であってもよい。具体的には、電子機器５００は、回路装置１００を有する物理量測定装置４００を含み、処理装置５２０は、物理量測定装置４００が測定した物理量に基づく処理を行う。また電子機器５００は、通信インターフェース５１０と、操作インターフェース５３０と、表示部５４０と、メモリー５５０とを含むことができる。なお電子機器５００は図２０の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

通信インターフェース５１０は、外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

図２４に、回路装置１００を含む移動体の例を示す。移動体は、回路装置１００と、回路装置１００からの出力信号に基づく処理を行う処理装置２２０と、を含む。出力信号は、例えば時間差の測定結果であるデジタル値であってもよいし、或いは、時間差から求められた時間以外の物理量であってもよい。本実施形態の回路装置１００は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。

図２４は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、回路装置１００が組み込まれる。具体的には、移動体である自動車２０６は、制御装置２０８を含む。制御装置２０８は、回路装置１００を有する物理量測定装置４００と、物理量測定装置４００が測定した物理量に基づく処理を行う処理装置２２０と、を含む。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお回路装置１００が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられるメーターパネル機器やナビゲーション機器などの種々の車載機器に組み込むことが可能である。

以上に説明した本実施形態の回路装置は、積分期間信号生成回路と極性切替信号生成回路と第１積分回路と第２積分回路とを含む。積分期間信号生成回路は、第１積分期間信号を生成する。第１積分期間信号は、第１信号が遷移したときアクティブになると共に、基準クロック信号の周期より長い所定期間長の第１積分期間においてアクティブである。極性切替信号生成回路は、第１積分極性切替信号と第２積分極性切替信号とを生成する。第１積分極性切替信号は、第１積分期間において基準クロック信号に同期したタイミングで電圧レベルが遷移する。第２積分極性切替信号は、第１積分期間において、第１積分極性切替信号の遷移タイミングから基準クロック信号の所定クロック数後に電圧レベルが遷移する。第１積分回路は、第１積分期間において第１積分極性切替信号の遷移タイミングで積分極性が切り替わる第１積分処理を行う。第２積分回路は、第１積分期間において第２積分極性切替信号の遷移タイミングで積分極性が切り替わる第２積分処理を行う。

本実施形態によれば、極性切替信号生成回路が第１積分極性切替信号と第２積分極性切替信号を生成し、第１積分回路が第１積分極性切替信号の遷移タイミングで積分極性を切り替え、第２積分回路が第２積分極性切替信号の遷移タイミングで積分極性を切り替える。即ち、極性切替信号生成回路が積分極性の切り替えタイミングを制御するので、第１積分期間において適切なタイミングで積分極性を切り替えることができる。これにより、正積分及び負積分の期間が適切に確保され、第１、第２積分処理において狭パルスが発生しないので、時間計測の誤差が低減される。

また本実施形態では、回路装置は、第２積分期間信号生成回路と第２極性切替信号生成回路と第３積分回路と第４積分回路と測定回路とを含んでもよい。第２積分期間信号生成回路は、第２積分期間信号を生成してもよい。第２積分期間信号は、第２信号が遷移した後、所定期間長の第２積分期間においてアクティブになってもよい。第２極性切替信号生成回路は、第３積分極性切替信号と第４積分極性切替信号とを生成してもよい。第３積分極性切替信号は、第２信号が遷移した後、第２積分期間において基準クロック信号に同期したタイミングで電圧レベルが遷移してもよい。第４積分極性切替信号は、第３積分極性切替信号の遷移後、第２積分期間において基準クロック信号の所定クロック数後に電圧レベルが遷移してもよい。第３積分回路は、第３積分極性切替信号の遷移タイミングで積分極性が切り替わる第３積分処理を行ってもよい。第４積分回路は、第４積分極性切替信号の遷移タイミングで積分極性が切り替わる第４積分処理を行ってもよい。測定回路は、第１積分処理、第２積分処理、第３積分処理及び第４積分処理の結果に基づいて、第１信号と第２信号の遷移タイミングの時間差に対応するデジタル値を求めてもよい。

このようにすれば、第２極性切替信号生成回路が積分極性の切り替えタイミングを制御するので、第２積分期間において適切なタイミングで積分極性を切り替えることができる。これにより、正積分及び負積分の期間が適切に確保され、第３、第４積分処理において狭パルスが発生しないので、時間計測の誤差が低減される。そして、第１～第４積分処理の結果に基づいて、第１信号と第２信号の遷移タイミングの時間差に対応するデジタル値が求められることで、正確な時間差が計測される。

また本実施形態では、回路装置はカウンターを含んでもよい。カウンターは、第１積分期間信号の遷移タイミングから第２積分期間信号の遷移タイミングまでの期間において、基準クロック信号に基づいてカウント処理を行ってもよい。測定回路は、カウンターのカウント値と、第１積分処理、第２積分処理、第３積分処理及び第４積分処理の結果とに基づいて、デジタル値を求めてもよい。

第１～第４積分処理の結果に基づく時間計測は、基準クロック信号の１周期より短い時間を計測できる。本実施形態によれば、カウンターを設けたことで、そのカウンターが、第１信号と第２信号の遷移タイミングの時間差を基準クロック信号の１周期単位で計測できる。これにより、時間計測のダイナミックレンジを、基準クロック信号の１周期より長いダイナミックレンジに拡張できる。

また本実施形態では、所定期間長は、基準クロック信号の周期の４倍以上であってもよい。

このようにすれば、正積分の期間と負積分の期間を適切に確保することが可能となり、正積分又は負積分の期間が短い狭パルスが発生しない。これにより、時間計測の誤差が低減される。

また本実施形態では、第１積分期間は、第１積分極性切替信号の遷移タイミングにより第１前半期間と第１後半期間に区画されてもよい。第１積分回路は、第１前半期間において第１極性で第１積分処理を行い、第１後半期間において、第１極性とは逆極性である第２極性で第１積分処理を行ってもよい。第２積分期間は、第２積分極性切替信号の遷移タイミングにより第２前半期間と第２後半期間に区画されてもよい。第２積分回路は、第２前半期間において第１極性で第２積分処理を行い、第２後半期間において、第２極性で第２積分処理を行ってもよい。

積分処理が第１極性から始まるときと、積分処理が第２極性から始まるときが混在する場合、その開始時の極性が入れ替わる付近において、積分期間の開始タイミングと積分極性切替信号の遷移タイミングとが近くなる。このため、狭パルスが発生するおそれがある。本実施形態によれば、積分処理は必ず第１極性の積分から始まり、第２極性の積分で終わるので、積分期間の開始タイミングと積分極性切替信号の遷移タイミングとを適切に話すことが可能である。これにより、狭パルスの発生を防ぐことが可能である。

また本実施形態では、積分期間信号生成回路は、ディレイ回路と信号出力回路とを含んでもよい。ディレイ回路は、第１信号が遷移してから所定期間の経過後に遷移するディレイ信号を出力してもよい。信号出力回路は、第１信号が遷移したとき第１積分期間信号を非アクティブからアクティブに変化させ、ディレイ信号が遷移したとき第１積分期間信号をアクティブから非アクティブに変化させてもよい。

このようにすれば、積分期間信号生成回路が、第１信号が遷移したときアクティブになると共に、基準クロック信号の周期より長い所定期間長の第１積分期間においてアクティブである第１積分期間信号を、出力できる。

また本実施形態では、回路装置は発振回路を含んでもよい。発振回路は、振動子に電気的に接続され、振動子を発振させることで基準クロック信号を出力してもよい。

このようにすれば、発振回路が振動子を発振させることで基準クロック信号を生成し、極性切替信号生成回路が、その基準クロック信号に基づいて第１、第２積分極性切替信号を生成できる。

また本実施形態の物理量測定装置は、上記に記載の回路装置と、振動子と、を含む。

また本実施形態の電子機器は、上記のいずれかに記載の回路装置と、回路装置からの出力信号に基づく処理を行う処理装置と、を含む。

また本実施形態の移動体は、上記のいずれかに記載の回路装置と、回路装置からの出力信号に基づく処理を行う処理装置と、を含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、物理量測定装置、電子機器及び移動体等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…振動子、２０…発振回路、３０…測定回路、３１…セレクター、３２…Ａ／Ｄ変換回路、３３…処理回路、４０…信号生成回路、４１…積分期間信号生成回路、４２…極性切替信号生成回路、４３…積分期間信号生成回路、４４…極性切替信号生成回路、４５…ディレイ回路、４６…信号出力回路、４７…検出回路、４８…カウンター、４９…デコーダー、６０…積分処理回路、６１～６４…積分回路、１００…回路装置、１１０…カウンター、２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、２２０…処理装置、４００…物理量測定装置、５００…電子機器、５１０…通信インターフェース、５２０…処理装置、５３０…操作インターフェース、５４０…表示部、５５０…メモリー、ＱＡ１～ＱＡ４…電圧、ＲＦＣＫ…基準クロック信号、ＳＤＬＹ…ディレイ信号、ＳＩＮＴ１，ＳＩＮＴ２…信号、ＳＰＨ１～ＳＰＨ４…信号、ＳＴＡ…第１信号、ＳＴＰ…第２信号、ＴＣ…周期、ＴＤＦ…時間差、ＴＰ１，ＴＰ２…積分期間、ＴＱ…デジタル値

Claims (9)

1. 第１信号が遷移したときアクティブになると共に、基準クロック信号の周期より長い所定期間長の第１積分期間においてアクティブである第１積分期間信号を生成する積分期間信号生成回路と、
   前記第１積分期間において前記基準クロック信号に同期したタイミングで電圧レベルが遷移する第１積分極性切替信号と、前記第１積分期間において前記第１積分極性切替信号の遷移タイミングから前記基準クロック信号の所定クロック数後に電圧レベルが遷移する第２積分極性切替信号と、を生成する極性切替信号生成回路と、
   前記第１積分期間において前記第１積分極性切替信号の遷移タイミングで積分極性が切り替わる第１積分処理を行う第１積分回路と、
   前記第１積分期間において前記第２積分極性切替信号の遷移タイミングで積分極性が切り替わる第２積分処理を行う第２積分回路と、
   測定回路と、
   を含み、
   前記第１積分期間は、前記第１積分極性切替信号の遷移タイミングにより第１前半期間と第１後半期間に区画され、
   前記第１積分回路は、前記第１前半期間において第１極性で第１一定値を積分する前記第１積分処理を行い、前記第１後半期間において、前記第１極性とは逆極性である第２極性で前記第１一定値を積分する前記第１積分処理を行い、
   前記第１積分期間は、前記第２積分極性切替信号の遷移タイミングにより第２前半期間と第２後半期間に区画され、
   前記第２積分回路は、前記第２前半期間において前記第１極性で第２一定値を積分する前記第２積分処理を行い、前記第２後半期間において、前記第２極性で前記第２一定値を積分する前記第２積分処理を行い、
   前記測定回路は、前記第１積分処理で得られる第１積分値、及び前記第１積分値と前記第２積分処理で得られる第２積分値との差分を用いて、前記第１信号と前記基準クロック信号の遷移タイミングの時間差を求めることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   第２信号が遷移した後、前記所定期間長の第２積分期間においてアクティブになる第２積分期間信号を生成する第２積分期間信号生成回路と、
   前記第２信号が遷移した後、前記第２積分期間において前記基準クロック信号に同期したタイミングで電圧レベルが遷移する第３積分極性切替信号と、前記第３積分極性切替信号の遷移後、前記第２積分期間において前記基準クロック信号の前記所定クロック数後に電圧レベルが遷移する第４積分極性切替信号と、を生成する第２極性切替信号生成回路と、
   前記第３積分極性切替信号の遷移タイミングで積分極性が切り替わる第３積分処理を行う第３積分回路と、
   前記第４積分極性切替信号の遷移タイミングで積分極性が切り替わる第４積分処理を行う第４積分回路と、
   を含み、
   前記測定回路は、
   前記第１積分処理、前記第２積分処理、前記第３積分処理及び前記第４積分処理の結果に基づいて、前記第１信号と前記第２信号の遷移タイミングの時間差に対応するデジタル値を求めることを特徴とする回路装置。
3. 請求項２に記載の回路装置において、
   前記第１積分期間信号の遷移タイミングから前記第２積分期間信号の遷移タイミングまでの期間において、前記基準クロック信号に基づいてカウント処理を行うカウンターを含み、
   前記測定回路は、前記カウンターのカウント値と、前記第１積分処理、前記第２積分処理、前記第３積分処理及び前記第４積分処理の結果とに基づいて、前記デジタル値を求めることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記所定期間長は、前記基準クロック信号の周期の４倍以上であることを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記積分期間信号生成回路は、
   前記第１信号が遷移してから前記所定期間長の期間の経過後に遷移するディレイ信号を出力するディレイ回路と、
   前記第１信号が遷移したとき前記第１積分期間信号を非アクティブから前記アクティブに変化させ、前記ディレイ信号が遷移したとき前記第１積分期間信号を前記アクティブから前記非アクティブに変化させる信号出力回路と、
   を有することを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   振動子に電気的に接続され、前記振動子を発振させることで前記基準クロック信号を出力する発振回路を含むことを特徴とする回路装置。
7. 請求項６に記載の回路装置と、
   前記振動子と、
   を含むことを特徴とする物理量測定装置。
8. 請求項１乃至６のいずれか一項に記載の回路装置と、
   前記回路装置の出力信号に基づく処理を行う処理装置と、
   を含むことを特徴とする電子機器。
9. 請求項１乃至６のいずれか一項に記載の回路装置と、
   前記回路装置の出力信号に基づく処理を行う処理装置と、
   を含むことを特徴とする移動体。

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