JP2011519529A - 完全デジタル位相ロックループにおける位相デジタル変換器 - Google Patents
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Abstract
Description
位相制御発振器および周波数制御発振器は、安定した、制御された周波数基準を与えるために様々な電子的適用例において使用される。デジタルデバイスは、タイミングのためのクロックソースとして、たとえば、デジタルマイクロプロセッサ回路のためのクロックとして周波数制御発振器を使用することができる。アナログデバイスは、無線周波(RF)信号を周波数変換するために使用される局部発振器として位相ロック発振器を含むことができる。位相制御発振器および周波数制御発振器は、固定の周波数発振器とすることも、プログラマブル周波数シンセサイザを使用して実装されるチューナブル発振器をとすることもできる。
Claims (44)
- 基準クロックおよび発振器信号の一方の先に到着したエッジに基づいて第1のパルスを開始することと、
遅延線を通して前記第1のパルスを結合することと、
前記基準クロックおよび前記発振器信号の一方の後に到着したエッジに基づいて変換終了信号を判断することと、
前記遅延線を通した前記第1のパルスの遷移に基づいて前記基準クロックと前記発振器信号との間の位相差のデジタル値を判断することと
を備える位相デジタル変換の方法。 - 前記デジタル値を判断することが、前記遅延線を通した部分遅延を示すタップ付き遅延線値を判断することを備える、請求項1に記載の方法。
- 前記遅延線からの出力に基づいてカウンタ値を増分することと、
前記遅延線からの前記出力を前記遅延線の前記入力に戻して結合することと
をさらに備える、請求項1に記載の方法。 - 前記デジタル値を判断することが、前記カウンタ値を判断することを備える、請求項3に記載の方法。
- 前記デジタル値を判断することが、
前記遅延線を通した完全遷移の数を示すものとして前記カウンタ値を判断することと、
前記遅延線を通した部分遅延を示すタップ付き遅延線値を判断することと
を備える、請求項3に記載の方法。 - 前記変換終了信号を判断することが、前記基準クロックおよび前記発振器信号の一方の後に到着したエッジに基づいて第2のパルスを開始することを備える、請求項1に記載の方法。
- 前記変換終了信号を判断することが、変換制御マルチプレクサを通して前記第2のパルスを結合することをさらに備え、前記変換終了信号が前記変換制御マルチプレクサの出力を備える、請求項6に記載の方法。
- 基準クロックおよび発振器信号の一方の前記先に到着したエッジに基づいて前記第1のパルスを開始することが、
前記基準クロックおよび前記発振器信号の一方の前記先に到着したエッジを判断することと、
前記先に到着したエッジに基づいて第1のパルス生成器をトリガすることと
を備える、請求項1に記載の方法。 - 前記先に到着したエッジを判断することが、
前記基準クロックをDフリップフロップの非反転入力に結合することと、
前記発振器信号を前記Dフリップフロップの反転入力に結合することと、
前記基準クロックと前記発振器信号との論理和に基づいて前記Dフリップフロップをクロック制御することと、
前記Dフリップフロップの出力に基づいて前記先に到着したエッジを示すことと
を備える請求項8に記載の方法。 - 発振器信号の遷移と基準クロックの遷移とに基づいて少なくとも1つの位相周波数検出信号を生成することと、
前記少なくとも1つの位相周波数変換信号に基づいて信号パルスを生成することと、
遅延線を通した前記信号パルスの遷移に基づいて位相差のデジタル値を生成することと
を備える位相デジタル変換の方法。 - 前記位相差を生成することが、前記遅延線を通した前記信号パルスの部分遷移に部分的に基づいて細かい位相差値を生成することを備える、請求項10に記載の方法。
- 前記細かい位相差を生成することが、
前記信号パルスを、複数の遅延要素の直列接続を有するタップ付き遅延線に結合することと、
前記少なくとも1つの位相周波数変換信号に基づいて前記タップ付き遅延線の各タップからの値を登録することと
を備える、請求項11に記載の方法。 - 前記位相差を生成することが、前記遅延線を通した前記信号パルスの完全遷移の数に部分的に基づいて粗い位相差値を生成することを備える、請求項10に記載の方法。
- 前記粗い位相差を生成することが、
前記少なくとも1つの位相周波数検出信号に基づいて読取り信号を生成することと、
前記読取り信号より前に前記遅延線を通した前記信号パルスの完全遷移の数をカウントすることと
を備える、請求項13に記載の方法。 - 前記基準クロックの選択された遷移に対する前記発振器信号の選択された遷移の到着順序に基づいて前記位相差の符号を生成することをさらに備える、請求項10に記載の方法。
- 前記遅延線に前記信号パルスを印加する前に前記信号パルスの立上り遷移のタイミングを立下り遷移のタイミングに整合させることをさらに備える、請求項10に記載の方法。
- カウンタを増分することと、
前記基準クロックの状態に基づいて後続の信号パルスを生成するために前記遅延線の出力からの遅延信号パルスをフィードバックすることと
をさらに備える、請求項10に記載の方法。 - 前記位相差を生成することの後に前記遅延線をフラッシングすることをさらに備える、請求項10に記載の方法。
- 発振器信号を受信することと、
基準クロックを受信することと、
前記発振器信号の遷移と前記基準クロックの遷移とに基づいて、UP信号とDOWN信号とを含む少なくとも1つの位相周波数検出信号を生成することと、
前記UP信号と前記DOWN信号とに基づいて読取り信号を生成することと、
前記UP信号に基づいて第1の信号パルスを生成することと、
前記DOWN信号に基づいて第2の信号パルスを生成することと、
前記第1の信号パルスを第1の遅延線に結合することと、
前記第2のパルス信号を第2の遅延線に結合することと、
前記DOWN信号に対する前記UP信号の遷移に基づいて、そのそれぞれの遅延線を通した、前記第1の信号パルスまたは第2の信号パルスの一方の完全遷移の数をカウントすることと、
前記それぞれの第1の遅延線および第2の遅延線を通した、前記第1の信号パルスまたは前記第2の信号パルスの一方の前記数または部分遷移の少なくとも一方に基づいて、位相差のデジタル値を判断することと
を備える位相デジタル変換の方法。 - 前記第1の信号パルスを前記第1の遅延線に結合する前に前記第1の信号パルスの立上り遷移時間と立下り遷移時間とを整合させることをさらに備える、請求項19に記載の方法。
- 前記第1の遅延線をフラッシングすることと、
前記第2の遅延線をフラッシングすることと、
前記数を所定の値にリセットすることと、
前記位相差の前記デジタル値を更新することと
をさらに備える、請求項19に記載の方法。 - 前記第1の信号パルスを前記第1の遅延線に結合することが、前記第1の信号パルスを第1のタップ付き遅延線に結合することを備え、前記位相差の前記デジタル値が、前記第1のタップ付き遅延線の各タップにおけるデジタル値に基づくデジタル値を備える、請求項19に記載の方法。
- 第1の入力において基準クロック信号を受信し、第2の入力において発振器信号を受信するように構成され、さらに制御入力信号に基づいて前記基準クロック信号または発振器信号の一方を出力するように構成された経路選択マルチプレクサと、
前記経路選択マルチプレクサの出力に結合されたトリガ入力を有する第1のパルス生成器と、
第1の入力においてパルス生成器出力を受信し、前記第2の入力において遅延パルス信号を受信するように構成され、ループ制御信号に基づいて前記パルス生成器出力または前記遅延パルス信号の一方を出力するように構成されたループマルチプレクサと、
前記ループマルチプレクサの出力に結合され、前記遅延パルス信号を出力するように構成され、さらに変換終了信号の受信時に部分パルス遷移を示すように構成された遅延線と、
前記遅延線によって出力されたパルスの数をカウントするように構成され、前記変換終了信号の受信時に前記数を出力するように構成されたカウンタと
を備える位相デジタル変換器。 - 第1の入力において前記基準クロックを受信するように構成され、第2の入力において前記発振器信号を受信するように構成され、さらに前記第1の入力および第2の入力において信号の前記論理和を生成するように構成された論理ORゲートと、
前記基準クロックを受信するように構成された非反転入力と、前記発振器信号を受信するように構成された反転入力と、前記論理ORゲートの出力に結合されたクロック入力とを有するDフリップフロップとをさらに備え、前記制御入力信号が前記Dフリップフロップの出力を備える
請求項23に記載の位相デジタル変換器。 - 前記遅延線がタップ付き遅延線を備える、請求項23に記載の位相デジタル変換器。
- 前記遅延線によって出力されたパルスの前記数がゼロでない場合、前記位相デジタル出力が前記数を備える、請求項23に記載の位相デジタル変換器。
- 前記位相デジタル出力が前記部分パルス遷移を備える、請求項23に記載の位相デジタル変換器。
- 前記部分パルス遷移が温度符号化デジタル値によって示される、請求項27に記載の位相デジタル変換器。
- 遅延線を通したパルスの部分遷移および前記遅延線を通した前記パルスの完全遷移の数の少なくとも一方に基づいて、発振器信号と基準クロックとの間の位相差の絶対値を判断するように構成された第1の信号処理経路と、
前記発振器信号と前記基準クロックとを受信するように構成され、前記位相差の符号を判断するように構成された符号生成器と
を備える位相デジタル変換器。 - 発振器信号と基準クロックとに基づいてUP信号とDOWN信号とを生成するように構成された位相周波数検出器と、
前記位相周波数検出器に結合され、前記UP信号および前記DOWN信号の一方に基づいてパルス信号を生成するように構成されたパルス生成器と、
前記パルス生成器に結合されたタップ付き遅延線と、
前記遅延線の出力に基づいて増分するように構成されたカウンタと、
前記タップ付き遅延線に結合されたレジスタと、
前記UP信号と前記DOWN信号とに基づいて読取り信号を生成するように構成され、前記レジスタまたは前記カウンタの少なくとも一方における位相差のデジタル値をラッチするように構成された読取り制御生成器と
を備える位相デジタル変換器。 - 前記パルス生成器と前記タップ付き遅延線との間に挿入され、前記パルス信号の立上りエッジの遷移時間を前記パルス信号の立下りエッジの遷移時間と整合させるように構成されたエッジアライナをさらに備える、請求項30に記載の位相デジタル変換器。
- 前記タップ付き遅延線が複数の遅延要素の直列接続を備え、前記タップ付き遅延線の各タップが、前記複数の遅延要素のうちの1つの出力に結合された、請求項30に記載の位相デジタル変換器。
- 前記複数の遅延要素が複数の非反転バッファを備える、請求項32に記載の位相デジタル変換器。
- 前記遅延線の前記出力が、前記読取り信号の状態に基づいて前記パルス生成器を再トリガするために前記パルス生成器にフィードバックされる、請求項30に記載の位相デジタル変換器。
- 前記カウンタがゼロ値を保持するとき、前記位相差の前記デジタル値が前記レジスタ値を備える、請求項30に記載の位相デジタル変換器。
- 前記カウンタがゼロでない値を保持する場合、前記位相差の前記デジタル値がカウンタ値を備える、請求項30に記載の位相デジタル変換器。
- 前記発振器信号の遷移と前記基準クロックの遷移とに基づいて、UP信号とDOWN信号とを含む位相周波数検出信号を生成するための手段と、
前記UP信号とDOWN信号とに基づいて変換スタート信号と変換ストップ信号とを生成するための手段と、
前記UP信号および前記DOWN信号の一方に基づいてパルスを生成するための手段と、
前記パルスを生成するための前記手段に結合された遅延のための手段と、
遅延のための前記手段の出力に結合されたカウントするための手段と、
前記スタート信号と前記ストップ信号とに基づいて、さらに、カウントするための前記手段の出力と、遅延のための前記手段を通した前記パルスの部分遷移とに基づいて、時間を位相差のデジタル値に変換するための手段と
を備える位相デジタル変換器。 - 遅延のための前記手段が、
タップ付き遅延線と、
マルチビットレジスタの各ビットが前記タップ付き遅延線のタップに対応する、マルチビットレジスタと
を備える、請求項37に記載の位相デジタル変換器。 - 前記部分遷移を判断するために、遅延のための前記手段を通した部分遷移をラッチするための手段をさらに備え、
前記位相差の前記デジタル値が、ラッチするため前記手段からの符号化出力を備える
請求項37に記載の位相デジタル変換器。 - 前記位相差の前記デジタル値が、カウントするための前記手段の0でない出力を備える、請求項37に記載の位相デジタル変換器。
- デジタル制御発振器(DCO)と、
前記DCOに結合された入力と、デジタル分周出力信号を与えるように構成された出力とを有するデジタル分周器と、
基準発振器クロックに結合された第1の入力と前記デジタル分周器の前記出力に結合された第2の入力とを有する位相周波数検出器であって、前記デジタル分周出力信号と前記基準発振器クロックとに基づいてUP信号とDOWN信号とを生成するように構成された前記位相周波数検出器と、
前記UP信号を受信する第1の入力と、前記DOWN信号を受信する第2の入力と、前記基準発振器クロックを受信する第3の入力とを有する位相デジタル変換器であって、前記UP信号または前記DOWN信号の一方に基づいてパルス信号を生成するように構成され、さらに、遅延線を通した前記パルス信号の完全遷移および前記遅延線を通した前記パルスの部分遷移の少なくとも一方に基づいて前記デジタル分周出力信号と前記基準発振器クロックとの間の位相差のデジタル値を判断するように構成された位相デジタル変換器と、
前記位相デジタル変換器の出力に結合された入力と、前記DCOの制御入力に結合された出力とを有するデジタルループフィルタと
を備える完全デジタル位相ロックループ(ADPLL)。 - 変調器と、
前記デジタルループフィルタの前記出力に結合された第1の入力と、前記変調器の出力に結合された第2の入力と、前記DCOの前記制御入力に結合された出力とをもつコンバイナと
をさらに備える、請求項41に記載のADPLL。 - 前記デジタル分周器が分数分周器を備える、請求項41に記載のADPLL。
- 前記位相デジタル変換器が、
前記位相周波数検出器に結合され、前記UP信号および前記DOWN信号の一方に基づいて前記パルス信号を生成するように構成されたパルス生成器と、
前記遅延線の出力に基づいて増分するように構成されたカウンタと、
前記遅延線に結合され、前記遅延線を通した前記パルス信号の前記部分遷移を表すデジタル値を判断するように構成されたレジスタと、
前記UP信号と前記DOWN信号とに基づいて読取り信号を生成するように構成され、前記レジスタまたは前記カウンタの少なくとも一方に前記位相差のデジタル値をラッチするように構成された読取り制御生成器と
を備える、請求項41に記載のADPLL。
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