KR20160146752A - 저잡음 위상 동기 루프들 - Google Patents

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KR20160146752A
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oscillating signal
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정식 양
틴 캣 엔구옌
아라 비카키
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퀄컴 인코포레이티드
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

오실레이팅 신호를 생성하기 위한 회로들 및 방법들의 양상들이 개시된다. 이 회로는, 2개의 입력 신호들 사이의 위상차에 대한 응답으로 제 1 신호 및 제 2 신호를 출력하도록 구성된 위상 검출기를 포함한다. 위상 검출기는 추가로, 제 2 신호를 출력할 때 제 1 신호를 디스에이블하고 그리고 제 1 신호를 출력할 때 제 2 신호를 디스에이블하도록 구성된다. 이 회로는, 제 1 신호 및 제 2 신호에 대한 응답으로 튜너블 주파수를 갖는 오실레이팅 신호를 생성하도록 구성된 VCO(voltage controlled oscillator)를 더 포함한다.

Description

저잡음 위상 동기 루프들{LOW NOISE PHASE LOCKED LOOPS}
관련 출원에 대한 상호-참조
[0001] 본 출원은 2014년 4월 30일자로 출원되고 발명의 명칭이 "LOW NOISE PHASE LOCKED LOOPS"인 U.S 특허 출원 제14/266,730호를 우선권으로 주장하며, 이는 그 전체가 인용에 의해 본 명세서에 명백히 포함된다.
분야
[0002] 본 개시내용은, 일반적으로 전자 회로들(electronic circuits)에 관한 것이고, 더욱 구체적으로는 저잡음 위상 동기 루프들(low noise phase locked loops)에 관한 것이다.
[0003] 무선 디바이스(예컨대, 셀룰러 폰 또는 스마트폰)는 무선 통신 시스템과의 2-방향 통신을 위해 데이터를 송신하고 수신할 수 있다. 무선 디바이스는 데이터 송신을 위한 송신기 및 데이터 수신을 위한 수신기를 포함할 수 있다. 데이터 송신을 위해, 송신기는 데이터로 LO(local oscillator) 신호를 변조하여 변조된 RF(radio frequency) 신호를 획득하고, 그 변조된 RF 신호를 증폭시켜 원하는 출력 전력 레벨을 갖는 출력 RF 신호를 획득하고, 그리고 출력 RF 신호를 안테나를 통해 원격의 디바이스에 송신할 수 있다. 데이터 수신을 위해, 수신기는 안테나를 통해 수신된 RF 신호를 획득하고, LO 신호로 수신된 RF 신호를 증폭시키고 다운컨버팅하고, 그리고 원격의 디바이스에 의해 전송된 데이터를 복원하기 위해 다운컨버팅된 신호를 프로세싱할 수 있다.
[0004] VCO(Voltage-controlled oscillator)들은 종종 LO 신호들을 생성하기 위해 사용된다. VCO는 오실레이터이며, 그 오실레이터의 주파수는 전압 입력에 의해 제어된다. 위상 동기 루프는 종종 송신기 또는 수신기를 튜닝하기 위해 VCO의 입력 전압을 조절하도록 사용된다. 위상 동기 루프는 일반적으로, 기준 신호의 위상과 VCO 출력의 위상을 비교하고, VCO에 입력되는 전압을 조절하여 정렬된 위상들을 유지시키는 위상 검출기를 이용하여 구현된다. 기준 신호와 VCO 출력 사이에서 위상 정렬을 정확하게 유지시키기 위한 위상 동기 루프의 능력은 VCO에서 생성되는 잡음에 부분적으로 의존한다. 위상 동기 루프들을 설계하는데 있어서 당업자들 사이에서의 공통적인 도전과제는 잡음 감소이다.
[0005] 오실레이팅 신호를 생성하기 위한 회로의 양상들이 개시된다. 이 회로는, 2개의 입력 신호들 사이의 위상차에 대한 응답으로 제 1 신호 및 제 2 신호를 출력하도록 구성된 위상 검출기를 포함한다. 위상 검출기는 추가로, 제 2 신호를 출력할 때 제 1 신호를 디스에이블하고 그리고 제 1 신호를 출력할 때 제 2 신호를 디스에이블하도록 구성된다. 이 회로는 또한, 제 1 및 제 2 신호들에 대한 응답으로 튜너블 주파수를 갖는 오실레이팅 신호를 생성하도록 구성된 VCO(voltage controlled oscillator)를 포함한다.
[0006] 오실레이팅 신호를 생성하기 위한 회로의 양상들이 개시된다. 회로는 2개의 입력 신호들 사이에서 위상차를 검출하기 위한 수단을 포함한다. 위상차를 검출하기 위한 수단은, 2개의 입력 신호들 사이의 위상차에 대한 응답으로 제 1 신호 및 제 2 신호를 출력하도록 구성된다. 위상차를 검출하기 위한 수단은 추가로, 제 2 신호를 출력할 때 제 1 신호를 디스에이블하고, 그리고 제 1 신호를 출력할 때 제 2 신호를 디스에이블하도록 구성된다. 이 회로는 또한, 제 1 및 제 2 신호들에 대한 응답으로 튜너블 주파수를 갖는 오실레이팅 신호를 생성하기 위한 수단을 포함한다.
[0007] 오실레이팅 신호를 생성하는 방법의 양상들이 개시된다. 이 방법은, 2개의 입력 신호들 사이의 위상차를 검출하는 단계를 포함한다. 위상차를 검출하는 단계는, 제 2 신호를 출력할 때 제 1 신호를 디스에이블함으로써 그리고 제 1 신호를 출력할 때 제 2 신호를 디스에이블함으로써 2개의 입력 신호들 사이의 위상차에 대한 응답으로 제 1 신호 및 제 2 신호를 출력하는 단계를 포함한다. 방법은 또한, 제 1 및 제 2 신호들에 대한 응답으로 튜너블 주파수를 갖는 오실레이팅 신호를 생성하는 단계를 포함한다.
[0008] 장치, 회로들 및 방법들의 다른 양상들이 이하의 상세한 설명으로부터 당업자들에게 쉽게 명백하게 될 것이며, 여기서 장치, 회로들 및 방법들의 다양한 양상들이 예시에 의해 도시되고 설명된다는 점이 이해되어야 한다. 실현되는 바와 같이, 이러한 양상들은 다른 형태들 그리고 상이한 형태들로 구현될 수 있으며, 이의 몇몇 세부사항들은 다양한 다른 측면들로 변형할 수 있다. 이에 따라, 도면들 및 상세한 설명은 제한적인 것이 아닌 사실상 예시적인 것으로서 간주된다.
[0009] 이제, 첨부된 도면들을 참조하여 장치, 회로들 및 방법들의 다양한 양상들이 한정이 아닌 예시에 의해 상세한 설명에 제시될 것이다.
[0010] 도 1은 무선 디바이스의 예시적인 실시예를 예시하는 개념 블록도이다.
[0011] 도 2는 무선 트랜시버의 예시적인 실시예를 예시하는 블록도이다.
[0012] 도 3은 로컬 오실레이터에 대한 위상 동기 루프의 예시적인 실시예를 예시하는 기능 블록도이다.
[0013] 도 4a는 충전 펌프 및 루프 필터에 대한 추가적인 개략적 세부사항들과 함께 로컬 오실레이터에 대한 위상 동기 루프의 예시적인 실시예를 예시하는 기능 블록도이다.
[0014] 도 4b는 충전 펌프 내 누설 전류원의 부가와 함께 도 4a의 로컬 오실레이터에 대한 위상 동기 루프의 예시적인 실시예를 예시하는 기능 블록도이다.
[0015] 도 5는 위상 동기 루프에 대한 위상 검출기의 예시적인 실시예를 예시하는 기능 블록도이다.
[0016] 도 6a는, 기준 신호가 피드백 신호를 안내(lead)할 때, 도 5의 위상 검출기의 예시적인 실시예의 동작을 예시하는 타이밍 도면이다.
[0017] 도 6b는, 기준 신호가 피드백 신호를 추적(trail)할 때, 도 5의 위상 검출기의 예시적인 실시예의 동작을 예시하는 타이밍 도면이다.
[0018] 도 7은 위상 동기 루프에 대한 위상 검출기의 대안의 예시적인 실시예를 예시하는 기능 블록도이다.
[0019] 도 8은 오실레이팅 신호를 생성하는 예시적인 방법을 예시하는 플로우차트이다.
[0020] 첨부된 도면들과 관련하여 아래에서 기술되는 상세한 설명은 본 발명의 다양한 예시적인 실시예들의 설명으로서 의도되며, 본 발명이 실시될 수 있는 유일한 실시예들만을 표현하도록 의도되는 것은 아니다. 상세한 설명은 본 발명의 완전한 이해를 제공하기 위해 특정한 세부사항들을 포함한다. 그러나, 본 발명이 이들 특정한 세부사항들 없이도 실시될 수 있다는 것이 당업자들에게 자명할 것이다. 일부 예들에서, 본 발명의 개념들을 모호하게 하는 것을 회피하기 위해 잘-알려진 구조들 및 컴포넌트들이 블록도 형태로 도시된다. 약어들(acronyms) 및 다른 기술 용어는 단지 편의 및 명료함을 위해 이용될 수 있고 본 발명의 범위를 제한하는 것으로는 의도되지 않는다.
[0021] 단어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는"을 의미하도록 본 명세서에 이용된다. "예시적인"으로 본 명세서에 설명된 임의의 실시예가 다른 실시예들에 비해 선호되거나 또는 유리한 것으로 반드시 해석되는 것은 아니다. 마찬가지로, 장치, 회로 또는 방법의 "실시예"라는 용어는, 본 발명의 모든 실시예들이 설명된 컴포넌트들, 구조, 특징들, 기능, 프로세스들, 장점들, 이점들, 또는 동작 모드들을 포함하도록 요구하지 않는다.
[0022] 용어들 "접속된(connected)", "커플링된(coupled)", 또는 이들의 임의의 변형들은, 2개 또는 그 초과의 엘리먼트들 사이의 직접적인 또는 간접적인 임의의 접속 또는 커플링을 의미하며, 함께 "접속된" 또는 "커플링된" 2개의 엘리먼트들 사이에 하나 또는 그 초과의 매개 엘리먼트들의 존재를 포함할 수 있다. 엘리먼트들 사이의 커플링 또는 접속은 물리적인, 논리적인, 또는 이들의 조합일 수 있다. 본 명세서에서 이용된 바와 같이, 2개의 엘리먼트들은, 몇몇 비-제한적인 그리고 비-포괄적인 예시들로서, 하나 또는 그 초과의 배선들, 케이블들 및/또는 인쇄 전기 접속들(printed electrical connections)의 이용에 의해서 뿐만 아니라, 무선 주파수(radio frequency) 영역, 마이크로웨이브 영역 및 광학적(가시적 및 비가시적 둘 다) 영역에서 파장들을 갖는 전자기 에너지와 같은 전자기 에너지의 이용에 의해, 함께 "접속되거나" 또는 "커플링되는" 것으로 고려될 수 있다.
[0023] "제 1", "제 2" 등과 같은 표기를 이용하는 본 명세서의 엘리먼트에 대한 임의의 참조는 일반적으로 이러한 엘리먼트들의 수량 또는 순서를 제한하지 않는다. 오히려, 이러한 표기들은 2개 또는 그 초과의 엘리먼트들 또는 엘리먼트의 인스턴스들 사이를 구별하는 편리한 방법으로서 본 명세서에서 이용될 수 있다. 따라서, 제 1 엘리먼트 및 제 2 엘리먼트에 대한 참조는, 오직 2개의 엘리먼트들만이 채용될 수 있거나 또는 제 1 엘리먼트가 제 2 엘리먼트에 반드시 선행해야만 하는 것을 의미하지는 않는다.
[0024] 본 명세서에 이용된 바와 같이, 용어들 "포함하다(comprises)", "포함하는(comprising)", "구비하다(includes)" 및/또는 "구비하는(including)"은, 본 명세서에 이용되는 경우, 언급된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그 초과의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하는 것은 아니다.
[0025] 무선 디바이스들 내에서 송신기들 및 수신기들의 주파수를 튜닝하기 위한 위상 동기 루프들의 다양한 양상들이 이제 제시될 것이다. 그러나, 당업자들이 쉽게 이해할 수 있는 바와 같이, 이러한 양상들은 다른 회로 구성들 및 디바이스들로 확대될 수 있다. 예로서, 본 발명의 다양한 양상들은, 위상 동기 루프 또는 유사한 회로를 요구하는, 잡음 채널, 주파수 합성, 클록 분포, 및 다른 적합한 용도들에서 신호 복원을 위해 사용될 수 있다. 위상 동기 루프에 대한 특정 적용에 대한 모든 참조들에 따르면, 위상 동기 루프 내에서의 임의의 컴포넌트, 구조, 특징, 기능, 또는 프로세스는 오직 위상 동기 루프의 예시적인 양상들을 예시하도록 의도되며, 여기서 이러한 양상들은 광범위한 차이의 적용들을 가질 수 있음을 이해한다.
[0026] 위상 동기 루프의 다양한 실시예들은, 무선 디바이스, 예컨대, 모바일 폰, PDA(personal digital assistant), 데스크탑 컴퓨터, 랩탑 컴퓨터, 손바닥-크기의(palm-sized) 컴퓨터, 태블릿 컴퓨터, 셋톱 박스, 내비게이션 디바이스, 워크 스테이션, 게임 콘솔, 미디어 플레이어, 또는 임의의 다른 적합한 디바이스에서 이용될 수 있다. 도 1은 이러한 무선 디바이스의 예시적인 실시예를 예시하는 개념 블록도이다. 무선 디바이스(100)는, 예로서, CDMA(Code Division Multiple Access) 시스템들, MCCDMA(Multiple-Carrier CDMA), W-CDMA(Wideband CDMA), HSPA, HSPA+(High-Speed Packet Access) 시스템들, TDMA(Time Division Multiple Access) 시스템들, FDMA(Frequency Division Multiple Access) 시스템들, SC-FDMA(Single-Carrier FDMA) 시스템들, OFDMA(Orthogonal Frequency Division Multiple Access) 시스템들, 또는 다른 다수의 액세스 기술들을 포함하는 임의의 적합한 다수의 액세스 기술을 지원하도록 구성될 수 있다. 무선 디바이스(100)는 추가로, 예로써, LTE(Long Term Evolution), EV-DO(Evolution-Data Optimized), UMB(Ultra Mobile Broadband), UTRA(Universal Terrestrial Radio Access), GSM(Global System for Mobile Communications), E-UTRA(Evolved UTRA), IEEE 802. 11(Wi-Fi), IEEE 802. 16(WiMAX), IEEE 802. 20, 플래시-OFDM, 블루투스를 포함하는 임의의 적합한 에어 인터페이스 표준, 또는 임의의 다른 적합한 에어 인터페이스 표준을 지원하도록 구성될 수 있다. 무선 디바이스(100)에 의해 지원되는 다중 액세스 기술 및 실제 에어 인터페이스 표준은 시스템에 부과되는 전반적인 설계 제약들 및 특정 애플리케이션에 의존할 것이다.
[0027] 무선 디바이스(100)는 기저대역 프로세서(102), 무선 트랜시버(104), 및 안테나(106)를 포함한다. 무선 트랜시버(104)는 송신 기능 및 수신 기능 둘 다를 지원하기 위해 하나 또는 그 초과의 LO 신호들을 생성하도록 본 개시내용 전반에 제시된 위상 동기 루프들의 다양한 양상들을 채용할 수 있다. 무선 트랜시버(104)는 안테나(106)를 거쳐 무선 채널을 통한 송신을 위해 기저대역 프로세서(102)에 의해 생성되는 데이터로 하나 또는 그 초과의 캐리어 신호들을 변조시킴으로써 송신 기능을 수행한다. 무선 트랜시버(104)는 기저대역 프로세서(102)에 의한 추가 프로세싱을 위해 데이터를 복원하기 위해 안테나(106)를 통해 무선 채널로부터 수신된 하나 또는 그 초과의 캐리어 신호들을 복조함으로써 수신 기능을 수행한다. 기저대역 프로세서(102)는, 예컨대, 무선 채널에 대한 물리적 및 전기적 인터페이스에 따라 데이터를 송신하고 수신하기 위한 물리 계층, 무선 채널로의 액세스를 관리하기 위한 데이터 링크 계층, 목적지 데이터 전송에 대한 소스를 관리하기 위한 네트워크 계층, 최종 사용자들 사이에서 데이터의 명료한 전송(transparent transfer)을 관리하기 위한 전송 계층, 및 무선 채널을 통해 네트워크로의 접속을 확립하거나 또는 지원하기 위해 바람직하거나 또는 필수적인 임의의 다른 계층들을 포함하는, 무선 통신들을 지원하는데 요구되는 기본적인 프로토콜 스택을 제공한다.
[0028] 도 2는 무선 트랜시버의 예시적인 실시예의 블록도이다. 무선 트랜시버(104)는 양방향 통신을 지원하는 송신기(200) 및 수신기(250)를 포함한다. 송신기(200) 및/또는 수신기(250)는 수퍼-헤테로다인 아키텍쳐 또는 직접-변환 아키텍쳐로 구현될 수 있다. 수퍼-헤테로다인 아키텍쳐에서, 신호는 다수의 스테이지들에서 RF와 기저대역 사이에서 (예컨대, 수신기에 대해, 일 스테이지에서는 RF로부터 IF(intermediate frequency)로, 그 다음 다른 스테이지에서는 IF로부터 기저대역으로) 변환된 주파수이다. 제로-IF 아키텍쳐로서 또한 지칭되는 직접-변환 아키텍쳐에서, 신호는 일 스테이지에서 RF와 기저대역 사이에서 변환되는 주파수이다. 수퍼-헤테로다인 및 직접-변환 아키텍쳐들은 상이한 회로 블록들을 사용할 수 있고 그리고/또는 상이한 요건들을 가질 수 있다. 도 2에 도시된 예시적인 실시예에서, 송신기(200) 및 수신기(250)는 직접-변환 아키텍쳐로 구현된다.
[0029] 송신 경로에서, 기저대역 프로세서(104)(도 1 참조)는 DAC(digital-to-analog converter)(202)에 데이터를 제공한다. DAC(202)는 디지털 입력 신호를 아날로그 출력 신호로 변환한다. 아날로그 출력 신호는, DAC(202)에 의한 종래의 디지털-투-아날로그 변환에 의해 야기된 이미지들을 제거하기 위해 아날로그 출력 신호를 필터링하는 필터(204)에 제공된다. 증폭기(206)는 증폭된 기저대역 신호를 제공하기 위해 필터(204)로부터 신호를 증폭하는데 이용된다. 혼합기(208)는 TX 로컬 오실레이터(210)로부터 LO 신호 및 증폭된 기저대역 신호를 수신한다. 혼합기(208)는 증폭된 기저대역 신호와 LO 신호를 혼합하여 상향변환된 신호를 제공한다. 필터(212)는 주파수 혼합에 의해 야기된 이미지를 제거하기 위해 상향변환된 신호를 필터링하는데 이용된다. PA(power amplifier)(214)는 원하는 출력 전력 레벨에 있는 출력 RF 신호를 획득하기 위해 필터(212)로부터 신호를 증폭시키기 위해 이용된다. 출력 RF 신호는 무선 채널을 통한 송신을 위해 듀플렉서(260)를 통해 안테나(106)로 라우팅된다.
[0030] 수신 경로에서, 안테나(106)는 원격 디바이스에 의해 송신된 신호들을 수신할 수 있다. 수신된 RF 신호는 듀플렉서(260)를 통해 수신기(250)에 라우팅될 수 있다. 수신기(250) 내에서, 수신된 RF 신호는 LNA(low noise amplifier)(252)에 의해 증폭되고 필터(254)에 의해 필터링되어 입력 RF 신호를 획득한다. 혼합기(256)는 RX 로컬 오실레이터(258)로부터 입력 RF 신호 및 LO 신호를 수신한다. 혼합기(256)는 입력 RF 신호와 LO 신호를 혼합하여 하향변환된 신호를 제공한다. 하향변환된 신호는 증폭기(260)에 의해 증폭되어 증폭된 하향변환된 신호를 획득한다. 필터(262)는 주파수 혼합에 의해 야기된 이미지들을 제거하기 위해 증폭된 하향변환된 신호를 필터링하는데 이용된다. 필터(262)로부터의 신호는 ADC(analog-to-digital converter)(264)에 제공된다. ADC(264)는 신호를 디지털 출력 신호로 변환한다. 디지털 출력 신호는 기저대역 프로세서(104)에 제공될 수 있다(도 1 참조).
[0031] 송신기(200) 및 수신기(250) 내에서의 신호들의 컨디셔닝은, 증폭기들, 필터들, 혼합기들 등의 하나 또는 그 초과의 스테이지들에 의해 수행될 수 있다. 이러한 회로들은 도 2에 도시된 구성과는 상이하게 배열될 수 있다. 게다가, 도 2에 도시되지 않은 다른 회로들이 송신기(200) 및 수신기(250) 내에서 신호들을 컨디셔닝하는데 또한 이용될 수 있다. 예컨대, 임피던스 매칭 회로들은, PA(216)의 출력에, LNA(252)의 입력에, 안테나(106)와 듀플렉서(260) 사이에 위치될 수 있는 식이다.
[0032] 로컬 오실레이터들의 다양한 실시예들은 송신기 및 수신기 기능들을 지원하는데 이용될 수 있다. 일 예시적인 실시예에서, 로컬 오실레이터는 혼합을 위해 송신기 및/또는 수신기에 LO 신호를 제공하는 VCO로 구현될 수 있다. VCO는 피드백 루프에서 튜닝된 공진기를 갖는 포지티브 피드백 증폭기이다. 오실레이션들은 위상 동기 루프에 의해 튜닝될 수 있는 공진 주파수에서 발생한다. 위상 동기 루프는, 기준 신호의 위상과 VCO 출력의 위상을 비교하고, VCO의 공진기를 튜닝하여 위상 정렬된 상태를 유지하는 위상 검출기를 이용하여 구현될 수 있다.
[0033] 도 3은 로컬 오실레이터에 대한 위상 동기 루프의 예시적인 실시예를 예시하는 기능 블록도이다. 이 실시예에서, 로컬 오실레이터는 위상 동기 루프(300)로 구현된다. 위상-동기 루프(300)는, 위상 검출기(302), 충전 펌프(304), 루프 필터(306), VCO(308), 및 프랙셔널-N 주파수 분주기(310)(주파수 분주기(312) 및 시그마 델타 변조기(314)를 가짐)를 포함한다. 위상 검출기(302)는 2개의 입력 신호들 사이에서 위상차를 검출하기 위한 수단을 제공한다. 이는, 프랙셔널-N 주파수 분주기(310)로부터 기준 신호와 피드백 신호 사이의 위상 에러를 검출하는데 이용된다. 위상 검출기(302)는 위상 에러에 기초하여 UP 신호 및 DOWN 신호를 생성한다. UP 및 DOWN 신호들은 충전 펌프(304)를 구동하는데 이용된다. 충전 펌프(304)는 전류원을 루프 필터(306)에 제공하기 위한 수단을 제공한다. 이는 검출된 위상 에러에 비례하는 전하를 루프 필터(306)로 주입한다. 루프 필터(306)는 VCO(308)를 튜닝하기 위한 제어 전압을 생성하기 위한 수단을 제공한다. 이는, 충전 펌프(304)로부터의 출력을 통합하여 VCO(308)에 입력되는 제어 전압을 생성한다. VCO(308)는 튜너블 주파수를 갖는 오실레이팅 신호를 생성하기 위한 수단을 제공한다. 이는 오실레이팅 신호를 생성하고, 그 오실레이팅 신호의 주파수는 루프 필터(306)에 의해 생성되는 제어 전압에 비례한다. 프랙셔널 N-주파수 분주기(310)는 오실레이팅 신호의 주파수를 부분적으로(fractionally) 분주함으로써 피드백 신호를 생성하기 위한 수단을 제공한다. 이는, 위상 검출기에 피드백 신호 입력을 생성하기 위해 VCO 출력의 주파수를 정수 N으로 분주하는 주파수 분주기(312)를 포함한다. 이는 또한, N과 N+1 사이의 정수가 아닌, 평균 분주기를 실현하기 위해 동기 상태 동안 N의 값을 동적으로 스위칭하는 델타-시그마 변조기(314)를 포함한다.
[0034] 도 4a는 충전 펌프 및 루프 필터에 대한 추가적인 개략적 세부사항들과 함께 로컬 오실레이터에 대한 위상 동기 루프의 예시적인 실시예를 예시하는 기능 블록도이다. 앞서 설명된 바와 같이, 위상 검출기(302)는 프랙셔널-N 주파수 분주기(310)로부터의 피드백 신호와 기준 신호를 비교하고 그 2개의 신호들 사이의 위상차에 기초하여 충전 펌프(304)를 활성화한다. 위상 검출기(302)는 위상 검출 모드 및 위상 동기 상태에서 동작한다. 이러한 이유로, 위상 검출기는 PFD(phase/frequency detector)로서 종종 지칭된다. 본 개시내용의 목적들을 위해, 용어 "위상 검출기"는 2개의 입력 신호들의 위상 및/또는 주파수에 있어서의 차이를 검출할 수 있는 컴포넌트를 포함하는 것으로 광범위하게 해석되어야 한다.
[0035] 위상 검출기(302)는 위상 검출 모드에서 동작하고, 이 위상 검출 모드에서 UP 신호 및 DOWN 신호의 듀티 사이클들은 위상 검출기(302)에 의해 측정되는 위상 에러에 기초하여 변동된다. 그 결과, 충전 펌프(304)는 2개의 신호들 사이의 위상차에 비례하는 약간의 시간 동안만 활성화된다. 루프 필터(306)는, 위상차가 제로에 도달할 때까지 VCO 출력 신호의 주파수를 조절하는 필터링된 제어 전압을 생성하는 전하를 누적한다. 이것이 발생하면, 위상 검출기(302)는 위상 동기 상태로 진입한다. 이러한 상태에서, UP 신호 및 DOWN 신호의 듀티 사이클들은 실질적으로 동일하고, 이에 따라 어떠한 순전하(net charge)도 루프 필터(306)로 주입되지 않는다. VCO(308)에 입력되는 제어 전압은 일정하게 유지되며, 이는 VCO 출력 신호가 일정한 주파수에서 유지되는 것을 보장한다.
[0036] 루프 필터(306)는 액티브이거나 또는 패시브일 수 있다. 패시브 루프 필터(306)의 예시적인 실시예는 도 4에 도시된다. 이 실시예에서, 루프 필터(306)는 충전 펌프(304) 출력과 네거티브 공급 전압 VSS(예컨대, 접지) 사이에서 직렬로 접속되는 저항기 R(408) 및 커패시터 C(410)를 포함하는 1차(first order) 루프 필터를 포함한다. 루프 필터의 대안적인 실시예들이 또한 채용될 수 있다. 예컨대, 루프 필터(306)는 저항기 R(408) 및 커패시터 C(410)와 병렬로 접속되는 여분의 극 커패시터(409)(extra pole capacitor)를 포함할 수 있다.
[0037] 또한, 충전 펌프(304)는 몇몇 방식들로 구현될 수 있다. 일 예시적인 실시예에서, 충전 펌프(304)는 충전 전류를 루프 필터(306)에 소싱하기 위한 수단을 제공하는 제 1 스위치(404) 및 루프 필터(306)로부터 방전 전류를 싱킹하기 위한 수단을 제공하는 제 2 스위치(406)로 구현된다. 제 1 스위치(404)는 PMOS 트랜지스터일 수 있고, 제 2 스위치(406)는 NMOS 트랜지스터(406)일 수 있다. PMOS 트랜지스터는 전류원(405)을 통해 포지티브 공급 전압 VDD에 접속된다. 도 4a에 도시된 바와 같이, NMOS 트랜지스터는 전류원(407)을 통해 네거티브 공급 전압 VSS에 접속된다. 전류원들(405 및 407)은 정전류원(constant current source)을 충전 펌프(304)에 제공한다. 위상 검출기(302)로부터의 UP 신호는 인버터(402)를 통해 PMOS 트랜지스터(404)를 제어하고, 위상 검출기(302)로부터의 DOWM 신호는 NMOS 트랜지스터를 제어한다. UP 신호가 위상 검출기(302)에 의해 하이 로직 레벨 상태로 구동될 때, 루프 필터(306)에서의 커패시터 C(410)는 PMOS 트랜지스터(404)를 통해 충전된다. DOWN 신호가 위상 검출기(202)에 의해 하이 로직 레벨 상태로 구동될 때, 루프 필터(306)에서의 커패시터 C(410)는 NMOS 트랜지스터(406)를 통해 방전된다. 여분의 극 커패시터(409)는 루프 필터(306)를 추가로 조절하기 위해 저항기 R(408) 및 커패시터 C(410)와 병렬로 부가될 수 있다.
[0038] 도 4b는 충전 펌프 내 누설 전류원의 부가와 함께 도 4a의 로컬 오실레이터에 대한 위상 동기 루프의 예시적인 실시예를 예시하는 기능 블록도이다. 누설 전류원은 누설 전류를 루프 필터(306)에 제공하기 위한 수단을 제공한다. 이러한 실시예에서, 누설 전류원(410)은 인접(close-in) 오프셋 주파수들에서 델타-시그마 변조기의 잡음 폴딩을 회피하는데 이용되며, 이렇게 하지 않으면, 이 잡음 폴딩이 프랙셔널-N 위상 동기 루프에서의 충전 펌프(302)의 비선형성으로 인해 발생할 수 있다. 누설 전류원(412)은 적절한 바이어싱을 통해 또는 다른 적합한 수단에 의해 하나 또는 그 초과의 트랜지스터들로 구현될 수 있다. 누설 전류원(410)은 동기 상태에서 위상 검출기(302)에 입력되는 피드백 신호와 기준 신호 사이에 일정한 평균 위상차를 야기한다. 그 결과, UP 신호 또는 DOWN 신호 중 하나는 항상, 누설 전류가 구현되는 방법에 의존하여 다른 것 보다 더 높은 듀티 사이클을 갖는다. 일부 실시예들에서, 더 좁은 펄스는 지속적인 "로우" 로직 상태로 구동될 수 있는 한편, 더 넓은 펄스는 위상차와 동일한 폭을 유지한다. 이러한 접근방식을 통해, 충전 펌프(302)에서는 전류원들의 어떠한 스위칭도 존재하지 않으며 이에 의해 잡음이 감소된다.
[0039] 도 5는 위상 동기 루프에 대한 위상 검출기의 예시적인 실시예를 예시하는 기능 블록도이다. 이러한 실시예에서, 위상 검출기(302)는 2개의 스테이지들: 제 1 스테이지(502) 및 제 2 스테이지(504)를 포함한다. 제 1 스테이지(502)는 기준 신호와 피드백 신호 사이의 위상차에 기초하여 UP 신호 및 DOWN 신호를 생성한다. 제 2 스테이지(504)는, 어떤 신호가 더 낮은 듀티 사이클을 갖는지에 의존하여 UP 신호 또는 DOWN 신호를 로우 로직 상태로 구동한다.
[0040] 제 1 스테이지(502)는 제 1 플립-플롭(506), 제 2 플립-플롭(508), 리셋 게이트(510), 및 딜레이(511)를 포함한다. 이 실시예에서, 플립-플롭들(506 및 508)은 D 플립-플롭들이고, 리셋 게이트(510)는 AND 게이트이지만, 대안적인 실시예들에서는 다른 플립-플롭들, 게이트들, 및/또는 컴포넌트들이 이용, 부가, 그리고/또는 생략될 수 있다. 플립-플롭들(506 및 508) 둘 다로의 입력들은 VDD(즉, 하이 로직 상태)까지 풀링된다. 기준 신호는 제 1 플립-플롭(506)을 클록킹하는데 이용되고, 피드백은 제 2 플립-플롭(508)을 클록킹하는데 이용된다. 그 결과, 기준 신호가 하이 로직 상태로 천이할 때 제 1 플립-플롭(506)의 출력 Q1은 하이 로직 상태로 구동되고, 피드백 신호가 하이 로직 상태로 천이함에 따라 제 2 플립-플롭(508)의 출력 Q2은 하이 로직 상태로 구동된다. 리셋 게이트(510)는 플립-플롭들(506 및 508)로부터의 2개의 출력들에 대해 "AND" 기능을 제공하는데 이용된다. 리셋 게이트(510)로부터의 출력은, 플립-플롭들(506 및 508)로부터의 출력들 둘 다가 적절한 딜레이 이후에 하이 로직 상태로 진입하면, 플립-플롭들(506 및 508) 둘 다를 리셋하는데 이용된다.
[0041] 제 2 스테이지(504)는 제 1 게이트(512), 제 2 게이트(514), 제 1 인버터(516), 및 제 2 인버터(518)를 포함하는 게이팅 회로를 포함한다. 제 1 게이트(512)는 UP 신호를 생성하는데 이용되고, 제 2 게이트(514)는 DOWN 신호를 생성하는데 이용된다. 일 실시예에서, 게이트들(512 및 514) 둘 다는 AND 게이트들이지만, 대안적인 실시예들에서 상이하게 구현될 수 있다. 예컨대, 각각의 게이트는 대안적으로, 인버터 또는 다른 적합한 수단이 후속되는 NAND 게이트로서 구현될 수 있다. 각각의 게이트(512 및 514)는, 제 2 입력이 하이 로직 상태에 있을 때, 제 1 입력에서의 신호를 출력으로 패싱하도록 기능한다. 따라서, 각각의 게이트(512 및 514)로의 제 2 입력은 인에이블 신호로서 관찰될 수 있다. 즉, 각각의 게이트(512 및 514)는, 인에이블 신호가 하이 로직 상태에 있을 때, 제 1 입력에 있는 신호를 출력으로 패싱한다. 인에이블 신호가 로우 로직 상태에 있을 때, 제 1 입력의 상태와는 상관없이 출력이 로우로 강제된다. 제 1 및 제 2 인버터들(516 및 518)은 인에이블 신호를 생성하는데 이용된다. 구체적으로, 제 1 인버터(516)는 제 1 게이트(512)에 인에이블 신호를 생성하는데 이용되고, 제 2 인버터(518)는 인에이블 신호를 제 2 게이트(514)에 생성하는데 이용된다. 설명된 실시예에서, 제 1 게이트(512)에 대한 인에이블 신호는 제 2 플립-플롭(508)의 인버팅된 출력 Q2이며, 제 2 게이트(514)에 대한 인에이블 신호는 제 1 플립-플롭(506)의 인버팅된 출력 Q1이다.
[0042] 동작시에, 제 1 플립-플롭(506)으로부터의 출력 Q1은, 제 2 플립-플롭(508)으로부터의 출력 Q2이 로우 로직 상태에 있을 때, UP 신호로서 제 1 게이트(512)를 통해 패싱된다. 제 2 플립-플롭(508)으로부터의 출력 Q2가 하이 로직 상태에 있을 때, 제 1 게이트(512)로부터 출력된 UP 신호는 로우 로직 상태로 강제된다. 유사하게, 제 2 플립-플롭(508)으로부터의 출력 Q2은, 제 1 플립-플롭(506)으로부터의 출력 Q1이 로우 로직 상태에 있을 때, DOWN 신호로서 제 2 게이트(514)를 통해 패싱된다. 제 1 플립-플롭(506)으로부터의 출력 Q1이 하이 로직 상태에 있을 때, 제 2 게이트(514)로부터 출력된 DOWN 신호는 로우 로직 상태로 강제된다.
[0043] 도 6a 및 도 6b는, 도 5의 위상 동기 루프의 예시적인 실시예의 동작을 예시하는 타이밍 도면들이다. 도 6a는, 기준 신호가 주파수 분주기로부터 피드백 신호를 안내할 때, 위상 검출기의 타이밍을 도시한다. 도 6b는, 기준 신호가 피드백 신호를 추적(trail)할 때, 위상 검출기의 타이밍을 도시한다.
[0044] 도 5 및 도 6a를 참조하면, 제 1 플립-플롭(506)으로부터의 출력 Q1 및 제 2 플립-플롭(508)으로부터의 출력 Q2 둘 다는 t0에서 로우 로직 상태에 있다. 그 결과, 제 1 및 제 2 게이트(512 및 514) 둘 다는 인버터들(516 및 518) 각각으로부터의 인버팅된 플립-플롭 출력들(Q1 및 Q2)에 의해 인에이블된다. 제 1 게이트(512)가 인에이블된 채로, 제 1 플립-플롭(506)으로부터의 로우 로직 상태 출력 Q1은 로우 로직 상태의 UP 신호를 생성하기 위해 제 1 게이트(512)를 통해 출력으로 패싱된다. 제 2 게이트(514)가 인에이블된 채로, 제 2 플립-플롭(506)으로부터의 로우 로직 상태 출력 Q2는 로우 로직 상태의 DOWN 신호를 생성하기 위해 제 2 게이트(514)를 통해 출력으로 패싱된다.
[0045] t1에서, 기준 신호는 로우 로직 상태로부터 하이 로직 상태로 천이되고, 이에 의해 제 1 플립-플롭(506)의 출력 Q1이 하이 로직 상태로 설정된다. 하이 로직 상태는 UP 신호를 하이 로직 상태로 구동시키기 위해 제 1 게이트(512)를 통해 출력으로 패싱된다. 동시에, 제 2 인버터(518)로부터의 인버팅된 플립-플롭 출력 Q1은 로우 로직 상태로 천이되고, 이에 의해 제 2 게이트(514)가 디스에이블된다.
[0046] t2에서, 피드백 신호는 로우 로직 상태로부터 하이 로직 상태로 천이되고, 이에 의해 제 2 플립-플롭(508)의 출력 Q2가 하이 로직 상태로 설정된다. 제 2 게이트(514)가 디스에이블되기 때문에, 제 2 플립-플롭(508)으로부터의 출력 Q2의 하이 로직 상태는 제 2 게이트(514)를 통해 패싱되지 않는다. 그 결과, DOWN 신호는 로우 로직 상태로 유지된다. 제 1 인버터(516)로부터의 인버팅된 플립-플롭 출력 Q2은 로우 로직 상태로 천이되고, 이에 의해 제 1 게이트(512)가 디스에이블되고 UP 신호가 로우 로직 상태로 강제된다. 출력들(Q1 및 Q2) 둘 다 하이 로직 상태에 있는 채로, 리셋 게이트(510)로부터의 출력은 하이 로직 상태로 천이되고, t3에서의 적절한 딜레이 이후에 플립-플롭들(506 및 508) 둘 다를 리셋한다. 플립-플롭들(506 및 508) 둘 다 리셋된 채로, 인버터들(516 및 518)로부터의 인버팅된 플립-플롭 출력들(Q1 및 Q2)은 하이 로직 상태로 구동되고, 이에 의해 다음 사이클 동안 제 1 및 제 2 게이트들(512 및 514) 둘 다 인에이블된다. 이러한 프로세스는, 기준 신호와 피드백 신호를 정렬함으로써 위상 동기 루프가 록(lock)을 달성할 때까지 계속된다.
[0047] 도 5 및 도 6b를 참조하면, 제 1 플립-플롭(506)으로부터의 출력 Q1 및 제 2 플립-플롭(508)으로부터의 출력 Q2 둘 다는 t0에서 로우 로직 상태에 있다. 그 결과, 제 1 및 제 2 게이트(512 및 514) 둘 다는 인버터들(516 및 518) 각각으로부터의 인버팅된 래치 출력들(Q1 및 Q2)에 의해 인에이블된다. 제 1 게이트(512)가 인에이블된 채로, 제 1 플립-플롭(506)으로부터의 로우 로직 상태 출력 Q1은 로우 로직 상태에서 UP 신호를 생성하기 위해 제 1 게이트(512)를 통해 출력으로 패싱된다. 제 2 게이트(514)가 인에이블된 채로, 제 2 플립-플롭(506)으로부터의 로우 로직 상태 출력 Q2는 로우 로직 상태에서 DOWN 신호를 생성하기 위해 제 2 게이트(514)를 통해 출력으로 패싱된다.
[0048] t1에서, 피드백 신호는 로우 로직 상태로부터 하이 로직 상태로 천이되고, 이에 의해 제 2 플립-플롭(508)의 출력 Q2이 하이 로직 상태로 설정된다. 하이 로직 상태는 DOWN 신호를 하이 로직 상태로 구동시키기 위해 제 2 게이트(514)를 통해 출력으로 패싱된다. 동시에, 제 1 인버터(516)로부터의 인버팅된 플립-플롭 출력 Q2은 로우 로직 상태로 천이되고, 이에 의해 제 1 게이트(512)가 디스에이블된다.
[0049] t2에서, 기준 신호는 로우 로직 상태로부터 하이 로직 상태로 천이되고, 이에 의해 제 1 플립-플롭(506)의 출력 Q1이 하이 로직 상태로 설정된다. 제 1 게이트(512)가 디스에이블되기 때문에, 제 1 플립-플롭(506)으로부터의 출력 Q1의 하이 로직 상태는 제 1 게이트(512)를 통해 패싱되지 않는다. 그 결과, UP 신호는 로우 로직 상태로 유지된다. 제 2 인버터(518)로부터의 인버팅된 플립-플롭 출력 Q1은 로우 로직 상태로 천이되고, 이에 의해 제 2 게이트(514)가 디스에이블되고 DOWN 신호가 로우 로직 상태로 강제한다. 출력들(Q1 및 Q2) 둘 다 하이 로직 상태에 있는 채로, 리셋 게이트(510)로부터의 출력은 하이 로직 상태로 천이되고, t3에서의 적절한 딜레이 이후에 플립-플롭들(506 및 508) 둘 다 리셋한다. 플립-플롭들(506 및 508) 둘 다 리셋된 채로, 인버터들(516 및 518)로부터의 인버팅된 플립-플롭 출력들(Q1 및 Q2)은 하이 로직 상태로 구동되고, 이에 의해 다음 사이클 동안 제 1 및 제 2 게이트들(512 및 514) 둘 다 인에이블된다. 이러한 프로세스는, 기준 신호와 피드백 신호를 정렬함으로써 위상 동기 루프가 록(lock)을 달성할 때까지 계속된다.
[0050] 도 7은 위상 동기 루프에 대한 위상 검출기의 대안의 예시적인 실시예를 예시하는 기능 블록도이다. 이 실시예에서, 제 2 스테이지에서의 인버터들은 NAND 게이트들로 대체된다. 특히, 제 1 인버터(516)(도 5 참조)는 제 1 NAND 게이트(716)로 대체되고, 제 2 인버터(518)(도 5 참조)는 제 2 NAND 게이트(718)로 대체된다. NAND 게이트들(716 및 718)은 모드-비트(mode-bit)로 하여금 2개의 상이한 동작 모드들 사이에서 위상 검출기(302)를 스위칭하도록 허용한다. 모드-비트가 하이 로직 상태로 설정된 채로, NAND 게이트들(716 및 718)은 인버터들로서 기능하며, 위상 검출기의 동작은 도 5, 도 6a 및 도 6b와 관련하여 앞서 설명된 것과 동일하다. 모드-비트가 로우 로직 상태로 구동된 채로, NAND 게이트들(716 및 718) 둘 다로부터의 출력들은 제 1 및 제 2 플립-플롭들(506 및 508) 각각의 출력들(Q1 및 Q2)의 상태와는 상관없이 항상 하이 로직 상태에 있다. 그 결과, 제 1 및 제 2 게이트들(512 및 514)은 항상 인에이블된다. 게이트들(512 및 514) 둘 다 인에이블된 채로, UP 신호는 제 1 플립-플롭(506)으로부터의 출력 Q1을 뒤따르고, DOWN 신호는 제 2 플립-플롭(508)으로부터의 출력 Q2를 뒤따른다. 이러한 모드에서는, UP 및 DOWN 신호들 둘 다가 각각의 사이클에서 펄싱될 것이다.
[0051] 따라서 이제까지 설명된 위상 검출기의 예시적인 실시예들에서, 더 낮은 듀티 사이클들을 갖는 UP 또는 DOWN 신호가 off로 게이팅된다(즉, 로우 로직 상태로 강제된다). 그러나, 더 낮은 듀티 사이클을 갖는 신호는 게이팅 이외의 수단으로 로우 로직 상태로 강제될 수 있다. 예컨대, 멀티플렉서는 DOWN 신호와 관련된 UP 신호의 듀티 사이클에 의존하여 UP 신호와 로우 로직 상태 사이를 스위칭하는데 이용될 수 있다. 유사하게, 멀티플렉서는 UP 신호와 관련된 DOWN 신호의 듀티 사이클에 의존하여 DOWN 신호와 로우 로직 상태 사이를 스위칭하는데 이용될 수 있다. 대안적으로, 일부 예시적인 실시예들에서, 더 낮은 듀티 사이클을 갖는 UP 또는 DOWN 신호는 신호를 하이 로직 상태로 구동함으로써 턴 오프될 수 있다. 당업자들은, 시스템에 부과되는 전반적인 설계 제약들 및 특정 애플리케이션에 의존하여 가장 낮은 듀티 사이클을 갖는 UP 또는 DOWN 신호를 턴 오프하도록 강제하기 위해 다양한 회로 구성들을 용이하게 설계하는 것이 가능할 것이다.
[0052] 도 8은 오실레이팅 신호를 생성하는 예시적인 방법을 예시하는 플로우차트이다.
[0053] 이 방법은, 블록(802)에서 2개의 입력 신호들 사이의 위상차를 검출하는 단계를 포함한다. 위상차에 대한 응답으로 제 1 신호 및 제 2 신호를 출력함으로써 위상차가 검출될 수 있고, 여기서 제 2 신호를 출력할 때 제 1 신호가 디스에이블되고 제 1 신호를 출력할 때 제 2 신호가 디스에이블된다. 일 예시적인 실시예에서, 게이팅 회로는, 제 2 신호를 출력할 때 제 1 신호를 디스에이블하고 제 1 신호를 출력할 때 제 2 신호를 디스에이블하는데 이용될 수 있다. 2개의 입력 신호들은 기준 신호 및 피드백 신호를 포함할 수 있다. 피드백 신호는 오실레이팅 신호의 함수이다. 일 예시적인 실시예에서, 피드백 신호는 오실레이팅 신호의 주파수를 부분적으로 분주함으로써 생성될 수 있다.
[0054] 방법은, 블록(804)에서 제 1 및 제 2 신호들에 대한 응답으로 튜너블 주파수를 갖는 오실레이팅 신호를 생성하는 단계를 더 포함한다. 제어 전압은 오실레이팅 신호의 주파수를 튜닝하는데 이용될 수 있다. 전류원은 제어 전압을 생성하는데 이용될 수 있다. 전류원은 제 1 신호에 대한 응답으로 충전 전류를 소싱하고 그리고 제 2 신호에 대한 응답으로 방전 전류를 싱킹할 수 있다. 제어 전압은 충전 전류와 방전 전류를 통합함으로써 생성될 수 있다. 누설 전류원은 또한 제어 전압의 생성시에 이용될 수 있다.
[0055] 앞서 설명된 동작의 방법에서 블록들의 특정 순서 또는 계층은 단지 예시로서 제공된다. 설계 선호도들에 기초하여, 동작의 방법에서 블록들의 특정 순서 또는 계층은 재-배열될 수 있고, 수정될 수 있고, 그리고/또는 변형될 수 있다. 첨부된 방법 청구항들은 동작의 방법에 관련된 다양한 제한사항들을 포함하지만, 인용된 제한들은 청구범위들에 명료하게 언급되지 않는 한 특정 순서 또는 계층에 의한 임의의 방식으로 제한되는 것을 의미하지는 않는다.
[0056] 이전 설명은, 임의의 당업자로 하여금 본 개시내용의 전체 범위를 완전하게 이해하게 하기 위해 제공된다. 본 명세서에 개시된 다양한 예시적인 실시예들에 대한 변형들은 용이하게 당업자들에게 자명하게 될 것이다. 따라서, 청구항들은 본 명세서에 설명된 개시내용의 다양한 양상들로 제한되지 않아야 하지만, 청구항들의 의미와 일치하는 전체 범위에 따라야만 한다. 당업자들에게 알려져 있거나 또는 후에 알려질 수 있는 본 개시내용 전반에서 설명된 다양한 양상들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들이 참조로서 명시적으로 본원에 통합되며 청구범위에 포함되는 것으로 의도된다. 더욱이, 본 명세서에 개시된 어떤 것도, 이러한 개시내용이 청구범위에 명시적으로 인용되었는지 여부에 상관없이 공중에 부여되는 것으로 의도되지 않는다. "위한 수단" 문구를 이용하여 명시적으로 엘리먼트가 언급되거나, 방법 청구범위의 경우에, "위한 단계" 문구를 이용하여 명시적으로 엘리먼트가 언급되지 않는 한, 어떠한 청구범위의 엘리먼트도 35 U. S. C. §112의 조문에 따라 해석되지 않는다.

Claims (21)

  1. 오실레이팅 신호(oscillating signal)를 생성하기 위한 회로로서,
    2개의 입력 신호들 사이의 위상차에 대한 응답으로 제 1 신호 및 제 2 신호를 출력하도록 구성된 위상 검출기 ― 상기 위상 검출기는 추가로, 상기 제 2 신호를 출력할 때 상기 제 1 신호를 디스에이블하고 상기 제 1 신호를 출력할 때 상기 제 2 신호를 디스에이블하도록 추가로 구성됨 ― ;
    상기 제 1 신호 및 상기 제 2 신호에 대한 응답으로 튜너블 주파수를 갖는 오실레이팅 신호를 생성하도록 구성된 VCO(voltage controlled oscillator)를 포함하는,
    오실레이팅 신호를 생성하기 위한 회로.
  2. 제 1 항에 있어서,
    충전 펌프 및 루프 필터를 더 포함하고,
    상기 충전 펌프는 상기 제 1 신호에 대한 응답으로 충전 전류를 소싱함으로써 그리고 상기 제 2 신호에 대한 응답으로 방전 전류를 싱킹함으로써 상기 루프 필터에 전류원을 제공하도록 구성되는,
    오실레이팅 신호를 생성하기 위한 회로.
  3. 제 2 항에 있어서,
    상기 루프 필터는 상기 VCO의 주파수를 튜닝하기 위한 제어 전압을 생성하기 위해 상기 충전 전류와 상기 방전 전류를 통합하도록 구성되는,
    오실레이팅 신호를 생성하기 위한 회로.
  4. 제 2 항에 있어서,
    상기 충전 펌프는 상기 루프 필터에 커플링된 누설 전류원을 더 포함하는,
    오실레이팅 신호를 생성하기 위한 회로.
  5. 제 1 항에 있어서,
    상기 위상 검출기는 상기 제 2 신호를 출력할 때 상기 제 1 신호를 디스에이블하고 그리고 상기 제 1 신호를 출력할 때 상기 제 2 신호를 디스에이블하도록 구성된 게이팅 회로(gating circuit)를 포함하는,
    오실레이팅 신호를 생성하기 위한 회로.
  6. 제 1 항에 있어서,
    상기 2개의 입력 신호들은 기준 신호 및 피드백 신호를 포함하고,
    상기 피드백 신호는 상기 오실레이팅 신호로부터 도출되는,
    오실레이팅 신호를 생성하기 위한 회로.
  7. 제 6 항에 있어서,
    상기 오실레이팅 신호로부터 상기 피드백 신호를 생성하도록 구성된 프랙셔널(fractional)-N 분주기를 더 포함하는,
    오실레이팅 신호를 생성하기 위한 회로.
  8. 오실레이팅 신호를 생성하기 위한 회로로서,
    2개의 입력 신호들 사이의 위상차를 검출하기 위한 수단 ― 상기 위상차를 검출하기 위한 수단은 2개의 입력 신호들 사이의 상기 위상차에 대한 응답으로 제 1 신호 및 제 2 신호를 출력하도록 구성되고, 상기 위상차를 검출하기 위한 수단은 추가로, 상기 제 2 신호를 출력할 때 상기 제 1 신호를 디스에이블하고 그리고 상기 제 1 신호를 출력할 때 상기 제 2 신호를 디스에이블하도록 구성됨 ― ;
    상기 제 1 신호 및 상기 제 2 신호에 대한 응답으로 튜너블 주파수를 갖는 오실레이팅 신호를 생성하기 위한 수단을 포함하는,
    오실레이팅 신호를 생성하기 위한 회로.
  9. 제 8 항에 있어서,
    상기 오실레이팅 신호의 주파수를 튜닝하기 위한 제어 전압을 생성하기 위한 수단,
    상기 제어 전압을 생성하기 위한 수단에 전류원을 제공하기 위한 수단을 더 포함하며,
    상기 전류원을 제공하기 위한 수단은, 상기 제 1 신호에 대한 응답으로 충전 전류를 소싱하기 위한 수단 및 상기 제 2 신호에 대한 응답으로 방전 전류를 싱킹하기 위한 수단을 포함하는,
    오실레이팅 신호를 생성하기 위한 회로.
  10. 제 9 항에 있어서,
    상기 제어 전압을 생성하기 위한 수단은, 상기 오실레이팅 신호의 주파수를 튜닝하기 위한 제어 전압을 생성하기 위해 상기 충전 전류와 상기 방전 전류를 통합하도록 구성되는,
    오실레이팅 신호를 생성하기 위한 회로.
  11. 제 9 항에 있어서,
    상기 전류원을 제공하기 위한 수단은, 상기 제어 전압을 생성하기 위한 수단에 누설 전류를 제공하기 위한 수단을 더 포함하는,
    오실레이팅 신호를 생성하기 위한 회로.
  12. 제 8 항에 있어서,
    상기 위상차를 검출하기 위한 수단은, 상기 제 2 신호를 출력할 때 상기 제 1 신호를 디스에이블하고 그리고 상기 제 1 신호를 출력할 때 상기 제 2 신호를 디스에이블하도록 구성된 게이팅 회로를 포함하는,
    오실레이팅 신호를 생성하기 위한 회로.
  13. 제 8 항에 있어서,
    상기 2개의 입력 신호들은 기준 신호 및 피드백 신호를 포함하고,
    상기 피드백 신호는 상기 오실레이팅 신호의 함수인,
    오실레이팅 신호를 생성하기 위한 회로.
  14. 제 13 항에 있어서,
    상기 오실레이팅 신호의 상기 주파수를 부분적으로(fractionally) 분주함으로써 상기 피드백 신호를 생성하기 위한 수단을 더 포함하는,
    오실레이팅 신호를 생성하기 위한 회로.
  15. 오실레이팅 신호를 생성하는 방법으로서,
    2개의 입력 신호들 사이의 위상차를 검출하는 단계 ― 상기 검출하는 단계는, 제 2 신호를 출력할 때 제 1 신호를 디스에이블함으로써 그리고 제 1 신호를 출력할 때 제 2 신호를 디스에이블함으로써 상기 2개의 입력 신호들 사이의 위상차에 대한 응답으로 제 1 신호 및 제 2 신호를 출력하는 것을 포함함 ― ;
    상기 제 1 신호 및 상기 제 2 신호에 대한 응답으로 튜너블 주파수를 갖는 오실레이팅 신호를 생성하는 단계를 포함하는,
    오실레이팅 신호를 생성하는 방법.
  16. 제 15 항에 있어서,
    상기 오실레이팅 신호의 주파수를 튜닝하기 위한 제어 전압을 생성하는 단계, 및
    상기 제 1 신호에 대한 응답으로 충전 전류를 소싱하고 상기 제 2 신호에 대한 응답으로 방전 전류를 싱킹함으로써 상기 제어 전압을 생성하기 위한 전류원을 제공하는 단계를 더 포함하는,
    오실레이팅 신호를 생성하는 방법.
  17. 제 16 항에 있어서,
    상기 제어 전압을 생성하는 단계는, 상기 충전 전류와 상기 방전 전류를 통합하는 단계를 포함하는,
    오실레이팅 신호를 생성하는 방법.
  18. 제 16 항에 있어서,
    상기 제어 전압을 생성하는 단계에 누설 전류를 제공하는 단계를 더 포함하는,
    오실레이팅 신호를 생성하는 방법.
  19. 제 15 항에 있어서,
    상기 위상차를 검출하는 단계는, 상기 제 2 신호를 출력할 때 상기 제 1 신호를 디스에이블하고 상기 제 1 신호를 출력할 때 상기 제 2 신호를 디스에이블하는 게이팅 회로를 이용하는 단계를 포함하는,
    오실레이팅 신호를 생성하는 방법.
  20. 제 15 항에 있어서,
    상기 2개의 입력 신호들은 기준 신호 및 피드백 신호를 포함하고,
    상기 피드백 신호는 상기 오실레이팅 신호의 함수인,
    오실레이팅 신호를 생성하는 방법.
  21. 제 20 항에 있어서,
    상기 오실레이팅 신호의 주파수를 부분적으로 분주함으로써 상기 피드백 신호를 생성하는 단계를 더 포함하는,
    오실레이팅 신호를 생성하는 방법.
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