CN113985721A - 时间数字转换电路及包括其的源极驱动器 - Google Patents

Abstract

本公开公开了一种用于时钟和数据恢复电路的时间数字转换电路。该时间数字转换电路可以包括：第一时间数字转换电路，在恢复时钟信号与输入信号的时钟之间的相位差大于参考相位差时启用，并且配置为输出与该相位差对应的第一数字信号；以及第二时间数字转换电路，在该相位差等于或小于所述参考相位差时启用，并且配置为输出与该相位差对应的第二数字信号。

Description

时间数字转换电路及包括其的源极驱动器

技术领域

本公开涉及显示装置，更具体地，涉及支持高速操作中时钟和数据的容易恢复的时间数字转换电路以及包括该时间数字转换电路的源极驱动器。

背景技术

通常，显示装置可以包括显示面板、源极驱动器、时序控制器等。

源极驱动器将由时序控制器提供的图像数据转换为数据电压，并将数据电压提供至显示面板。源极驱动器可以集成为芯片形式，并且可以通过考虑屏幕的尺寸和分辨率而在显示面板中配置成多个。

源极驱动器可以包括用于恢复时钟信号和数据的时钟和数据恢复电路。时钟和数据恢复电路用于从时序控制器接收其中时钟已经嵌入在数据中的输入信号，并从输入信号中恢复时钟信号和数据。

普通的时钟和数据恢复电路可以包括bang-bang相位检测器，并且可以通过使用bang-bang相位检测器来控制时钟信号的相位。

然而，如果普通的时钟和数据恢复电路恢复高速传输的数据，则bang-bang相位检测器的抖动特性可能劣化。此外，普通的时钟和数据恢复电路的问题在于，由于数字电路和模拟电路的混合，电路是复杂的，并且由于无源元件，芯片面积增加。

发明内容

各种实施方式旨在提供支持高速操作中时钟信号和数据的容易恢复的时间数字转换电路以及包括该时间数字转换电路的源极驱动器。

在实施方式中，时间数字转换电路可以包括：第一时间数字转换电路，当恢复时钟信号和输入信号的时钟之间的第一相位差大于参考相位差时被启用，并且配置成输出与第一相位差对应的第一数字信号；以及第二时间数字转换电路，当该相位差等于或小于参考相位差时被启用，并且配置成输出与该相位差对应的第二数字信号。

在实施方式中，源极驱动器可以包括：时钟和数据恢复电路，配置成通过使用时间数字转换电路从输入信号中产生恢复时钟信号和恢复数据；以及数据驱动电路，配置成将恢复数据转换为数据电压并将数据电压提供给显示面板。时间数字转换电路可以包括：第一时间数字转换电路，在恢复时钟信号与输入信号的时钟之间的第一相位差大于参考相位差时被启用，并且配置成输出与第一相位差对应的第一数字信号；以及第二时间数字转换电路，在所述第一相位差等于或小于所述参考相位差时被启用，并且配置成输出与第一相位差对应的第二数字信号。

根据实施方式，由于使用了能够将恢复时钟信号和输入信号的时钟进行比较的时间数字转换电路，因此即使在恢复高速传输的数据的操作中也可以容易地恢复时钟信号和数据。

此外，根据实施方式，使用数字电路来实施用于恢复时钟信号和数据的电路。因此，可以简化其配置，并且可以有利于工艺改变的延展性。

此外，根据实施方式，由于即使在时钟的位置根据输入信号的协议而改变的情况下也可以比较恢复时钟信号和输入信号的时钟，因此可以容易地恢复嵌入在数据中的时钟。

附图说明

图1是根据实施方式的时钟和数据恢复电路的框图。

图2是用于描述根据实施方式的时钟和数据恢复电路的操作的流程图。

图3是图1中所示的采样器的电路图。

图4是示出时间数字转换电路的示例的框图。

图5是图4中所示的第二时间数字转换电路的框图。

图6示出了恢复时钟信号和输入信号的时钟的时序图。

图7示出了恢复时钟信号和相对于恢复时钟信号具有0.5UI的相位差的第一时钟信号的相位之间的比较的时序图。

图8是用于描述图5中所示的第二时间数字转换电路的操作的流程图。

图9是图5中所示的触发器阵列的电路图。

图10是示出时间数字转换器的电路图。

具体实施方式

实施方式可以提供能够在高速操作中容易地恢复时钟和数据的时钟和数据恢复电路，以及包括该时钟和数据恢复电路的源极驱动器。

实施方式可以提供用于时钟和数据恢复电路的时间数字转换电路，以及包括该时间数字转换电路的源极驱动器。

在操作的早期阶段提供输入信号以具有时钟训练模式，然后具有其中已经嵌入时钟的数据。时钟训练模式意指包括用于恢复的时钟的时钟模式。可以在操作的早期阶段中设置的时钟训练周期中提供具有时钟训练模式的输入信号，以稳定时钟信号等。

在实施方式中，可以理解，时钟和数据恢复电路可以在操作的早期阶段接收具有时钟训练模式的输入信号，并且在粗锁定稳定在预设范围内之后，时钟和数据恢复电路将恢复时钟信号与输入信号的时钟进行比较，并接收具有其中已经嵌入时钟的数据的输入信号。图像数据和控制数据可以包括在数据中。

当恢复时钟信号和输入信号的时钟之间的时间差等于或小于参考时间时，可以启用粗锁定，并且当恢复时钟信号和输入信号的时钟之间的时间差大于参考时间时，可以禁用粗锁定。在这种情况下，恢复时钟信号可以被限定为使用输入信号的时钟恢复的时钟信号。

如上所述，时间差意指恢复时钟信号和输入信号的时钟之间的相位差。在下文中，可以理解，相位差对应于时间差。参考时间差可以理解为参考相位差。例如，假设恢复时钟信号的一个周期包括两个单位间隔(2UI)，并且恢复时钟信号的占空比是50:50，在本公开的实施方式中，参考相位差可以设置为0.5UI。可以理解，0.5UI的参考相位差对应于90°的相位差。

此外，可以理解，当恢复时钟信号和输入信号的时钟之间的相位差等于或小于0.5UI的参考相位差时，启用粗锁定，而当恢复时钟信号和输入信号的时钟之间的相位差大于0.5UI的参考相位差时，禁用粗锁定。

在实施方式中，可以限定粗循环以对准恢复时钟信号和输入信号的时钟，使得当相位差大于参考相位差时，恢复时钟信号和输入信号的时钟具有在参考相位差内的相位差。

在实施方式中，可以限定精循环以对准恢复时钟信号和输入信号的时钟，使得当相位差等于或小于参考相位差时，恢复时钟信号和输入信号的时钟具有在参考相位差内更小的相位差。

在实施方式中，诸如第一和第二的术语可用于区分各种元件。这些元件不受诸如第一和第二的术语限制。

图1是根据实施方式的时钟和数据恢复电路100的框图。

时钟和数据恢复电路100可以包括时钟恢复单元110和数据恢复单元120。

时钟恢复单元110配置成根据恢复时钟信号和输入信号DIN的时钟之间的相位差是否大于预设的参考相位差来对该相位差执行第一时间数字转换或第二时间数字转换。

此外，时钟恢复单元110配置成输出与第一时间数字转换或第二时间数字转换对应的恢复时钟信号、第一时钟信号和第二时钟信号。在这种情况下，优选地，第一时钟信号和恢复时钟信号之间的相位差不同于第二时钟信号和恢复时钟信号之间的相位差。

此外，数据恢复单元120配置成通过使用第一时钟信号和第二时钟信号从输入信号DIN中采样数据并输出恢复的数据R_DATA。

时钟恢复单元110可以接收输入信号DIN，并且可以产生与输入信号DIN的时钟的相位对应的恢复时钟信号、相对于恢复时钟信号具有0.5UI的相位差的第一时钟信号以及相对于恢复时钟信号具有1.5UI的相位差的第二时钟信号。为了描述实施方式，恢复时钟信号表示为CK0°，第一时钟信号表示为CK90°，并且第二时钟信号表示为CK270°。

时钟恢复单元110可以包括用于第一时间数字转换的第一时间数字转换电路CTDC和用于第二时间数字转换的第二时间数字转换电路DTDC。可以操作第一时间数字转换电路CTDC和第二时间数字转换电路DTDC，使得第一时间数字转换电路CTDC和第二时间数字转换电路DTDC响应于粗锁定信号C_LOCK而交替地启用和禁用。

例如，当恢复时钟信号和输入信号DIN的时钟之间的相位差大于0.5UI的参考相位差时，粗锁定信号C_LOCK的电平可以转换到用于禁用粗锁定的低逻辑电平。在这种情况下，第一时间数字转换电路CTDC启用，并且第二时间数字转换电路DTDC禁用。

此外，当恢复时钟信号和输入信号DIN的时钟之间的相位差等于或小于0.5UI的参考相位差时，粗锁定信号C_LOCK的电平可以移位到用于启用粗锁定的高逻辑电平。在这种情况下，第一时间数字转换电路CTDC禁用，并且第二时间数字转换电路DTDC启用。

时钟恢复单元110可以输出恢复时钟信号CK0°、第一时钟信号CK90°和第二时钟信号CK270°，它们具有通过使用第一时间数字转换电路CTDC的第一数字信号COUT或第二时间数字转换电路DTDC的第二数字信号DOUT来控制的振荡频率和相位。

在这种情况下，恢复时钟信号CK0°可以被反馈到第一时间数字转换电路CTDC和第二时间数字转换电路DTDC。此外，第一时钟信号CK90°可以被反馈到第二时间数字转换电路DTDC。反馈恢复时钟信号CK0°和反馈第一时钟信号CK90°可以用于对准恢复时钟信号CK0°和输入信号DIN的时钟的相位。

第一时钟信号CK90°和第二时钟信号CK270°可以提供到数据恢复单元120，并且可以用于从输入信号DIN中恢复数据。

时钟恢复单元110可以包括第一时间数字转换电路CTDC、第二时间数字转换电路DTDC、数字循环过滤器40、数字控制振荡器50和时钟分频器30。

第一时间数字转换电路CTDC可以从时序控制器接收输入信号DIN，并且可以输出与恢复时钟信号和输入信号DIN的时钟之间的相位差对应的第一数字信号COUT。时序控制器可以在操作的早期阶段发送包括时钟训练模式的输入信号DIN。

当恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差大于0.5UI的参考相位差时，第一时间数字转换电路CTDC可以用作粗循环，用于对准恢复时钟信号CK0°和输入信号DIN的时钟。

可以操作第一时间数字转换电路CTDC以通过相位对准将恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差减小到0.5UI的参考相位差内，并且可以在恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差等于或小于0.5UI的参考相位差时，通过粗锁定信号C_LOCK禁用第一时间数字转换电路CTDC。

当恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差通过第一时间数字转换电路CTDC而等于或小于0.5UI的参考相位差时，可以通过粗锁定信号C_LOCK启用第二时间数字转换电路DTDC。

第二时间数字转换电路DTDC可以从时序控制器接收具有其中已经嵌入时钟的数据的输入信号DIN，并且可以输出与恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差对应的第二数字信号DOUT。

第二时间数字转换电路DTDC可以用作精循环，用于对准恢复时钟信号CK0°和输入信号DIN的时钟，使得恢复时钟信号CK0°和输入信号DIN的时钟具有在0.5UI的参考相位差内更小的相位差。

当恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差大于0.5UI的参考相位差或者未在输入信号DIN中识别到时钟时，第二时间数字转换电路DTDC可以通过粗锁定信号C_LOCK禁用，或者可以输出保持先前的值的第二数字信号DOUT。未在输入信号DIN中识别到时钟的情况可以对应于连续数据保持逻辑“0”且未出现时钟移位的情况。

第二时间数字转换电路DTDC可以从数字控制振荡器50接收恢复时钟信号CK0°和第一时钟信号CK90°，并且可以在恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差等于或小于恢复时钟信号CK0°和第一时钟信号CK90°之间的相位差时，输出第二数字信号DOUT。

当恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差大于恢复时钟信号CK0°和第一时钟信号CK90°之间的相位差时，第二时间数字转换电路DTDC可以输出保持先前的值的第二数字信号DOUT。这对应于恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差大于0.5UI的参考相位差的情况。

数字循环过滤器40可以将第一数字信号COUT或第二数字信号DOUT转换为具有其中数字控制振荡器50可以操作的输入范围的控制信号VCON，并且可以将控制信号VCON提供至数字控制振荡器50。

数字控制振荡器50可以通过响应于控制信号VCON控制振荡频率和相位来产生具有不同相位的恢复时钟信号CK0°、第一时钟信号CK90°和第二时钟信号CK270°。

时钟分频器30可以向第一时间数字转换电路CTDC提供通过恢复时钟信号CK0°除以分频比N而获得的分频时钟信号。在这种情况下，N是自然数，并且N的值可以根据在时序控制器和源极驱动器之间配置的协议来确定。时钟分频器30可以提高输出频率并降低比较频率。

第一时间数字转换电路CTDC可以输出与分频时钟信号和输入信号的时钟之间的相位差对应的第一数字信号COUT。

数据恢复单元120可以通过使用第一时钟信号CK90°和第二时钟信号CK270°从输入信号DIN中采样图像数据，并且可以将恢复的图像数据R_DATA提供至数据驱动电路130。数据驱动电路130可以将恢复的图像数据R_DATA转换为数据电压，并将该数据电压提供至显示面板。

数据恢复单元120可以包括采样器10和串联并联电路20。

采样器10可以接收输入信号DIN，可以响应于第一时钟信号CK90°对奇数编号的数据DATA_ODD进行采样，并且可以响应于第二时钟信号CK270°对偶数编号的数据DATA_EVEN进行采样。

串联并联电路20可以分别响应于第一时钟信号CK90°和第二时钟信号CK270°将串行的奇数编号的数据DATA_ODD和串行的偶数编号的数据DATA_EVEN转换为并行数据，并输出该并行数据作为恢复的图像数据R_DATA。

源极驱动器可以包括时钟和数据恢复电路100以及数据驱动电路130。

源极驱动器可以从时序控制器接收具有时钟训练模式或者其中已经嵌入时钟的数据的输入信号DIN。

在这种情况下，时钟和数据恢复电路100可以从输入信号DIN中恢复时钟信号和数据，并且可以向数据驱动电路130提供时钟信号和数据。

数据驱动电路130可以将图像数据转换为数据电压，并将该数据电压提供至显示面板。

图2是用于描述根据实施方式的时钟和数据恢复电路100的操作的流程图。

首先，当电源接通时，可以根据预设协议确定时钟分频器30的分频比N的值(S10)。

第一时间数字转换电路CTDC可以在操作的早期阶段接收具有时钟训练模式的输入信号DIN(S20)。

此外，数字控制振荡器50的恢复时钟信号CK0°可以输入到第一时间数字转换电路CTDC(S30)。在这种情况下，恢复时钟信号CK0°可以是被时钟分频器30分频的分频时钟信号，并且可以输入到第一时间数字转换电路CTDC。

可以操作第一时间数字转换电路CTDC作为粗循环，用于相位对准。

第一时间数字转换电路CTDC将以分频时钟信号形式输入的恢复时钟信号CK0°和输入信号DIN的时钟进行比较(S30)。

当恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差等于或小于0.5UI的参考相位差时，可以在第一时间数字转换电路CTDC中产生粗锁定(S35)。在这种情况下，粗锁定的产生意指粗锁定的启用。粗锁定信号C_LOCK的电平移动到高逻辑电平。

此外，当产生粗锁定时，可以禁用第一时间数字转换电路CTDC，并且可以停止其操作，并且可以固定第一时间数字转换电路CTDC的第一数字信号COUT的值。结合第一时间数字转换电路CTDC的操作，可以启用和操作第二时间数字转换电路DTDC(S40)。

更具体地，当恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差通过相位对准而等于或小于0.5UI的参考相位差时，可以禁用第一时间数字转换电路CTDC。在这种情况下，可以启用第二时间数字转换电路DTDC。

此外，第二时间数字转换电路DTDC可以接收具有其中已经嵌入时钟的数据的输入信号DIN(S50)。

第二时间数字转换电路DTDC将恢复时钟信号CK0°和输入信号DIN的时钟进行比较(S60)。

当恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差等于或小于0.5UI的参考相位差时，第二时间数字转换电路DTDC可以将该相位差转换为第二数字信号DOUT(S70)。

在这种情况下，当恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差大于0.5UI的参考相位差时，第二时间数字转换电路DTDC可以输出保持先前的值的第二数字信号DOUT(S70)。

此外，当未在输入信号DIN中识别到时钟时，第二时间数字转换电路DTDC可以输出保持先前的值的第二数字信号DOUT。

此外，采样器10可以响应于第一时钟信号CK90°对奇数编号的数据DATA_ODD进行采样，并且可以响应于第二时钟信号CK270°对偶数编号的数据DATA_EVEN进行采样(S80)。

此外，串联并联电路20可以分别响应于第一时钟信号CK90°和第二时钟信号CK270°将串行的奇数编号的数据DATA_ODD和串行的偶数编号的数据DATA_EVEN转换为并行数据，并且可以输出恢复的图像数据R_DATA(S90)。

图3是图1中所示的采样器10的电路图。

采样器10可以包括第一D触发器(D-FF)12和第二D触发器(D-FF)14。

第一D触发器12可以接收具有其中已经嵌入时钟的数据的输入信号DIN，并且可以响应于第一时钟信号CK90°输出输入信号DIN的奇数编号的数据DATA_ODD。

第二D触发器14可以接收具有其中已经嵌入时钟的数据的输入信号DIN，并且可以响应于第二时钟信号CK270°输出输入信号DIN的偶数编号的数据DATA_EVEN。

图4是根据实施方式的时钟和数据恢复电路100的时间数字转换电路35的框图。

时间数字转换电路35可以包括第一时间数字转换电路CTDC、第二时间数字转换电路DTDC和复用器42。

参考图1可以理解图4的第一时间数字转换电路CTDC和第二时间数字转换电路DTDC的操作，并且省略其详细描述。

复用器42可以配置成在粗锁定信号C_LOCK禁用时选择第一数字信号COUT，在粗锁定信号C_LOCK启用时选择第二数字信号DOUT，并将选择的数字信号输出到数字循环过滤器40作为数字信号SOUT。

图4的时间数字转换电路35示出为包括复用器42。对于另一示例，复用器42可以包括在图1的数字循环过滤器40中。

图5是图4中所示的第二时间数字转换电路DTDC的框图。

第二时间数字转换电路DTDC可以包括第一时间数字转换器TDC1、第二时间数字转换器TDC2、比较器60、触发器阵列70和编码器80。

第一时间数字转换器TDC1可以输出与恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差对应的数字值，即，第一输出信号OUT1。

第二时间数字转换器TDC2可以输出与恢复时钟信号CK0°和第一时钟信号CK90°之间的相位差对应的数字值，即，第二输出信号OUT2。

比较器60可以将第一输出信号OUT1和第二输出信号OUT2的值进行比较，并且可以基于比较的结果输出数字值，即，比较信号COMP。

例如，当第一输出信号OUT1的值(即，恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差)等于或小于第二输出信号OUT2的值(即，恢复时钟信号CK0°和第一时钟信号CK90°之间的相位差)时，比较器60可以输出启用的比较信号COMP。

触发器阵列70可以响应于启用的比较信号COMP而更新和存储第一输出信号OUT1，并且可以响应于禁用的比较信号COMP而输出经更新的值作为触发器信号FOUT，或者可以输出未经更新的保持先前的值的触发器信号FOUT。

例如，当第一输出信号OUT1的值等于或小于第二输出信号OUT2的值时，触发器阵列70可以响应于启用的比较信号COMP输出第n个第一输出信号OUT1作为第n个触发器信号FOUT。

相反，当第一输出信号OUT1的值大于第二输出信号OUT2的值时，触发器阵列70可以响应于禁用的比较信号COMP保持第(n-1)个第一输出信号OUT1并输出第(n-1)个第一输出信号OUT1作为第n个触发器信号FOUT。

编码器80可以将触发器信号FOUT转换为第二数字信号DOUT。

因此，编码器80可以将与恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差对应的触发器信号FOUT转换为第二数字信号DOUT。

如上所述，当第一输出信号OUT1的值等于或小于第二输出信号OUT2的值时，第二时间数字转换电路DTDC可以将第一输出信号OUT1转换为第二数字信号DOUT。

此外，当第一输出信号OUT1的值大于第二输出信号OUT2的值时，第二时间数字转换电路DTDC可以输出保持先前的值的第二数字信号DOUT。

例如，当第n个第一输出信号OUT1的值大于第二输出信号OUT2的值时，第二时间数字转换电路DTDC可以输出保持第(n-1)个第二数字信号DOUT的值的第n个第二数字信号DOUT。

此外，当未在输入信号DIN中识别到时钟时，第二时间数字转换电路DTDC可以输出保持先前的值的第二数字信号DOUT。

图6示出了恢复时钟信号CK0°和输入信号DIN的时钟的时序图。

参考图6，可以周期性地输入输入信号DIN的时钟。恢复时钟信号CK0°和输入信号DIN的时钟的相位可以通过第一时间数字转换电路CTDC的粗循环操作和第二时间数字转换电路DTDC的精循环操作来对准。

在这种情况下，当未在输入信号DIN中识别到时钟时，时间数字转换电路35可以保持第二数字信号DOUT的先前的值，使得不执行粗循环操作或精循环操作。

例如，当未在第n个输入信号DIN中识别到时钟时，时间数字转换电路35可以保持第n个第二数字信号DOUT的值作为第(n-1)个第二数字信号DOUT的值。

这是为了防止数字控制振荡器50的输出改变，因为当恢复时钟信号CK0°和输入信号DIN的时钟之间的差值未确定时，时间数字转换电路35的输出变为最大值。

图7示出了恢复时钟信号CK0°和第一时钟信号CK90°的时序图。

图7示出了恢复时钟信号CK0°和第一时钟信号CK90°之间的相位差被设置为0.5UI的参考相位差。

第二时间数字转换电路DTDC可以将恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差与如图7中所示的恢复时钟信号CK0°和第一时钟信号CK90°之间的固定相位差进行比较。

图8是用于描述图5的时间数字转换电路35的操作的流程图。

参考图8，当恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差等于或小于0.5UI的参考相位差时，可以操作第二时间数字转换电路DTDC(S11)。

第二时间数字转换器TDC2可以将与恢复时钟信号CK0°和第一时钟信号CK90°之间的相位差对应的0.5UI的参考相位差转换为数字值，并且可以输出该数字值作为第二输出信号OUT2(S12)。

第一时间数字转换器TDC1可以将恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差转换为数字值，并且可以输出该数字值作为第一输出信号OUT1(S13)。

比较器60可以将第一输出信号OUT1和第二输出信号OUT2的值进行比较，并且可以基于比较的结果输出比较信号COMP(S14)。

当第一输出信号OUT1的值等于或小于第二输出信号OUT2的值时，比较器60可以在启用状态下(即，在高逻辑电平下)输出比较信号COMP。当第一输出信号OUT1的值大于第二输出信号OUT2的值时，比较器60可以在禁用状态下(即，在低逻辑电平下)输出比较信号COMP。

触发器阵列70可以响应于比较信号COMP更新第一输出信号OUT1并输出经更新的值作为触发器信号FOUT，或者可以输出保持先前的值的触发器信号FOUT(S15)。

编码器80可以输出通过将触发器信号FOUT中的“H”的数目转换为二进制数而获得的第二数字信号DOUT(S16)。

因此，编码器80可以将恢复时钟信号CK0°和输入信号DIN的时钟之间的相位差转换为第二数字信号DOUT。

图9是图5中所示的触发器阵列70的电路图。

触发器阵列70可以包括分别与输出信号OUT1[0]至输出信号OUT1[n]对应的D触发器D-FF。

D触发器D-FF可以响应于比较信号COMP分别更新输出信号OUT1[0]至OUT1[n]，并输出经更新的触发器信号FOUT，或者可以输出保持先前的值的触发器信号FOUT。当第一输出信号OUT1的值等于或小于第二输出信号OUT2的值时，可以输入作为高逻辑电平的比较信号COMP的电平，使得可以控制D触发器D-FF的更新和触发器信号FOUT的输出。此外，当第一输出信号OUT1的值大于第二输出信号OUT2的值时，可以输入作为低逻辑电平的比较信号COMP的电平，使得可以控制触发器信号FOUT的输出和D触发器D-FF的先前的值的保持。

图10是时间数字转换器TDC的电路图。

参考图10，时间数字转换器TDC可以输出分别与输入到参考端子REF和反馈端子FEB的信号之中的相位差对应的输出信号OUT[0]到OUT[n]。

例如，时间数字转换器TDC可以根据输入到参考端子REF和反馈端子FEB的信号之中哪个信号具有较早的相位而将输出信号OUT[0]至OUT[n]输出作为“HHHLLLLL...”或“LLLHHHHH...”。

在这种情况下，“H”的数目可以确定为“HHHLLLLL....”，其中，H从最低有效位(LSB)依次定位。编码器80可以将与“H”的数目对应的比特转换为二进制数。

如上所述，根据本实施方式，由于使用了能够将数据和时钟信号进行比较的时间数字转换电路，因此即使在高速发送数据的操作中也可以容易地恢复时钟和数据。

此外，根据实施方式，由于电路被实施为数字电路，所以可以简化电路，并且可以有利于工艺改变的延展性。

此外，根据实施方式，由于即使在时钟的位置根据协议改变的情况下也可以比较时钟信号和数据，因此可以恢复嵌入在数据中的时钟。

Claims (18)

1.时间数字转换电路，包括：

第一时间数字转换电路，当恢复时钟信号和输入信号的时钟之间的第一相位差大于参考相位差时被启用，并且配置成输出与所述第一相位差对应的第一数字信号；以及

第二时间数字转换电路，当所述第一相位差等于或小于所述参考相位差时被启用，并且配置成输出与所述第一相位差对应的第二数字信号。

2.根据权利要求1所述的时间数字转换电路，其中，所述第二时间数字转换电路包括：

第一时间数字转换器，配置成输出与所述第一相位差对应的第一输出信号；以及

第二时间数字转换器，配置成输出与所述恢复时钟信号和第一时钟信号之间的第二相位差对应的第二输出信号；

其中，所述第一时钟信号与所述恢复时钟信号具有预设的所述第二相位差。

3.根据权利要求2所述的时间数字转换电路，其中，所述第二相位差与所述参考相位差相同地设置。

4.根据权利要求2所述的时间数字转换电路，其中，所述第二时间数字转换电路在所述第一输出信号的值等于或小于所述第二输出信号的值时将所述第一输出信号转换为所述第二数字信号。

5.根据权利要求2所述的时间数字转换电路，其中，所述第二时间数字转换电路还包括：

比较器，配置成将所述第一输出信号和所述第二输出信号进行比较，并基于比较结果输出比较信号；

触发器阵列，配置成响应于启用的比较信号更新所述第一输出信号，并输出所述更新的信号作为触发器信号，以及响应于禁用的比较信号输出保持先前的值的所述触发器信号；以及

编码器，配置成将所述触发器信号转换为所述第二数字信号。

6.根据权利要求2所述的时间数字转换电路，其中，所述第二时间数字转换电路在所述第一输出信号的值大于所述第二输出信号的值时输出保持先前的值的所述第二数字信号。

7.根据权利要求1所述的时间数字转换电路，其中，所述第二时间数字转换电路在未识别所述输入信号的所述时钟时输出保持先前的值的所述第二数字信号。

8.根据权利要求1所述的时间数字转换电路，还包括：

复用器，配置成根据所述第一相位差等于或者小于所述参考相位差而响应于粗锁定信号启用或者禁用来选择所述第一数字信号和所述第二数字信号中的一个，并输出所述选择的信号。

9.根据权利要求8所述的时间数字转换电路，其中，所述复用器在所述第一相位差大于所述参考相位差时选择所述第一数字信号，并且在所述第一相位差等于或小于所述参考相位差时选择所述第二数字信号。

10.源极驱动器，包括：

时钟和数据恢复电路，配置成通过使用时间数字转换电路从输入信号中产生恢复时钟信号和恢复数据；以及

数据驱动电路，配置成将所述恢复数据转换为数据电压，并将所述数据电压提供给显示面板，

其中，所述时间数字转换电路包括：

第一时间数字转换电路，当所述恢复时钟信号与所述输入信号的时钟之间的第一相位差大于参考相位差时被启用，并且配置成输出与所述第一相位差对应的第一数字信号；以及

第二时间数字转换电路，当所述第一相位差等于或小于所述参考相位差时被启用，并且配置成输出与所述第一相位差对应的第二数字信号。

11.根据权利要求10所述的源极驱动器，其中，所述第二时间数字转换电路包括：

第一时间数字转换器，配置成输出与所述第一相位差对应的第一输出信号；以及

第二时间数字转换器，配置成输出与所述恢复时钟信号和第一时钟信号之间的第二相位差对应的第二输出信号，

其中，所述第一时钟信号与所述恢复时钟信号具有所述第二相位差。

12.根据权利要求11所述的源极驱动器，其中，所述第二相位差与所述参考相位差相同地设置。

13.根据权利要求11所述的源极驱动器，其中，所述第二时间数字转换电路在所述第一输出信号的值等于或小于所述第二输出信号的值时将所述第一输出信号转换为所述第二数字信号。

14.根据权利要求11所述的源极驱动器，其中，所述第二时间数字转换电路还包括：

比较器，配置成将所述第一输出信号和所述第二输出信号进行比较，并基于比较结果输出比较信号；

触发器阵列，配置成响应于启用的比较信号更新所述第一输出信号，并输出所述更新的信号作为触发器信号，以及响应于禁用的比较信号输出保持先前的值的所述触发器信号；以及

编码器，配置成将所述触发器信号转换为所述第二数字信号，并将所述第二数字信号输出到数字循环过滤器。

15.根据权利要求11所述的源极驱动器，其中，所述第二时间数字转换电路在所述第一输出信号的值大于所述第二输出信号的值时输出保持先前的值的所述第二数字信号。

16.根据权利要求10所述的源极驱动器，其中，所述第二时间数字转换电路在未识别所述输入信号的所述时钟时输出保持先前的值的所述第二数字信号。

17.根据权利要求10所述的源极驱动器，还包括：

复用器，配置成根据所述第一相位差等于或者小于所述参考相位差而响应于粗锁定信号启用或禁用来选择所述第一数字信号和所述第二数字信号中的一个，并输出所述选择的信号。

18.根据权利要求17所述的源极驱动器，其中，所述复用器在所述第一相位差大于所述参考相位差时选择所述第一数字信号，并且当所述第一相位差等于或小于所述参考相位差时选择所述第二数字信号。

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