CN100481236C - 全数字式频率/相位恢复电路 - Google Patents
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Abstract
一种全数字式频率/相位恢复电路，包含：一磁滞比较单元，接收一输入信号，并产生一比较信号；一计数器，接收比较信号，并计数该比较信号的每个高电平与低电平相对于一计数时钟脉冲的脉冲数，并输出脉冲值；一频率计算单元，接收脉冲值并计算输入信号的每个高电平与低电平的频率，并产生一频率值；一多相位时钟脉冲产生器，根据频率值产生多个频率相同但相位不同的多个参考时钟脉冲；一转换侦测单元，接收比较信号并产生一转换信号；一相位调整单元，根据取样时钟脉冲与转换信号的相位关系产生一相位选择信号；以及一多工器，根据相位选择信号从多个参考时钟脉冲中选择并输出一个参考时钟脉冲作为取样时钟脉冲。
Description
技术领域
本发明是关于频率/相位恢复电路，特别是关于根据输入信号来产生与输入信号频率相同的多相位参考时钟脉冲，并根据输入信号的相位从多相位参考时钟脉冲选择一参考时钟脉冲作为输出时钟脉冲的全数字式频率/相位恢复电路。
背景技术
在具有交叉资料干扰(Inter Symbol Interference，ISI)的环境中，因为所读取的资料受到前后资料位的影响，所以常以部分响应最大可能PRML的技术来实现。但是，在利用部分响应最大可能PRML技术来读取资料时，必须要能正确取样输入信号，才能正确地产生资料。
图1所示为一般利用部分响应最大可能PRML技术来读取资料的架构图，例如读取光盘所烧录的资料。如该图所示，该架构包含一模拟数字转换器(Analog to Digital Converter，ADC)12、适应性均衡器(AdaptiveEqualization)13、Viterbi解码单元(Viterbi Decoder)14、以及一时序恢复单元(Timing Recovery unit)15。模拟数字转换器12接收输入信号，例如从光盘撷取的射频(Radio Frequency，RF)信号，并根据一取样时钟脉冲(Sampling Clock)取样该输入信号后，产生一取样信号。适应性均衡器13接收取样信号并产生一均衡信号。Viterbi解码单元14根据均衡信号解码出所对应的输出信号。时序恢复单元15则根据输入信号产生取样时钟脉冲给模拟数字转换器12，藉以让模拟数字转换器12可在适当取样点取样到正确信号。至于适应性均衡器13与Viterbi解码单元14的架构为已知技术，不再重复说明。
若时序恢复单元15所产生的取样时钟脉冲的相位不是最佳取样点，则可能会因为模拟数字转换器12所取样的资料偏差太大，造成Viterbi解码单元14无法解码出正确的资料。常用的PRML的同步技术包括：
1.数字同步资料接收器的时序恢复技术(Kurt H.Mueller，MarkusMuller，“Timing recovery in digital Synchronous data receivers”，IEEETrans.on Comms.，Vol.，com-24，No.5，May 1976，pp-516-531)。该算法(algorithm)的取样频率为1/T，但是只作相位同步没有频率同步。
2.磁性记录系统的特性(Alexander Taratorin，“Characterization ofMagnetic Recording Systems”，p187～188)。该系统是利用信号斜率法来产生取样时钟脉冲，该斜率法的取样频率必需大于1/T才可取得斜率信号，因此模拟数字转换器(ADC)的功率较大，设计难度也高。而且本法也只作相位同步没有频率同步。
3.对取样的接收器的ABPSK/QPSK时序错误侦测器(F.M.Gardner，“ABPSK/QPSK Timing Error Detector for Sampled Receiver”，IEEE Trans.On Comms.，vol.COM-34，pp423-429，May，1986)。该侦测器的算法的取样频率2/T，因此模拟数字转换器的功率较大，设计难度也高。本法也只作相位同步没有频率同步。
过去的方法在频率同步方面需使用非全数字式的锁相回路，因为非全数字，所以当制程进步时无法使用到其相对的好处，包括功率降低及自动布线等。
发明内容
有鉴于上述问题，本发明的目的是提供一种全数字式频率/相位恢复电路，可根据输入信号来产生与输入信号频率相同的多相位参考时钟脉冲，并根据输入信号的相位从多相位参考时钟脉冲选择一参考时钟脉冲作为取样时钟脉冲。
为达成上述目的，本发明全数字式频率/相位恢复电路包含：一磁滞比较单元(comparator with hysteresis)，接收输入信号，并产生一比较信号，该比较信号在该输入信号高于一高参考电压时转变为高电平(高位准)，且该比较信号在该输入信号低于一低参考电压时转变为低电平(低位准)；一计数器(counter)，接收比较信号，并计数该比较信号的每个周期相对于一计数时钟脉冲的脉冲数，并输出脉冲值，其中该计数时钟脉冲的频率高于该比较信号的频率；一频率计算单元(frequency calculator)，接收脉冲值，并计算输入信号的频率，并产生一频率值；一多相位时钟脉冲产生器(multi-phase clock generator)，接收频率值，并根据该频率值产生多个频率相同但相位不同的多个参考时钟脉冲；一转换侦测单元(transitiondetector)，接收比较信号，并产生一转换信号，其中该转换信号在比较信号由高电平转换为低电平以及由低电平转换为高电平时会被致能(enable)一预设时间；一相位调整单元(phase adjusting unit)，接收取样时钟脉冲与转换信号，并根据该取样时钟脉冲与转换信号的相位关系产生一相位选择信号；以及一多工器(multiplexer)，接收多个参考时钟脉冲，并根据相位选择信号从所述多个参考时钟脉冲中选择并输出一个参考时钟脉冲作为取样时钟脉冲。
由于本发明全数字式频率/相位恢复电路可根据输入信号来产生与输入信号频率相同的多相位参考时钟脉冲，并根据输入信号的相位从多相位参考时钟脉冲选择一参考时钟脉冲作为取样时钟脉冲。因此即使输入信号的频率改变，本发明也可随之调整多相位参考时钟脉冲的频率，使取样时钟脉冲均位于最佳取样点。
附图说明
图1所示为一般利用部分响应最大可能PRML技术来读取资料的架构图；
图2所示为使用本发明频率/相位恢复电路的部分响应最大可能PRML技术来读取资料的架构图；
图3为信道(通道)21的一种实施例；
图4A为步阶波形；
图4B所示为图3信道的函数h(t)的波形；
图5显示另一个实施PR1221信道的电路；
图6显示信道信号的一个波形例子；
图7显示频率/相位恢复单元25的实施例；
图8显示磁滞比较单元251的输出波形的一个例子；
图9显示相位调整单元256的一个实施例；
图10显示信道信号、比较信号与多相位参考时钟脉冲的示意图。
具体实施方式
以下参考图式详细说明本发明全数字式频率/相位恢复电路。
图2所示为使用本发明全数字式频率/相位恢复电路的部分响应最大可能PRML技术来读取资料的架构图。如该图所示，该架构包含一信道21、一模拟数字转换器12、适应性均衡器13、Viterbi解码单元14、以及一频率/相位恢复单元(frequency/Phase Recovery unit)25。模拟数字转换器12接收输入信号，例如从光盘撷取的射频(Radio Frequency，RF)信号，并根据一取样时钟脉冲(Sampling Clock)取样该输入信号后，产生一取样信号。适应性均衡器13接收取样信号并产生一均衡信号。Viterbi解码单元14根据均衡信号解码出所对应的输出信号。频率/相位恢复单元25则根据输入信号产生取样时钟脉冲给模拟数字转换器12，藉以让模拟数字转换器12可在适当取样点取样到正确信号。至于适应性均衡器13与Viterbi解码单元14的架构为已知技术，不再重复说明。
由于从光盘读取的输入信号为非零回复(Non-return zero，NRZ)信号，其信号不是1就是-1，因此可利用信道21将此输入信号做个转换，并输出信道信号。例如利用部分响应(Partial Response，PR1221)的信道将1或-1的输入信号转换为0、+2、-2、+4、-4、+6或-6的信号。图3为信道21的一种实施例。如该图所示，信道21可以利用C(t)*h(t)来实施，其中C(t)为一步阶函数，如图4A所示，而h(t)的波形如图4B所示。
图5显示另一个实施PR1221信道的电路。如图5所示，该信道包含4个延迟单元511～514、4个乘法器521～524、一加法单元53、以及一低通滤波器54。4个延迟单元511～514延迟一个周期T，且呈串接连接。4个乘法器521～524分别接收4个延迟单元511～514的输出信号，并分别乘上1、2、2、1的权值。加法单元53接收并加总乘法器521～524的输出。图6显示输入信号序列+1、+1、+1、+1、-1、+1、+1、+1、-1、-1、+1、+1、-1、-1、-1、-1、+1时，经过PR1221信道所产生的输出信号。该输出信号为+6、+4、+2、+2、+4、+4、0、-2、0、+2、0、-2、-4、-2。
图7显示本发明全数字式频率/相位恢复单元25的实施例。如该图所示频率/相位恢复单元25包含一磁滞比较单元(Comparator withhysteresis)251、一计数器(Counter)252、一频率计算单元(Frequencydetermination unit)253、一多相位时钟脉冲产生器(Multi-phase clockgenerator)254、一转换侦测单元(Transition detection unit)255、一相位调整单元(Phase adjusting unit)256以及一多工器(Multiplexer)257。
磁滞比较单元251接收一输入信号并产生一比较信号。该比较信号在输入信号高于一高参考电压VHref时转变为高电平，且在该输入信号低于一低参考电压VLref时转变为低电平。计数器252接收比较信号并计数该比较信号的每个高电平与低电平状态相对于一计数时钟脉冲的脉冲数，并输出脉冲值，其中该计数时钟脉冲的频率高于该比较信号的频率。频率计算单元253接收脉冲值，并计算输入信号的每个高电平与低电平状态的频率，并产生一频率值Vf。该频率计算单元可以是选择接近最小脉冲值的多个脉冲值来平均计算，并除以最小脉冲值所对应的周期数后作为前述频率值，也可以是选择接近最大脉冲值的多个脉冲值来平均计算，并除以最大脉冲值所对应的周期数后作为前述频率值。多相位时钟脉冲产生器254接收频率值，并根据该频率值产生多个频率相同但相位不同的多个参考时钟脉冲。转换侦测单元255接收比较信号，并产生一转换信号，其中该转换信号在比较信号由高电平转换为低电平以及由低电平转换为高电平时会被致能(enable)一预设时间。相位调整单元256接收取样时钟脉冲与转换信号，并根据该取样时钟脉冲与转换信号的相位关系产生一相位选择信号。而多工器257接收多个参考时钟脉冲，并根据相位选择信号从所述多个参考时钟脉冲中选择并输出一个参考时钟脉冲作为取样时钟脉冲(Sampling clock)。
因此，从图7即可清楚了解到本发明频率/相位恢复电路除了利用转换侦测单元255、相位调整单元256以及多工器257来调整取样时钟脉冲的相位外，还利用计数器252、频率计算单元253与多相位时钟脉冲产生器254来提供对应于输入信号的频率的多相位参考时钟脉冲。所以，即使输入信号的频率随着时间改变，多相位参考时钟脉冲的频率也随着调整，进而使取样时钟脉冲的频率追随着输入信号的频率，使ADC可在最佳取样点取样输入信号。而一般的时序恢复电路大都只考虑到相位的调整。
如图7所示，多相位时钟脉冲产生器254包含了数字模拟转换器(Digital to Analog Converter，DAC)2541与数字控制震荡器(Digitallycontrolled oscil lator，DCO)2542来产生多个频率相同但相位平均分配的多相位参考时钟脉冲。数字模拟转换器2541接收频率值后，产生一控制信号。数字控制震荡器2542接收该控制信号，并根据该控制信号产生多个频率相同但相位平均分配的多相位参考时钟脉冲。当然，只要能根据频率值产生对应该频率值的多相位参考时钟脉冲的电路均可使用于本发明。数字模拟转换器2541与数字控制震荡器2542本身的架构为已知技术，不是本发明的重点，不再此重复说明。
图8显示磁滞比较单元251的输出波形的一个例子。如该图所示，曲线81为输入到该磁滞比较单元251的信道信号，曲线82为经过磁滞比较后的比较信号。由于输入到该磁滞比较单元251的信道信号会有噪声的干扰，波形并不会相当理想。因此，本发明利用该磁滞比较单元251来产生理想的比较信号。在信道信号低于低参考电压时VLref时，该比较信号才会转变成低电平；而信道信号高于高参考电压时VHref时，该比较信号才会转变成高电平。因此即使该信道信号在0准位附近微幅震荡，也不会影响比较信号的输出。所以如图8所示，比较信号的转换点会比实际的取样点延后一固定时间Td，且该固定时间Td为已知。
图9显示相位调整单元256的一个实施例。如该图所示，相位调整单元256包含一延迟单元91、一相位侦测单元92以及一上下数计数器93。根据图8可以了解到比较信号的转换点会比实际的取样点延后一固定时间Td，因此，相位调整单元25的延迟单元91接收取样时钟脉冲，并延迟固定时间Td后输出为延迟信号。相位侦测单元92接收延迟信号与转换信号，并侦测所述信号的相位差后输出控制信号UP与DN。也就是，当延迟信号超前转换信号时，控制信号UP为高电平，而控制信号DN为低电平。反之，当延迟信号落后转换信号时，控制信号UP为低电平，而控制信号DN为高电平。因此，上下数计数器93即可根据控制信号UP与DN来改变相位选择信号。也就是，当控制信号UP为高电平，且调整信号触发上下数计数器93时，该上下数计数器93加1，因此多工器257可根据新的相位选择信号挑选下一个相位的参考时钟脉冲作为取样时钟脉冲，藉以将取样时钟脉冲的相位提前。而当控制信号UP为低电平，且调整信号触发上下数计数器93时，该上下数计数器93减1，因此多工器257可根据新的相位选择信号挑选上一个相位的参考时钟脉冲作为取样时钟脉冲，藉以将取样时钟脉冲的相位延后。
图10显示信道信号81、比较信号82与多相位参考时钟脉冲Clock1～Clock8的示意图。从该图可以清楚了解Clock1应为最佳的取样时钟脉冲。若此时的取样时钟脉冲为Clock3，由于延迟信号的相位落后比较信号，因此控制信号UP为低电平，而控制信号DN为高电平。所以当调整信号触发上下数计数器93时，该上下数计数器93减1，因此多工器257可根据新的相位选择信号挑选参考时钟脉冲Clock2作为取样时钟脉冲，藉以将取样时钟脉冲的相位延后。由于此时延迟信号的相位还是落后比较信号，因此控制信号UP还是低电平，而控制信号DN还是高电平。所以当调整信号再触发上下数计数器93时，该上下数计数器93再减1，因此多工器257可根据新的相位选择信号挑选参考时钟脉冲Clock1作为取样时钟脉冲，藉以将取样时钟脉冲的相位延后，而将取样时钟脉冲保持在最佳的取样点。
以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，该行业者可进行各种变形或变更。
Claims (5)
1、一种全数字式频率/相位恢复电路，是根据一输入信号的频率与相位产生一取样时钟脉冲，其特征在于包含：
一磁滞比较单元，接收前述输入信号，并产生一比较信号，该比较信号在该输入信号高于一高参考电压时转变为高电平，且该比较信号在该输入信号低于一低参考电压时转变为低电平；
一计数器，接收前述比较信号，并计数该比较信号的每个周期相对于一计数时钟脉冲的脉冲数，并输出脉冲值，其中该计数时钟脉冲的频率高于该比较信号的频率；
一频率计算单元，接收前述脉冲值，并计算前述输入信号的频率，并产生一频率值；
一多相位时钟脉冲产生器，接收前述频率值，并根据该频率值产生多个频率相同但相位不同的多个参考时钟脉冲；
一转换侦测单元，接收前述比较信号，并产生一转换信号，其中该转换信号在前述比较信号在高低电平转换时会被保持一预设时间；
一相位调整单元，接收前述取样时钟脉冲与前述转换信号，并根据该取样时钟脉冲与转换信号的相位关系产生一相位选择信号；以及
一多工器，接收前述多个参考时钟脉冲，并根据前述相位选择信号从所述多个参考时钟脉冲中选择并输出一个参考时钟脉冲作为前述取样时钟脉冲。
2、如权利要求1所述的全数字式频率/相位恢复电路，其特征在于，其中前述多相位时钟脉冲产生器包含：
一数字模拟转换器，接收前述频率值并将该频率值转换为一控制信号；以及
一数字控制震荡器，接收前述控制信号产生前述多个参考时钟脉冲，其中所述多个参考时钟脉冲之间的相位差相等。
3、如权利要求1所述的全数字式频率/相位恢复电路，其特征在于，其中前述频率计算单元是选择接近最小脉冲值的多个脉冲值来平均计算，并将计算结果除以最小脉冲值所对应的周期数后作为前述频率值。
4、如权利要求1所述的全数字式频率/相位恢复电路，其特征在于，其中前述频率计算单元是选择接近最大脉冲值的多个脉冲值来平均计算，并将计算结果除以最大脉冲值所对应的周期数后作为前述频率值。
5、如权利要求1所述的全数字式频率/相位恢复电路，其特征在于，其中前述相位调整单元包含：
一延迟单元，接收前述取样时钟脉冲并延迟一预设时间后产生一延迟信号；
一相位侦测单元，接收前述延迟信号与前述转换信号，并侦测相位后，产生相位控制信号；以及
一上下数计数器，接收前述相位控制信号，并根据该相位控制信号改变相位选择信号；
其中，若该延迟信号的相位早于前述转换信号的相位，则将前述相位选择信号加1，若该延迟信号的相位晚于前述转换信号的相位，则将前述相位选择信号减1。
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