CN105656475B - 分数除法电路及相关的校正方法 - Google Patents

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Abstract

一种分数除法电路以及相关的校正方法。该分数除法电路包含输出时钟产生电路，用来接收输入时钟信号及根据第一控制信号产生输出时钟信号，该输出时钟产生电路包含有：第一延迟单元，用来延迟该输入时钟信号以产生延迟输入时钟信号；选择单元，用来根据该第一控制信号，选择该输入时钟信号及该延迟输入时钟信号其中之一以产生该输出时钟信号；以及控制电路，用来根据除数控制信号，对该输出时钟信号进行除操作以产生该第一控制信号，其中该除数控制信号用来控制该输出时钟信号与该输入时钟信号间的比例。本发明的分数除法电路的量化电平可被缩小至0.5N，其中N为分数除法电路中除法单元的级数，以及锁相回路频率产生器的量化噪声将可被大幅降低。

Description

分数除法电路及相关的校正方法
【技术领域】
本发明的实施例涉及通信领域，尤其是涉及一种分数除法电路以及相关的校正方法。
【背景技术】
对于传统的整数型锁相回路而言，若欲实现高输出频率分辨率，现有技术会预除(pre-divide)输入时钟，以降低参考时钟频率。在此状况下，由于输出频率需为输入频率的整数倍，因此必须使用频率较低的参考时钟才可实现较精确的频率分辨率。进一步地，由于锁相回路的回路带宽不应大幅超过参考时钟频率的百分之十，因此若使用频率较低的参考时钟，锁相回路的最大带宽会被降低。带宽的降低会导致锁相回路需使用较大的电容来实现回路中的滤波器，进而造成电压控制振荡器(VCO)的相位噪声及布局面积增加。使用整数型锁相回路来达成高输出频率分辨率的另一方法为提高输出频率，然后将VCO的输出频率进行除频。此方法的缺点为功率消耗会随着输出时钟频率而大幅增加。
通常而言，现有技术也可使用分数型锁相回路来达成高输出频率分辨率。当采用分数型锁相回路时，通常会使用Δ－Σ调制器(delta-sigma modulator)来控制反馈除法器，以使反馈除法器提供的平均除数达到所设计的(分数)数值。然而，当使用Δ－Σ调制器来控制反馈除法器时，Δ－Σ调制器所产生的量化噪声(quantization noise)会被塑形从而通常位于一高频。在此状况下，量化噪声可被锁相回路输入的低通特性所衰减。在回路稳定的前提下，虽然分数型锁相回路可采用高参考时钟频率来提高回路带宽，然而推高量化噪声所需达到的滤波条件仍会使回路带宽受到一定程度的限制。
另一方面，当分数型锁相回路中反馈除法器的量化电平(quantization level)降低时，分数型锁相回路的量化噪声会随之降低。举例来说，若反馈除法器的量化电平减半(如由1变为0.5)时，量化噪声也会被减半。因此，如何设计具有精确量化电平的反馈除法器便成为业界亟欲探讨的议题。
【发明内容】
本发明实施例提供一种分数除法电路以及相关的校正方法，以解决上述背景技术中所面临的问题。
本发明的一实施例提供了一种分数除法电路，该分数除法电路包含一输出时钟产生电路，用来接收一输入时钟信号及根据一第一控制信号产生一输出时钟信号，该输出时钟产生电路包含有：一第一延迟单元，用来延迟该输入时钟信号，以产生一延迟输入时钟信号；一选择单元，用来根据该第一控制信号，选择该输入时钟信号及该延迟输入时钟信号其中之一，以产生该输出时钟信号；以及一控制电路，用来根据一除数控制信号，对该输出时钟信号进行除操作，来产生该第一控制信号，其中该除数控制信号用来控制该输出时钟信号与该输入时钟信号间的一比例。
本发明的另一实施例提供了一种分数除法电路，该分数除法电路包含：一控制电路，用来根据一第一输出时钟信号及一分数除数，产生N个选择控制信号，及根据该分数除数产生一除数控制信号；N个除法单元，用来根据一输入时钟信号及分别根据该N个选择控制信号，最终产生一第二输出时钟信号；以及一除法单元，用来根据该除数控制信号将该第二输出时钟信号除以一有理数，以产生该第一输出时钟信号，其中该有理数的量化电平为1；其中该N个除法单元中第i级除法单元根据该N个选择控制信号中第i个选择控制信号，输出一第i级单元输入时钟信号及一第i级单元延迟时钟信号其中一者作为一第i级单元输出时钟信号，其中该第i级单元延迟时钟信号是将该第i级单元输入时钟信号延迟该输入时钟信号的一时钟周期的0.5i倍所产生的信号；其中该输入时钟信号为该N级除法单元中一第一除法单元的单元输入时钟信号，该第二输出时钟信号为该N个除法单元中一第二除法单元的单元输出时钟信号，且该N个除法单元中除去该第一除法单元及该第二除法单元的每个第三除法单元的单元输入时钟信号为另一该第三除法单元的单元输出时钟信号。
本发明的又一实施例提供了一种分数除法电路的校正方法，其中该分数除法电路包含有一控制电路，用来根据一第一输出时钟信号及一分数除数，产生N个选择控制信号，及根据该分数除数产生一除数控制信号；N个除法单元，用来根据一输入时钟信号及该N个选择控制信号，产生一第二输出时钟信号；以及一除法单元，用来根据该除数控制信号将该第二输出时钟信号除以一有理数，以产生该第一输出时钟信号，其中该有理数的量化电平为1；其中该N个除法单元中第i级除法单元根据该N个选择控制信号中第i个选择控制信号，输出一第i级单元输入时钟信号及一第i级单元延迟时钟信号其中一者作为一第i级单元输出时钟信号，其中该第i级单元延迟时钟信号是将该第i级单元输入时钟信号延迟该输入时钟信号的一时钟周期的0.5i倍所产生的信号；其中该输入时钟信号为该N级除法单元中一第一除法单元的单元输入时钟信号，该第二输出时钟信号为该N个除法单元中一第二除法单元的单元输出时钟信号，且该N个除法单元中除去该第一除法单元及该第二除法单元的除法单元(后称为第三除法单元)的单元输入时钟信号为另一除法单元的单元输出时钟信号，该校正方法包含有：控制该分数除法电路执行除1+0.5m功能，其中m为小于除法单元个数N的正整数；以及根据该输入时钟信号及该第一输出时钟信号，调整第m级除法单元中第一延迟单元的延迟时间。
根据本发明实施例中分数除法电路的架构，分数除法电路的量化电平可被缩小至0.5N，其中N为分数除法电路中除法单元的级数，以及锁相回路频率产生器的量化噪声将可被大幅降低。此外，本发明实施例的分数除法电路通过利用前述实施例的校正方法进行校正，可以避免高频率范围的量化噪声被迭回锁相回路频率产生器的运作频带。
【附图说明】
图1为本发明第一实施例的分数除法电路10的结构示意图；
图2为图1所示分数除法电路10运作时相关信号的波形示意图；
图3所示为本发明第二实施例的分数除法电路30的结构示意图；
图4为图3所示分数除法电路30运作时相关信号的波形示意图；
图5为本发明第三实施例的分数除法电路50的结构示意图；
图6为本发明第四实施例的分数除法电路60的结构示意图；
图7为图6所示的分数除法电路60运作时相关信号的波形示意；
图8所示为本发明第五实施例的分数除法电路80的结构示意图；
图9为图8所示的分数除法电路80运作时相关信号的波形示意图；
图10为本发明第六实施例的分数除法电路100的结构示意图；
图11所示为本发明第七实施例的分数除法电路110的结构示意图；
图12为本发明第八实施例的分数除法电路120的结构示意图；
图13为分数除法电路100中相关信号的波形示意图；
图14为本发明第九实施例的分数除法电路140的结构示意图；
图15为本发明一实施例的校正单元CAL的结构示意图；
图16为图15所示的校正单元CAL运作时相关信号的波形示意图；
图17A为本发明另一实施例的校正单元CAL的结构示意图；
图17B为用来产生图17A中复位时时钟信号CKRE的复位时单元170的结构示意图；
图18为图17A所示校正单元CAL运作时相关信号的波形示意图；
图19为本发明又一实施例的校正单元CAL的结构示意图；
图20为图19所示校正单元CAL运作时相关信号的波形示意图；
图21为本发明实施例的分数除法电路的校正方法210的流程示意图。
【具体实施方式】
在说明书当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者通过其他装置或连接手段间接地电气连接至该第二装置。
请参考图1，图1为本发明实施例一分数除法电路10的示意图。分数除法电路10可为一集成电路中的除法器，但本发明不限于此，该集成电路例如为一基于频率合成器的锁相回路电路(phase-locked-loop(PLL)based frequency synthesizer)。如第1图所示，分数除法电路10包含有一输出时钟产生电路OCGC及一控制电路CON。输出时钟产生电路OCGC包含有一延迟单元DEL及一选择单元SEL。延迟单元DEL用来将一输入时钟信号CK延迟输入时钟信号CK的半个周期TCK，以产生一延迟输入时钟信号CKB。需注意的是，若延迟输入时钟信号CKB可由集成电路中其余电路提供时，延迟单元DEL则可被省略。选择单元SEL用来根据选择控制信号SWA及SWB，输出输入时钟信号CK及延迟输入时钟信号CKB其中之一作为输出时钟信号CKOUT。选择控制信号SWB为选择控制信号SWA的反向信号，因此选择控制信号SWA及SWB可视为一个信号。或者，选择单元SEL可仅接收选择控制信号SWA，且自己产生选择控制信号SWB。控制电路CON用来根据除数控制信号DC及输出时钟信号CKOUT，产生选择控制信号SWA及SWB。藉由调整除数控制信号DC，分数除法电路10的除数(即输出时钟信号CKOUT频率与输入时钟信号CK频率间的比例)可在1及1.5间切换。也就是说，分数除法电路10可提供除1.5(divide-by-1.5)功能。
详细来说，当除数控制信号DC指示除数为1(如除数控制信号DC为〝0〞)时，控制电路CON维持选择控制信号SWA为高逻辑准位(即〝1〞)且维持选择控制信号SWB为低逻辑准位(即〝0〞)，以使选择单元SEL输出输入时钟信号CK作为输出时钟信号CKOUT。而当除数控制信号DC指示除数为1.5(如除数控制信号DC为〝1〞)时，控制电路CON藉由将输出时钟信号CKOUT除以2，来产生选择控制信号SWA并产生选择控制信号SWA的反向信号作为选择控制信号SWB。举例来说，控制电路CON可在每接收到输出时钟信号CKOUT的2个连续上升缘时，切换选择控制信号SWA及SWB。在此状况下，输出时钟信号CKOUT的周期会成为周期TCK的1.5倍。
关于分数除法电路10的详细运作流程，请参考图2，图2为图1所示分数除法电路10运作时相关信号的波形示意图。由于选择控制信号SWB为选择控制信号SWA的反向信号，为求简洁，图2仅绘示选择控制信号SWA作为代表。在此实施例中，除数控制信号DC被设置用于指示分数除数1.5。在时间点T1，分数除法电路10开始运作。选择控制信号SWA为〝1〞，选择单元SEL输出输入时钟信号CK作为输出时钟信号CKOUT。在时间点T2时，控制电路CON接收到时间点T1后输出时钟信号CKOUT的第2个上升缘，控制电路CON切换选择控制信号SWA为〝0〞。选择单元SEL改为输出延迟输入时钟信号CKB作为输出时钟信号CKOUT。在此状况下，输出时钟信号CKOUT的第1个周期(即时间点T1～T3的时间区间)变为输入时钟信号CK的周期TCK加上周期TCK的一半(即1.5*TCK)。
在时间点T4时，控制电路CON接收到时间点T2后输出时钟信号CKOUT的第2个上升缘，控制电路CON切换选择控制信号SWA为〝1〞。选择单元SEL改为输出输入时钟信号CK作为输出时钟信号CKOUT，以此类推。由第2图可知，输出时钟信号CKOUT的第2个周期也变为1.5*TCK。换言之，将输入时钟信号CK除以1.5，即可得到输出时钟信号CKOUT的频率。
在图1中，控制电路CON包含有一D型触发器DFF、一与门AND以及一时序控制电路TCC。D型触发器DFF包含有一时钟端CLK、一输出端Q、一反向输出端Qb及一数据端D。时钟端CK用来接收输出时钟信号CKOUT，输出端Q用来产生选择控制信号SW，反向输出端Qb用来输出选择控制信号SW的反向时钟控制信号SW’。与门AND包含有一第一输入端、一第二输入端及一输出端，其中第一输入端用来接收反向选择控制信号SW’，第二输入端用来接收除数控制信号DC，且输出端耦接于D型触发器DFF的数据端D。时序控制电路TCC耦接于输出端Q，用来根据选择控制信号SW，产生选择控制信号SWA及SWB。在一实施例中，选择控制信号SWA为反向选择控制信号SW’，且选择控制信号SWB为选择控制信号SW。需注意的是，时序控制电路TCC会使选择控制信号SWA及SWB的上升缘及下降缘分开，以使选择控制信号SWA及SWB成为互不重迭(non-overlapped)的信号。若选择控制信号SW及SW’即为互不重迭的信号时，时序控制电路TCC可被省略。通过使用互不重迭的选择控制信号SWA及SWB，分数除法电路10可避免于选择控制信号SW被切换时产生突波。根据不同应用及设计理念，只要选择控制信号SWA及SWB为将输出时钟信号除以2所产生的信号，控制电路可由各式各样的方式来实现。
请参考图3，图3所示为本发明实施例一分数除法电路30的示意图。分数除法电路30相似于图1所示的分数除法电路10，因此具有相似功能的组件及沿用相同的符号。相较于图1所示的分数除法电路10，输出时钟产生电路OCGC另包含一用来提供除数X的除法单元DIV，其中除数X为一有理数(rational number)。根据选择控制信号SWA及SWB，选择单元SEL输出输入时钟信号CK及延迟输入时钟信号CKB其中之一作为选择输出信号SO至除法单元DIV。然后，除法单元DIV通过将选择输出信号SO除以除数X，来产生输出时钟信号CKOUT。在此实施例中，控制电路CON根据除数控制信号DC(即分数除法电路30的除数)及由除法单元DIV所产生的输出时钟信号CKOUT，产生选择控制信号SWA及SWB。于新增除法单元DIV后，分数除法电路30所提供的除数改为X或X+0.5。
请参考图4，图4为图3所示分数除法电路30运作时相关信号的波形示意图。由于选择控制信号SWB为选择控制信号SWA的反向信号，为求简洁，第4图仅绘示选择控制信号SWA作为代表。在此实施例中，除数控制信号DC设定为指示分数除数2.5(如除数控制信号DC设为〝1〞)。在时间点T1，分数除法电路10开始运作。选择控制信号SWA为〝1〞，选择单元SEL输出输入时钟信号CK作为输出时钟信号CKOUT，且除法单元DIV于选择输出信号SO的上升缘切换输出时钟信号CKOUT。在时间点T2时，控制电路CON接收到时间点T1后输出时钟信号CKOUT的第2个上升缘，控制电路CON切换选择控制信号SWA。在此状况下，选择单元SEL于时间点T2开始输出延迟输入时钟信号CKB作为选择控制信号SO。需注意的是，由于选择控制信号SWA在时间点T2被切换，因此除法单元DIV未在时间点T2切换输出时钟信号CKOUT。除法单元DIV改为在延迟输入时钟信号CKB的上升缘(如时间点T3)切换输出时钟信号CKOUT。输出时钟信号CKOUT的第1个周期(如时间点T1～T3的时间区间)为输入时钟信号CK的周期TCK的两倍再加上周期TCK的一半(即2.5*TCK)。
接下来，在时间点T4时，控制电路CON接收到时间点T2后输出时钟信号CKOUT的第2个上升缘，控制电路CON切换选择控制信号SWA。在此状况下，选择单元SEL输出输入时钟信号CK作为选择控制信号SO。且除法单元DIV改为在输入时钟信号CK的上升缘切换输出时钟信号CKOUT，以此类推。如图4所示，输出时钟信号CKOUT周期成为2.5*TCK。
在一实施例中，分数除法电路可由多个除法单元来实现，其中每个除法单元是由图1所示的延迟单元DEL及选择单元SEL(即输出时钟产生电路OCGC)所组成。请参考图5，图5为本发明第三实施例的分数除法电路50的结构示意图。分数除法电路50可为一集成电路中的除法器，且不限于此。如图5所示，分数除法电路50包含有N个除法单元且每一除法单元包含有一选择单元及一延迟单元，其中N为一正整数。在N个除法单元的第i级除法单元中，延迟单元DELi将输入时钟信号Cki延迟输入时钟信号CK1的周期的0.5i倍，以产生延迟输入时钟信号CKBi。选择单元SELi根据选择控制信号SWAi及SWBi，选择输入时钟信号CKi及延迟输入时钟信号CKBi其中一者作为输出。控制电路CON可为一N位的累加器(accumulator)，用来根据输出时钟信号CKOUT及除数控制信号DC产生选择控制信号SWA1～SWAN及SWB1～SWBN。通过调整选择控制信号SWA1～SWAN及SWB1～SWBN，分数除法电路50可提供除1+0.5m(divide-by-(1+0.5m))的功能，其中m为不大于N且大于0的正整数(即0＜m≤N)。换言之，输出时钟信号CKOUT的频率与输入时钟信号CK频率间的比例可为1或1+0.5m，其中0＜m≤N。
详细来说，控制电路根据输出时钟信号CKOUT及除数控制信号DC，调整选择控制信号SWA1～SWAN及SWB1～SWBN，其中除数控制信号DC为一K位元信号，且K正比于分数除法电路50所提供的除数数目。当除数控制信号指示分数除法电路50的除数为1时，控制电路CON调整控制信号SWA1～SWAN及SWB1～SWBN，以使选择单元SEL1-SELN分别输出输入时钟信号CK1-CKN(即CKOUT＝CK1)。
当除数控制信号指示分数除法电路50的除数为1+0.5m(m为小于等于N且大于0的正整数)时，控制电路CON根据时钟信号CKOUT调整选择控制信号SWA1-SWAm及SWB1-SWBm，并调整控制信号SWAm+1-SWAN及SWBm+1-SWBN来使选择单元SELm+1-SELN分别输出输入时钟信号CKm+1-CKN。选择控制信号SWA1是通过将输出时钟信号CKOUT除以2m来产生，选择控制信号SWA2是通过将输出时钟信号CKOUT除以2m－1来产生，以此类推。也就是说，当0＜i≤m时，控制电路CON通过将输出时钟信号CKOUT除以2(m－i+1)，来产生第i级的选择控制信号；而当m＜i≤N时，控制电路CON则维持第i级的选择控制信号，以使第i级除法单元中的选择单元SELi输出输入时钟信号CKi。在此状况下，输出时钟信号CKOUT的周期会变为输入时钟信号CK1的周期TCK加上周期TCK的0.5m倍(即(1+0.5m)*TCK)。也就是说，分数除法电路50通过将输入时钟信号CK1除以1+0.5m，来产生输出时钟信号CKOUT。
需注意的是，分数除法电路10是当N为1时分数除法电路50的实施例。
请参考图6，图6为本发明第四实施例的分数除法电路60的结构示意图。分数除法电路60可为一基于频率合成器的锁相环回路的反馈除法器，且不限于此。如图6所示，分数除法电路60包含有一第1级除法单元、一第2级除法单元及一控制电路CON，其中第1级除法单元是由一延迟单元DEL1及一选择单元SEL1所组成，且第2级除法单元是由一延迟单元DEL2及一选择单元SEL2所组成。也就是说，分数除法电路60为当N为2时分数除法电路50的实施例。第1级除法单元根据选择控制信号SWA1及SWB1，输出输入时钟信号CK1及延迟输入时钟信号CKB1其中一者作为第2级除法单元的输入时钟信号CK2，其中输入时钟信号CK1及延迟输入时钟信号CKB1间的相位差(即由延迟单元DEL1所产生的延迟)为输入时钟信号CK1周期TCK的一半(2-1)。相似地，第2级除法单元根据选择控制信号SWA2及SWB2，输出输入时钟信号CK2及延迟输入时钟信号CKB2其中一者作为输出时钟输出信号CKOUT，其中输入时钟信号CK2及延迟输入时钟信号CKB2间的相位差为输入时钟信号CK1周期TCK的四分之一(2-2)。控制电路CON可为2位累加器，且用来产生选择控制信号SWA1、SWB1、SWA2及SWB2。通过调整选择控制信号SWA1、SWB1、SWA2及SWB2，分数除法电路60所提供的除数(即输出时钟信号CKOUT频率与输入时钟信号CK1频率间的比例)可为1或1+0.5m(m为2或1)。换言之，分数除法电路60可提供除1.5(divide-by-1.5)功能及除1.25(divide-by-1.5)功能。
详细来说，当除数控制信号DC指示分数除法电路60的除数为1时，控制电路CON维持选择控制信号SWA1及SWA2为〝1〞且维持选择控制信号SWB1及SWB2为〝0〞，以使选择单元SEL1输出输入时钟信号CK1作为输入时钟信号CK2及使选择单元SEL2输出输入时钟信号CK2作为输出时钟信号CKOUT(即CKOUT＝CK1)。
当除数控制信号DC指示分数除法电路60的除数为1.5时，控制单元CON将输出时钟信号CKOUT除以2来产生选择控制信号SWA1及SWB1，并分别将选择控制信号SWA2及SWB2维持为〝1〞及〝0〞。举例来说，控制电路CON可在每侦测到输出时钟信号CKOUT的2个连续上升缘时，切换选择控制信号SWA1及SWB1。在此状况下，分数除法电路60的运作方式类似于分数除法电路10的运作方式，且输出时钟信号CKOUT的周期成为周期TCK的1.5倍。
当除数控制信号DC指示分数除法电路60的除数为1.25时，控制单元CON将输出时钟信号CKOUT除以22＝4来产生选择控制信号SWA1及SWB1，且将输出时钟信号CKOUT除以21＝2来产生选择控制信号SWA2及SWB2。如此一来，输出时钟信号CKOUT的周期会成为周期TCK的1.25倍。
关于分数除法电路60的详细运作方式，请参考图7。图7为图6所示的分数除法电路60运作时相关信号的波形示意图。由于选择控制信号SWB1及SWB2分别为选择控制信号SWA1及SWA2的反向信号，为求简洁，图7仅绘示选择控制信号SWA1及SWA2作为代表。此外，由于当除数为1及1.5时分数除法电路60的运作方式类似于图1所示的分数除法电路10的运作方式，因此图7仅绘示除数控制信号DC指示除数为1.25的实施例。在此实施例中，选择控制信号SWA1的周期为输出时钟信号CKOUT的4倍，且选择控制信号SWA2的周期为输出时钟信号CKOUT的2倍。于时间点T1，分数除法电路60开始运作。选择控制信号SWA1及SWA2为〝1〞，选择单元SEL1输出输入时钟信号CK1作为输入时钟信号CK2，且选择单元SEL2输出输入时钟信号CK2作为输出时钟信号CKOUT。在时间点T2，控制电路CON切换SWA2为〝0〞，选择单元SEL2改为输出延迟输入时钟信号CKB2作为输出时钟信号CKOUT。在此状况下，输出时钟信号CKOUT的第1个周期变为输入时钟信号CK1的周期TCK加上周期TCK的四分之一(即1.25*TCK)。
在时间点T3，控制电路CON切换选择控制信号SWA1为〝0〞且切换选择控制信号SWA2为〝1〞，选择单元SEL1改为延迟输入时钟信号CKB1作为输入时钟信号CK2，选择单元SEL2改为输出输入时钟信号CK2作为输出时钟信号CKOUT。输出时钟信号CKOUT的第2个周期也变为1.25*TCK。
在时间点T4，控制电路CON切换选择控制信号SWA2为〝0〞，选择单元SEL2改为输出延迟输入时钟信号CKB2作为输出时钟信号CKOUT。输出时钟信号CKOUT的第三个周期为输入时钟信号CK1的周期TCK加上周期TCK的四分之一(即1.25*TCK)。
在时间点T5，控制电路CON切换选择控制信号SWA1为〝1〞且切换选择控制信号SWA2为〝1〞，选择单元SEL1改为延迟输入时钟信号CK1作为输入时钟信号CK2，选择单元SEL2改为输出输入时钟信号CK2作为输出时钟信号CKOUT。通过重复上述根据输出时钟信号CKOUT调整选择控制信号SWA1及SWA2的流程，输出时钟信号CKOUT的周期被调整为输入时钟信号CK1的1.25倍。换言之，分数除法电路60实现了除1.25的功能。
请参考图8，图8所示为本发明第五实施例的分数除法电路80的结构示意图。分数除法电路80可为一基于频率合成器的锁相环回路的反馈除法器，且不限于此。如图8所示，分数除法电路80包含有一第1级除法单元、一第2级除法单元、一第3级除法单元及一控制电路CON，其中第1级除法单元是由一延迟单元DEL1及一选择单元SEL1所组成，第2级除法单元是由一延迟单元DEL2及一选择单元SEL2所组成，且第3级除法单元是由一延迟单元DEL3及一选择单元SEL3所组成。第1级除法单元根据选择控制信号SWA1及SWB1，输出输入时钟信号CK1及延迟输入时钟信号CKB1其中一者作为第2级除法单元的输入时钟信号CK2，其中输入时钟信号CK1及延迟输入时钟信号CKB1间的相位差(即由延迟单元DEL1所产生的延迟)为输入时钟信号CK1周期TCK的一半(2-1)。相似地，第2级除法单元根据选择控制信号SWA2及SWB2，输出输入时钟信号CK2及延迟输入时钟信号CKB2其中一者作为第3级除法单元的输入时钟信号CK3，其中输入时钟信号CK2及延迟输入时钟信号CKB2间的相位差为输入时钟信号CK1周期TCK的四分之一(2-2)。第3级除法单元根据选择控制信号SWA3及SWB3，输出输入时钟信号CK3及延迟输入时钟信号CKB3其中一者作为输出时钟信号CKOUT，其中输入时钟信号CK3及延迟输入时钟信号CKB3间的相位差为输入时钟信号CK1周期TCK的八分之一(2-3)。控制电路CON可为3位累加器，且用来产生选择控制信号SWA1～SWA3及SWB1～SWB3。通过调整选择控制信号SWA1～SWA3及SWB1～SWB3，输出时钟信号CKOUT频率与输入时钟信号CK1频率间的比例可为1、1.5、1.25或1.125(即1+0.5m，m为1、2或3)。
详细来说，当除数控制信号DC指示分数除法电路80的除数为1时，控制电路CON维持选择控制信号SWA1～SWA3为〝1〞且维持选择控制信号SWB1～SWB3为〝0〞，以使选择单元SEL1输出输入时钟信号CK1作为输入时钟信号CK2；使选择单元SEL2输出输入时钟信号CK2作为输入时钟信号CK3；及使选择单元SEL3输出输入时钟信号CK2作为输出时钟信号CKOUT(即CKOUT＝CK1)。
当除数控制信号DC指示分数除法电路80的除数为1.5时，控制单元CON将输出时钟信号CKOUT除以2来产生选择控制信号SWA1及SWB1，并将选择控制信号SWA2、SWA3维持为〝1〞及将选择控制信号SWB2、SWB3维持为〝0〞，以使选择单元SEL2输出输入时钟信号CK2作为输入时钟信号CK3及使选择单元SEL3输出输入时钟信号CK3作为输出时钟信号CKOUT。在此状况下，分数除法电路80的运作方式类似于分数除法电路10的运作方式，且输出时钟信号CKOUT的周期成为周期TCK的1.5倍。
当除数控制信号DC指示分数除法电路80的除数为1.25时，控制单元CON将输出时钟信号CKOUT除以22＝4来产生选择控制信号SWA1及SWB1；将输出时钟信号CKOUT除以21＝2来产生选择控制信号SWA2及SWB2；且将选择控制信号SWA3维持为〝1〞及将选择控制信号SWB3维持为〝0〞，以使选择单元SEL3输出输入时钟信号CK3作为输出时钟信号CKOUT。在此状况下，分数除法电路80的运作方式类似于分数除法电路60的运作方式，且输出时钟信号CKOUT的周期成为周期TCK的1.25倍。
当除数控制信号DC指示分数除法电路80的除数为1.125时，控制单元CON将输出时钟信号CKOUT除以23＝8来产生选择控制信号SWA1及SWB1；将输出时钟信号CKOUT除以22＝4来产生选择控制信号SWA2及SWB2；且将输出时钟信号CKOUT除以21＝2来产生选择控制信号SWA3及SWB3。在此状况下，输出时钟信号CKOUT的周期成为周期TCK的1.125倍。
关于分数除法电路80的详细运作方式，请参考图9。图9为图8所示的分数除法电路80运作时相关信号的波形示意图。当除数为1、1.5及1.25时分数除法电路80的运作方式可参照前述分数除法电路10及60的相关叙述，为求简洁，在此不赘述。此外，由于选择控制信号SWB1～SWB3分别为选择控制信号SWA1～SWA3的反向信号，为求简洁，图9仅绘示选择控制信号SWA1～SWA3作为代表。在图9中，除数控制信号DC指示分数除法电路80实现除1.125功能。在此状况下，选择控制信号SWA1的周期为输出时钟信号CKOUT的8倍，选择控制信号SWA2的周期为输出时钟信号CKOUT的4倍，且选择控制信号SWA3的周期为输出时钟信号CKOUT的2倍。
于时间点T1，分数除法电路80开始运作。选择控制信号SWA1～SWA3为〝1〞，选择单元SEL1输出输入时钟信号CK1作为输入时钟信号CK2，选择单元SEL2输出输入时钟信号CK2作为输入时钟信号CK3，且选择单元SEL3输出输入时钟信号CK3作为输出时钟信号CKOUT。在时间点T2，控制电路CON切换选择控制信号SWA3为〝0〞，选择单元SEL3改为输出延迟输入时钟信号CKB3作为输出时钟信号CKOUT。由于输入时钟信号CK3与延迟输入时钟信号CKB3间的相位差为周期TCK的八分之一，因此输出时钟信号CKOUT的第1个周期变为输入时钟信号CK1的周期TCK加上周期TCK的八分之一(即1.125*TCK)。
在时间点T3，控制电路CON切换选择控制信号SWA2为〝0〞且切换选择控制信号SWA3为〝1〞，选择单元SEL2改为延迟输入时钟信号CKB2作为输入时钟信号CK3，选择单元SEL3改为输出输入时钟信号CK3作为输出时钟信号CKOUT。由于由输入时钟信号CK2切换为延迟输入时钟信号CKB2的相位差为0.25*TCK，且由延迟输入时钟信号CKB3切换为输入时钟信号CK3的相位差为－0.125*TCK，因此输出时钟信号CKOUT的第2个周期维持为1.125*TCK。
在时间点T4，控制电路CON切换选择控制信号SWA3为〝0〞，选择单元SEL3改为输出延迟输入时钟信号CKB3作为输出时钟信号CKOUT。由于输入时钟信号CK3与延迟输入时钟信号CKB3间的相位差为周期TCK的八分之一，因此输出时钟信号CKOUT的第3个周期为输入1.125*TCK。
在时间点T5，控制电路CON切换选择控制信号SWA1为〝0〞、切换选择控制信号SWA2及SWA3为〝1〞，选择单元SEL1改为延迟输入时钟信号CKB1作为输入时钟信号CK2，选择单元SEL2改为延迟输入时钟信号CK2作为输入时钟信号CK3，选择单元SEL3改为输出输入时钟信号CK3作为输出时钟信号CKOUT。由于由输入时钟信号CK1切换为延迟输入时钟信号CKB1的相位差为0.5*TCK，由延迟输入时钟信号CKB2切换为输入时钟信号CK2的相位差为－0.25*TCK，且由延迟输入时钟信号CKB3切换为输入时钟信号CK3的相位差为－0.125*TCK，因此输出时钟信号CKOUT的第四个周期仍为1.125*TCK。
通过重复上述根据输出时钟信号CKOUT调整选择控制信号SWA1～SWA3的流程，输出时钟信号CKOUT的周期被调整为输入时钟信号CK1的1.125倍。换言之，分数除法电路80实现了除1.125的功能。
根据不同应用及设计理念，本领域技术人员应可实施合适的更动及修改。在一实施例中，分数除法电路50可另包含有一除法单元，此除法单元用来提供量化电平为1的除数。请参考图10，图10为本发明第六实施例的分数除法电路100的示意图。分数除法电路100类似于分数除法电路50，因此具有相似功能的组件及信号沿用相同的符号。相异于分数除法电路50，分数除法电路100另包含有一除法单元DIV。除法单元DIV用来将选择单元SELN的输出信号除以由除数控制信号DIV_CON所指示的一有理数，其中除数控制信号DIV_CON是由控制电路CON产生。值得注意的是，除数控制信号DIV_CON所指示的有理数(即除法单元DIV所提供的除数)的量化电平为1。举例来说，除法单元DIV可为提供除2/3(divide-by-2/3)功能或提供除1/2(divide-by-1/2)功能的除法器，且不限于此。在新增除法单元DIV后，分数除法电路100的量化电平可缩小至0.5N。也就是说，分数除法电路100的除数可为X+Y*0.5N(X跟Y为正整数)。
在一实施例中，分数除法电路50或100的N个除法单元的顺序可被调换，且分数除法电路50或100的功能仍可维持不变。请参考图11，图11所示为本发明第七实施例的分数除法电路110的示意图。分数除法电路110类似于分数除法电路100，因此具有相似功能的组件及信号沿用相同的符号。与分数除法电路100的不同之处在于，分数除法电路110中的第2级除法单元的位置与第N级除法单元的位置相互交换。
在一实施例中，分数除法电路50可另包含有一除法单元，且分数除法电路50中N个除法单元的顺序同时被调换。值得注意的是，除法单元的量化电平为1(如提供除2/3(divide-by-2/3)功能或提供除1/2(divide-by-1/2)功能的除法器)，且除法单元被配置在N个除法单元中任意2个除法单元之间。请参考图12，图12为本发明第八实施例的分数除法电路120的示意图。分数除法电路120类似于分数除法电路100，因此具有相似功能的组件及信号沿用相同的符号。在此实施例中，第2级除法单元的位置与第N级除法单元的位置相互交换，且除法单元DIV被配置在第1级除法单元与第N级除法单元之间。
当除法单元中延迟单元DEL1～DELN的延迟偏离设计值时，输出时钟信号CKOUT会因选择单元SEL1-SELN输入时钟信号间的不匹配而产生相位扰动。请参考图13，图13为分数除法电路100中相关信号的波形示意图。在此实施例中，除数控制信号DC指示分数除法电路100实现除X+0.5功能。在理想的情况中，输入时钟信号CK1与延迟输入时钟信号CKB1间的相位差为0.5*TCK，且输出时钟信号CKOUT的周期为理想周期TID，其中TID＝(X+0.5)*TCK。而在不匹配的状况下，输入时钟信号CK1与延迟输入时钟信号CKB1间的相位差变为0.5*TCK+ΔT，导致输出时钟信号CKOUT的第1个周期变为TID+ΔT，且输出时钟信号CKOUT的第2个周期变为TID－ΔT。输入时钟信号CK1与延迟输入时钟信号CKB1间的相位不匹配，造成输出时钟信号CKOUT的相位噪声提升。当锁相回路频率产生器采用上述实施例的分数除法电路时，高频率范围的量化噪声会因输出时钟信号CKOUT中的相位扰动而被折回至锁相回路频率产生器的运作频带。因此，N个除法单元中延迟单元DEL1～DELN的延迟需被校正。
请参考图14，图14为本发明第九实施例的分数除法电路140的结构示意图。分数除法电路140可为一集成电路中的除法器，且不限于此。分数除法电路140相似于分数除法电路100，因此功能相似的组件及信号沿用相同的符号。在此实施例中，分数除法电路140还包含有一校正单元CAL。校正单元CAL用来根据输出时钟信号CKOUT及输入时钟信号CK1，调整延迟单元DEL1-DELN的延迟。
于校正程序开始时，校正单元调整并产生一校正信号CS，以配置控制电路CON执行除X+0.5m功能(0<m≦N)。校正单元CAL比较时钟输出信号CKOUT中一时钟周期TCP1及时钟周期TCP1随后的一时钟周期TCP2，得知时钟周期TCP1与TCP2间的关系。若时钟周期TCP1与TCP2间的时间差不等于0(即TCP1≠TCP2)，校正单元CAL会根据比较结果来调整延迟单元DELm。校正单元CAL会重复上述比较连续2个时钟周期TCP1、TCP2及根据比较结果调整延迟单元DELm的流程，直至时钟周期TCP1、TCP2相等。如此一来，延迟单元DELm的延迟可被校正至设计值(即时钟周期TCK的2-m倍)。
值得注意的是，延迟单元DEL1-DELN的校正程序需按照顺序执行。换言之，在延迟单元DEL1-DELm-1的延迟被校正完成后，才可执行延迟单元DELm的校正程序，否则延迟单元DELm的校正程序将无法正常运作。
校正单元CAL可以各式各样的方式来实现。请参考图15，图15为本发明实施例一校正单元CAL的示意图。如图15所示，校正单元CAL包含有一延迟单元VCDL、一相位侦测单元PD及一运作单元COM。延迟单元VCDL可为一电压控制延迟线(voltage controlled delayline)，用来根据一延迟控制信号DCON延迟输出时钟信号CKOUT，以产生一延迟时钟信号DCS。相位侦测单元PD用来侦测输出时钟信号CKOUT的一上升缘是否对齐于延迟时钟信号DCS的一上升缘，以产生一侦测信号ALI。也就是说，相位侦测单元PD藉由侦测输出时钟信号CKOUT与延迟时钟信号DCS间相对的相位关系，来产生侦测信号ALI。运算单元COM可为一数字电路，用来产生校正信号CS、延迟控制信号DCON及一延迟调整信号DA。
当一校正程序开始时，运算单元COM调整校正信号CS，以配置控制电路实现除X+0.5m功能(0<m≦N)。接下来，运算单元COM通过延迟控制信号DCON调整延迟单元VCDL的延迟，以对齐延迟时钟信号DCS中时钟周期TCP1的一上升缘RE1及输出时钟信号CKOUT中位于时钟周期TCP1后时钟周期TCP2的一上升缘RE2。当运算单元COM根据侦测信号ALI判断延迟时钟信号DCS的上升缘RE1对齐于输出时钟信号CKOUT的上升缘RE2时，运算单元COM通过在延迟时钟信号DCS的上升缘RE2取样输出时钟信号CKOUT，来判断时钟周期TCP1与TCP2间的关系。若时钟周期TCP1相异于时钟周期TCP2，运算单元COM会通过调整延迟调整信号DA来校正延迟单元DELm的延迟。通过重复上述流程直至时钟周期TCP1等于TCP2，延迟单元DELm的延迟可被校正至设计值(即时钟周期TCK的2-m倍)。
请参考图16，图16为图15所示的校正单元CAL运作时相关信号的波形示意图。在此实施例中，校正单元CAL通过校正信号CS配置控制电路CON执行除2.5功能。延迟单元DEL1的延迟由0.5*TCK偏离至0.25*TCK，时钟周期TCP1变为TID-ΔT且时钟周期TCP2变为TID+ΔT，其中TID＝2.5*TCK且ΔT＝0.25TCK。如图16所示，运算单元COM调整延迟控制信号DCON，以使延迟时钟信号DCS中时钟周期TCP1的上升缘RE1对齐于输出时钟信号CKOUT中时钟周期TCP2的上升缘RE2。于延迟时钟信号DCS中时钟周期TCP1的上升缘RE1对齐于输出时钟信号CKOUT中时钟周期TCP2的上升缘RE2后，运算单元COM藉由在延迟时钟信号DCS的上升缘RE2取样输出时钟信号CKOUT来判断时钟周期TCP1与TCP2间的关系，并据以产生延迟调整信号DA。如图16所示，时钟周期TCP1相异于TCP2，运算单元COM从而通过延迟调整信号DA来调整延迟单元DEL1的延迟。
请参考图17A，图17A为本发明另一实施例的校正单元CAL的示意图。图17所示的校正单元CAL类似于图15所示的校正单元CAL，因此功能相似的组件及信号沿用相同的符号。与图15所示校正单元CAL的不同之处在于，图17A所示的相位侦测单元PD改为根据延迟时钟信号DCS与一复位时时钟信号CKRE的上升缘间的关系，产生侦测信号ALI。复位时时钟信号CKRE是由分数除法电路中其他电路所提供，且用来复位时输出时钟信号CKOUT。请参考图17B，图17B为用来产生图17A中复位时时钟信号CKRE的复位时单元170的结构示意图。复位时单元170可被配置于分数除法电路140或图17A所示的校正单元CAL中，且用来根据选择控制信号SWA1、SWB1、输入时钟信号CK1及延迟输入时钟号CKB1产生复位时信号CKRE，以复位时输出时钟信号CKOUT，从而降低输出时钟信号CKOUT的抖动(jitter)。如图17B所示，复位时单元170包含有一多任务器MUX。多任务器MUX用来根据选择控制信号SWA1、SWB1，输出输入时钟信号CK1及延迟输入时钟信号CKB1其中一者作为复位时时钟信号CKRE。不同于图14所示的选择单元SEL1，多任务器MUX于选择控制信号SWA1为〝1〞且选择控制信号SWB1为〝0〞时输出延迟入时钟信号CKB1，且于选择控制信号SWA1为〝0〞且选择控制信号SWB1为〝1〞时输出输入时钟信号CK1。通过使用复位时信号CKRE，当运算单元COM校正延迟单元DEL1时延迟单元VCDL的延迟可被降低，从而减少延迟单元VCDL的硬件成本。
关于图17A所示校正单元CAL的详细运作流程，请参考图18，图18为图17A所示校正单元CAL运作时相关信号的波形示意图。在此实施例中，校正单元CAL通过校正信号CS配置控制电路CON执行除2.5功能。延迟单元DEL1的延迟由0.5*TCK偏离至0.25*TCK，时钟周期TCP1变为TID－ΔT且时钟周期TCP2变为TID+ΔT，其中TID＝2.5*TCK且ΔT＝0.25TCK。因为复位时时钟信号CKRE是根据选择控制信号SWA1互换输入时钟信号CK1及延迟输入时钟信号CKB1所产生的信号，在复位时时钟信号CKRE中对应于输入时钟信号CK1的第1个上升缘RE_CK1与对应于延迟输入时钟信号CKB1的第2个上升缘RE_CKB2间的周期等于TID－ΔT，且在复位时时钟信号CKRE中对应于延迟输入时钟信号CKB1的第1个上升缘RE_CKB1与对应于输入时钟信号CK1的第2个上升缘RE_CK2间的周期等于TID+ΔT。在此状况下，运算单元COM仅需对齐延迟时钟信号DCS的上升缘RE1及上升缘RE_CKB1，即可通过在延迟时钟信号DCS的上升缘RE2取样复位时时钟信号CKRE来判断时钟周期TCP1及TCP2间的关系。当时钟周期TCP1相异于时钟周期TCP2时，运算单元COM通过延迟调整信号DA来校正延迟单元DEL1的延迟。相较于图16所示输出时钟信号CKOUT与延迟时钟信号DCS间的延迟(即由延迟单元VCDL所产生的延迟)，延迟单元VCDL所产生的延迟可被降低，从而减少延迟单元VCDL的硬件成本。
在一实施例中，校正单元CAL可使用输入时钟信号CK1作为参考尺来判断时钟周期TCP1与TCP2间的关系。请参考图19，图19为本发明实施例一校正单元CAL的示意图。校正单元CAL包含有延迟单元VCDL1、VCDL2、一相位侦测单元PD及一运作单元COM。延迟单元VCDL1、VCDL2可为电压控制延迟线，且不限于此。延迟单元VCDL1用来延迟输出时钟信号CKOUT，以产生一延迟时钟信号DCS1。延迟单元VCDL2用来延迟延迟时钟信号DCS1，以产生一延迟时钟信号DCS2。相位侦测单元PD用来侦测输入时钟信号CK1与延迟时钟信号DCS2的上升缘间的关系，以产生一侦测信号ALI。运算单元COM可为一数字电路，用来产生校正信号CS、延迟控制信号DCON1、DCON2及一延迟调整信号DA。延迟控制信号DCON1用来调整延迟单元VCDL1的延迟，延迟控制信号DCON2用来调整延迟单元VCDL2的延迟，而延迟调整信号DA用来调整延迟单元DEL1-DELN的延迟。
详细来说，运算单元COM调整校正信号CS，以配置控制电路实现除X+0.5m功能(0<m≦N)。接下来，运算单元COM通过延迟控制信号DCON1调整延迟单元VCDL1的延迟，以使延迟时钟信号DCS2中时钟周期TCP1的一上升缘RE1对齐于输入时钟信号CK1中一上升缘RE_REF1。在上升缘RE1对齐于上升缘RE_REF1后，运算单元COM通过延迟控制信号DCON2调整延迟单元VCDL2的延迟，以使延迟时钟信号DCS2中位于时钟周期TCP1后方时钟周期TCP2的一上升缘RE2对齐于输入时钟信号CK1中一上升缘RE_REF2，其中上升缘RE_REF2为输入时钟信号CK1中位于上升缘RE2前方第1个上升缘。根据对齐上升缘RE2及上升缘RE_REF2时调整延迟单元VCDL2的变化量，运算单元COM可判断在上升缘RE1对齐上升缘RE_REF1时上升缘RE2与上升缘RE_REF2间的时间差T1。
于取得时间差T1后，运算单元COM通过延迟控制信号DCON1调整延迟单元VCDL1的延迟，以使延迟时钟信号DCS2中上升缘RE2对齐于输入时钟信号CK1中上升缘RE_REF2。然后，运算单元COM通过延迟控制信号DCON2调整延迟单元VCDL2的延迟，以使延迟时钟信号DCS2中位于时钟周期TCP2后方时钟周期TCP3的一上升缘RE3对齐于输入时钟信号CK1中一上升缘RE_REF3，其中上升缘RE_REF3为输入时钟信号CK1中位于上升缘RE3前方第1个上升缘。根据对齐上升缘RE3及上升缘RE_REF3时调整延迟单元VCDL2的变化量，运算单元COM可判断在上升缘RE2对齐上升缘RE_REF2时上升缘RE3与上升缘RE_REF3间的时间差T2。如此一来，运算单元COM即可根据时间差T1、T2判断时钟周期TCP1、TCP2间的关系，并据以校正延迟单元DELm。
请参考图20，图20为图19所示校正单元CAL运作时相关信号的波形示意图。在此实施例中，校正单元DEL1已被校正，且校正单元CAL调整校正信号CS，以配置控制电路实现除2.25功能。延迟单元DEL2的延迟由0.25*TCK偏离至0.375*TCK，时钟周期TCP1变为TID+ΔT且时钟周期TCP2变为TID－ΔT，其中TID＝2.25*TCK且ΔT＝0.125TCK。于起始运作时，运算单元COM调整延迟单元VCDL1的延迟，以使延迟时钟信号DCS2中时钟周期TCP1的上升缘RE1对齐于输入时钟信号CK1中上升缘RE_REF1。接下来，运算单元COM调整延迟单元VCDL2的延迟，以使上升缘RE2对齐于输入时钟信号CK1中上升缘RE_REF2，其中上升缘RE_REF2为输入时钟信号CK1中位于上升缘RE2前方第1个上升缘。运算单元COM从而可判断在上升缘RE1对齐上升缘RE_REF1时，上升缘RE2与上升缘RE_REF2间的时间差T1为0.375*TCK。于取得时间差T1后，运算单元COM通过延迟控制信号DCON1调整延迟单元VCDL1的延迟，以使延迟时钟信号DCS2中上升缘RE2对齐于输入时钟信号CK1中上升缘RE_REF2。然后，运算单元COM调整延迟单元VCDL2的延迟，以使上升缘RE3对齐于输入时钟信号CK1中上升缘RE_REF3，其中上升缘RE_REF3为输入时钟信号CK1中位于上升缘RE3前方第1个上升缘。运算单元COM从而可判断在上升缘RE1对齐上升缘RE_REF1时，上升缘RE2与上升缘RE_REF2间的时间差T1为0.125*TCK。
由图20可知，时间区间TCP1可被表示为2*TCK+T1且时间区间TCP2可被表示为2*TCK+T2。换言之，运算单元COM可通过比较时间差T1、T2来判断时间区间TCP1、TCP2间的关系，并据以校正延迟单元DEL2。
值得注意的是，由于分数除法电路10为N为1时的实施例，因此图15、17A、19所示的校正单元CAL也可被应用于分数除法电路10。
上述实施例中校正单元CAL校正分数除法电路140中延迟单元的延迟的流程可被归纳为一校正方法210，如图21所示，图21为本发明实施例的分数除法电路的校正方法210的流程示意图。校正方法210可被用于包含有一分数除法电路的校正单元，所述分数除法电路包含有一控制电路及N个除法单元。控制电路用来根据输出时钟信号产生多个选择控制信号及一除数控制信号。N个除法单元用来根据一输入时钟信号及多个选择控制信号，产生输出时钟信号。在N个除法单元中第i级除法单元包含有一延迟单元及一选择单元。第i级除法单元的延迟单元用来将一第一输入信号延迟输入时钟信号周期的0.5i倍，以产生一第二输入信号。第i级除法单元的选择单元用来根据多个选择控制信号中第i个选择控制信号，输出第一输入信号及第二输入信号其中一者作为一输出信号，其中第i级除法单元的输出信号为第i+1级除法单元的第一输入信号。此外，输入时钟信号为第1级除法单元的第一输入信号，且输出时钟信号为第N级除法单元的输出信号。当除数控制信号指示实施除1+0.5m功能时，若0＜i≤m，控制电路通过将输出时钟信号除以2(m-i+1)来产生第i个选择控制信号；而若m＜i≤N，控制电路则维持第i个选择控制信号以控制第i个除法单元的选择单元输出第一输入信号。校正方法包含有以下步骤：
步骤2100：开始。
步骤2102：调整分数除法电路实现除1+0.5m功能，其中m为小于除法单元个数N的正整数。
步骤2104：比较一第一时钟周期与该第一时钟周期后方的一第二时钟周期，以校正第m个除法单元中的延迟单元。
步骤2106：结束。
根据校正方法210，分数除法电路的校正单元首先控制分数除法电路实现除1+0.5m功能。接下来，校正单元通过比较连续的第一时钟周期及第二时钟周期，来校正第m个除法单元中的延迟单元。需注意的是，在第1个至第m-1个除法单元中的延迟单元被校正完成后，才可执行第m个除法单元中延迟单元的校正程序，否则第m个除法单元中延迟单元的校正程序将无法正常运作。
根据不同应用及设计理念，可以各式各样的方式来比较连续的第一时钟周期及第二时钟周期。举例来说，校正单元可将输出时钟信号延迟后，产生一延迟时钟信号，并将延迟时钟信号中第一时钟周期的一第一上升缘对齐输出时钟信号中第二时钟周期的一第二上升缘。当延迟时钟信号中第一时钟周期的第一上升缘对齐输出时钟信号中第二时钟周期的第二上升缘时，通过在延迟时钟信号的第二上升缘取样输出时钟信号，校正单元可判断第一时钟周期与第二时钟周期间的关系(如第一时钟周期是否等于第二时钟周期)，并据以校正第m个除法单元中的延迟单元。上述比较流程可参照图16，为求简洁在此不赘述。
在另一实施例中，校正单元可利用输入时钟信号作为用来判断连续的第一时钟周期及第二时钟周期间关系的一参考尺。在此实施例中，校正单元延迟输出时钟序号来产生一延迟时钟信号，并使延迟时钟信号中第一时钟周期的一第一上升缘对齐于输入时钟信号的一第一参考上升缘。接下来，校正单元将延迟时钟信号中第二时钟周期的一第二上升缘对齐于输入时钟信号的一第二参考上升缘，并取得第二时钟周期的第二上升缘与输入时钟信号的第二参考上升缘间的第一时间差，其中该第二参考上升缘为输入时钟信号中位于第二上升缘前方的第1个上升缘。然后，校正单元将延迟时钟信号中第二时钟周期随后的一第三时钟周期的一第三上升缘对齐于输入时钟信号的一第三参考上升缘，并取得第三时钟周期的第三上升缘与输入时钟信号的第三参考上升缘间的第二时间差，其中该第三参考上升缘为输入时钟信号中位于第三上升缘前方的第1个上升缘。通过比较第一时间差及第二时间差，校正单元可判断第一时钟周期与第二时钟周期间的关系，并据以校正第m个除法单元中的延迟单元。上述比较流程可参照图20，为求简洁，在此不赘述。
根据上述实施例中分数除法电路的架构，分数除法电路的量化电平可被缩小至0.5N，其中N为分数除法电路中除法单元的级数。若采用上述实施例中的分数除法电路架构，锁相回路频率产生器的量化噪声将可被大幅降低。此外，分数除法电路可利用前述实施例的校正方法进行校正，以避免高频率范围的量化噪声被迭回锁相回路频率产生器的运作频带。
虽然本发明已以具体实施例揭露如上，然其仅为了易于说明本发明的技术内容，而并非将本发明狭义地限定于该实施例，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当视本申请的权利要求所界定者为准。

Claims (29)

1.一种分数除法电路，其特征在于，包含有：
一输出时钟产生电路，用来接收一输入时钟信号及根据一第一控制信号产生一输出时钟信号，该输出时钟产生电路包含有：
一第一延迟单元，用来延迟该输入时钟信号，以产生一延迟输入时钟信号；一选择单元，用来根据该第一控制信号，选择该输入时钟信号及该延迟输入时钟信号其中之一，以产生该输出时钟信号；以及
一控制电路，用来根据一除数控制信号，对该输出时钟信号进行除操作，来产生该第一控制信号，其中该除数控制信号用来控制该输出时钟信号的频率与该输入时钟信号的频率间的一比例。
2.如权利要求1所述的分数除法电路，其特征在于，该输出时钟产生电路另包含有：
一除法单元，用来将该选择单元的一输出信号除以一有理数，以产生该输出时钟信号。
3.如权利要求1所述的分数除法电路，其特征在于，该控制电路包含有：
一触发器，用来根据该输出时钟信号及一数据信号，输出该第一控制信号及一反向第一控制信号；以及
一与门，用来根据该反向第一控制信号及该除数控制信号，产生该数据信号。
4.如权利要求3所述的分数除法电路，其特征在于，该控制电路另包含有：
一时序控制电路，耦接于该触发器，用来根据该第一控制信号产生一第一未重迭控制信号及一第二未重迭控制信号，其中该第一未重迭控制信号与该第二未重迭控制信号互不重迭。
5.如权利要求1所述的分数除法电路，其特征在于，另包含有：
一校正单元，用来根据该输入时钟信号及该输出时钟信号，产生一延迟调整信号来调整该第一延迟单元的延迟时间。
6.如权利要求5所述的分数除法电路，其特征在于，该校正单元包含有：
一第二延迟单元，用来根据一延迟控制信号，延迟该输出时钟信号，以产生一延迟时钟信号；
一相位侦测单元，用来侦测该输出时钟信号与该延迟时钟信号间一相对相位的关系，以产生一侦测信号；以及
一运算单元，用来产生一校正信号来控制该控制电路；用来根据该侦测信号产生该延迟控制信号；及用来通过取样该输出时钟信号来比较该输出时钟信号的一第一时钟周期与一第二时钟周期，以产生该延迟调整信号。
7.如权利要求6所述的分数除法电路，其特征在于，由该运算单元产生的该校正信号用来控制该控制电路将该输出时钟信号除2来产生该第一控制信号。
8.如权利要求6所述的分数除法电路，其特征在于，由该运算单元产生的该延迟控制信号用来对齐该延迟时钟信号中该第一时钟周期的一第一上升缘及该输出时钟信号中该第二时钟周期的一第二上升缘。
9.如权利要求8所述的分数除法电路，其特征在于，该运算单元通过在该延迟时钟信号中该第一时钟周期的该第一上升缘对齐于该输出时钟信号中该第二时钟周期的该第二上升缘时，利用该延迟时钟信号中该第二时钟周期的该第二上升缘取样该输出时钟信号，来比较该第一时钟周期及该第二时钟周期。
10.如权利要求5所述的分数除法电路，其特征在于，该校正单元包含有：
一第二延迟单元，用来根据一第一延迟控制信号，延迟该输出时钟信号，以产生一第一延迟时钟信号；
一第三延迟单元，用来根据一第二延迟控制信号，延迟该第一延迟时钟信号，以产生一第二延迟时钟信号；
一相位侦测单元，用来侦测该输入时钟信号与该第二延迟时钟信号间一相对相位的关系，以产生一侦测信号；以及
一运算单元，用来产生一校正信号来控制该控制电路；用来根据该侦测信号产生该第一延迟控制信号及该第二延迟控制信号；及用来根据一第一时间差及一第二时间差，产生该延迟调整信号。
11.如权利要求10所述的分数除法电路，其特征在于，由该运算单元产生的该校正信号用来控制该控制电路将该输出时钟信号除2来产生该第一控制信号。
12.如权利要求10所述的分数除法电路，其特征在于，由该运算单元产生的该第一延迟控制信号用来对齐该第二延迟时钟信号中一第一时钟周期的一第一上升缘与该输入时钟信号中一第一参考上升缘；当该第二延迟时钟信号中该第一时钟周期的该第一上升缘对齐于该输入时钟信号中该第一参考上升缘时，由该运算单元产生的该第二延迟控制信号用来对齐该第二延迟时钟信号中一第二时钟周期的一第二上升缘与该输入时钟信号中一第二参考上升缘，其中该第二参考上升缘为该输入时钟信号中位于该第二上升缘前方的第1个上升缘；且该运算单元根据该第二延迟控制信号，取得该第二延迟时钟信号的该第二时钟周期的该第二上升缘与该输入时钟信号的该第二参考上升缘间的时间差作为该第一时间差。
13.如权利要求12所述的分数除法电路，其特征在于，由该运算单元产生的该第一延迟控制信号用来对齐该第二延迟时钟信号中该第二时钟周期的该第二上升缘与该输入时钟信号中该第二参考上升缘；当该第二延迟时钟信号中该第二时钟周期的该第二上升缘对齐于该输入时钟信号中该第二参考上升缘时，由该运算单元产生的该第二延迟控制信号用来对齐该第二延迟时钟信号中一第三时钟周期的一第三上升缘与该输入时钟信号中一第三参考上升缘，其中该第三参考上升缘为该输入时钟信号中位于该第三上升缘前方的第1个上升缘；且该运算单元根据该第二延迟控制信号，取得该第二延迟时钟信号的该第三时钟周期的该第三上升缘与该输入时钟信号的该第三参考上升缘间的时间差作为该第二时间差。
14.一种分数除法电路，其特征在于，包含有：
一控制电路，用来根据一第一输出时钟信号及一分数除数，产生N个选择控制信号，及根据该分数除数产生一除数控制信号；
N级除法单元，用来根据一输入时钟信号及分别根据该N个选择控制信号，最终产生一第二输出时钟信号；以及
一除法电路，用来根据该除数控制信号将该第二输出时钟信号除以一有理数，以产生该第一输出时钟信号，其中该有理数的量化电平为1；
其中该N级除法单元中第i级除法单元根据该N个选择控制信号中第i个选择控制信号，输出一第i级单元输入时钟信号及一第i级单元延迟时钟信号其中一者作为一第i级单元输出时钟信号，其中该第i级单元延迟时钟信号是将该第i级单元输入时钟信号延迟该输入时钟信号的一时钟周期的0.5i倍所产生的信号；
其中该输入时钟信号为该N级除法单元中一第一除法单元的单元输入时钟信号，该第二输出时钟信号为该N级除法单元中一第二除法单元的单元输出时钟信号，且该N级除法单元中除去该第一除法单元及该第二除法单元的每个第三除法单元的单元输入时钟信号为另一该第三除法单元的单元输出时钟信号。
15.如权利要求14所述的分数除法电路，其特征在于，第i级除法单元包含有：
一第一延迟单元，用来延迟该第i级单元输入时钟信号，以产生该第i级单元延迟输入时钟信号；以及
一选择单元，用来根据该第i个选择控制信号，输出该第i级单元输入时钟信号及该第i级单元延迟输入时钟信号其中一者作为第i级单元输出时钟信号。
16.如权利要求14所述的分数除法电路，其特征在于，当该分数除数为1+0.5m(1≤m)时，若0＜i≤m，该控制电路通过将该第一输出时钟信号除以2(m-i+1)来产生该第i个选择控制信号；而若m＜i≤N，该控制电路维持该第i个选择控制信号，以使该第i级除法单元输出该单元输入时钟信号。
17.如权利要求15所述的分数除法电路，其特征在于，另包含有：
一校正单元，用来根据该输入时钟信号及该第一输出时钟信号产生一延迟调整信号，以调整该N级除法单元中该第一延迟单元的延迟时间。
18.如权利要求17所述的分数除法电路，其特征在于，该校正单元包含有：
一第二延迟单元，用来根据一延迟控制信号，延迟该第一输出时钟信号，以产生一延迟时钟信号；
一相位侦测单元，用来侦测该第一输出时钟信号与该延迟时钟信号间一相对相位的关系，以产生一侦测信号；以及
一运算单元，用来产生一校正信号来控制该控制电路；用来根据该侦测信号产生该延迟控制信号；及用来通过取样该输出时钟信号来比较一第一时钟周期与一第二时钟周期，以产生该延迟调整信号。
19.如权利要求18所述的分数除法电路，其特征在于，该运算单元产生的该校正信号用来控制该控制电路于0＜i≤m时，将该第一输出时钟信号除以2(m-i+1)来产生该第i个选择控制信号；且于m＜i≤N时，产生使该第i级除法单元输出该单元输入时钟信号的该第i个选择控制信号。
20.如权利要求18所述的分数除法电路，其特征在于，由该运算单元产生的该延迟控制信号用来对齐该延迟时钟信号中该第一时钟周期的一第一上升缘及该第一输出时钟信号中该第二时钟周期的一第二上升缘。
21.如权利要求18所述的分数除法电路，其特征在于，该运算单元通过在该延迟时钟信号中该第一时钟周期的第一上升缘对齐于该第一输出时钟信号中该第二时钟周期的第二上升缘时利用该延迟时钟信号中该第二时钟周期的该第二上升缘取样该第一输出时钟信号，来比较该第一时钟周期及该第二时钟周期。
22.如权利要求17所述的分数除法电路，其特征在于，该校正单元包含有：
一第二延迟单元，用来根据一第一延迟控制信号，延迟该第一输出时钟信号，以产生一第一延迟时钟信号；
一第三延迟单元，用来根据一第二延迟控制信号，延迟该第一延迟时钟信号，以产生一第二延迟时钟信号；
一相位侦测单元，用来侦测该第二延迟时钟信号与该输入时钟信号间一相对相位的关系，以产生一侦测信号；以及
一运算单元，用来产生一校正信号来控制该控制电路；用来根据该侦测信号产生该第一延迟控制信号及该第二延迟控制信号；及用来根据一第一时间差及一第二时间差，产生该延迟调整信号。
23.如权利要求22所述的分数除法电路，其特征在于，该运算单元产生的该校正信号用来控制该控制电路于0＜i≤m时，将该第一输出时钟信号除以2(m-i+1)来产生该第i个选择控制信号；且于m＜i≤N时，产生使该第i级除法单元输出该单元输入时钟信号的该第i个选择控制信号。
24.如权利要求22所述的分数除法电路，其特征在于，由该运算单元产生的该第一延迟控制信号用来对齐该第二延迟时钟信号中一第一时钟周期的一第一上升缘与该输入时钟信号中一第一参考上升缘；当该第二延迟时钟信号中该第一时钟周期的该第一上升缘对齐于该输入时钟信号中该第一参考上升缘时，由该运算单元产生的该第二延迟控制信号用来对齐该第二延迟时钟信号中一第二时钟周期的一第二上升缘与该输入时钟信号中一第二参考上升缘，其中该第二参考上升缘为该输入时钟信号中位于该第二上升缘前方的第1个上升缘；且该运算单元根据该第二延迟控制信号，取得该第二延迟时钟信号的该第二时钟周期的该第二上升缘与该输入时钟信号的该第二参考上升缘间的时间差作为该第一时间差。
25.如权利要求24所述的分数除法电路，其特征在于，由该运算单元产生的该第一延迟控制信号用来对齐该第二延迟时钟信号中该第二时钟周期的该第二上升缘与该输入时钟信号中该第二参考上升缘；当该第二延迟时钟信号中该第二时钟周期的该第二上升缘对齐于该输入时钟信号中该第二参考上升缘时，由该运算单元产生的该第二延迟控制信号用来对齐该第二延迟时钟信号中一第三时钟周期的一第三上升缘与该输入时钟信号中一第三参考上升缘，其中该第三参考上升缘为该输入时钟信号中位于该第三上升缘前方的第1个上升缘；且该运算单元根据该第二延迟控制信号，取得该第二延迟时钟信号的该第三时钟周期的该第三上升缘与该输入时钟信号的该第三参考上升缘间的时间差作为该第二时间差。
26.一种分数除法电路的校正方法，其特征在于，该分数除法电路包含有一控制电路，用来根据一第一输出时钟信号及一分数除数，产生N个选择控制信号，及根据该分数除数产生一除数控制信号；N级除法单元，用来根据一输入时钟信号及该N个选择控制信号，产生一第二输出时钟信号；以及一除法电路，用来根据该除数控制信号将该第二输出时钟信号除以一有理数，以产生该第一输出时钟信号，其中该有理数的量化电平为1；其中该N级除法单元中第i级除法单元根据该N个选择控制信号中第i个选择控制信号，输出一第i级单元输入时钟信号及一第i级单元延迟时钟信号其中一者作为一第i级单元输出时钟信号，其中该第i级单元延迟时钟信号是将该第i级单元输入时钟信号延迟该输入时钟信号的一时钟周期的0.5i倍所产生的信号；其中该输入时钟信号为该N级除法单元中一第一除法单元的单元输入时钟信号，该第二输出时钟信号为该N级除法单元中一第二除法单元的单元输出时钟信号，且该N级除法单元中除去该第一除法单元及该第二除法单元的除法单元的单元输入时钟信号为另一除法单元的单元输出时钟信号，该校正方法包含有：
控制该分数除法电路执行除1+0.5m功能，其中m为小于除法单元个数N的正整数；以及
根据该输入时钟信号及该第一输出时钟信号，调整第m级除法单元中第一延迟单元的延迟时间。
27.如权利要求26所述的校正方法，其特征在于，控制该分数除法电路执行除1+0.5m功能的步骤包含有：
当0＜i≤m时，将该第一输出时钟信号除以2(m-i+1)来产生该第i个选择控制信号；以及
当m＜i≤N时，产生该第i个选择控制信号，以使该第i级除法单元输出该单元输入时钟信号。
28.如权利要求26所述的校正方法，其特征在于，根据该输入时钟信号及该第一输出时钟信号，调整第m级除法单元中第一延迟单元的延迟时间的步骤包含有：
延迟该第一输出时钟信号，以产生一延迟时钟信号；
对齐该延迟时钟信号中一第一时钟周期的一第一上升缘及该第一输出时钟信号中一第二时钟周期的一第二上升缘；以及
利用该延迟时钟信号中该第二时钟周期的该第二上升缘取样该第一输出时钟信号，来比较该第一时钟周期及该第二时钟周期，以调整第m级除法单元中第一延迟单元的延迟时间。
29.如权利要求26所述的校正方法，其特征在于，根据该输入时钟信号及该第一输出时钟信号，调整第m级除法单元中第一延迟单元的延迟时间的步骤包含有：
延迟该第一输出时钟信号，以产生一延迟时钟信号；
对齐该延迟时钟信号中一第一时钟周期的一第一上升缘及该输入时钟信号中一第一参考上升缘；
取得该延迟时钟信号中一第二时钟周期的一第二上升缘与该输入时钟信号中一第二参考上升缘间的一第一时间差，其中该第二参考上升缘为该输入时钟信号中位于该第二上升缘前方的第1个上升缘；
对齐该延迟时钟信号中该第二时钟周期的该第二上升缘及该输入时钟信号中该第二参考上升缘；
取得该延迟时钟信号中一第三时钟周期的一第三上升缘与该输入时钟信号中一第三参考上升缘间的一第二时间差，其中该第三参考上升缘为该输入时钟信号中位于该第三上升缘前方的第1个上升缘；以及
根据该第一时间差及该第二时间差，比较该第一时钟周期及该第二时钟周期，以调整第m级除法单元中第一延迟单元的延迟时间。
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