TWI452828B - 時脈產生裝置 - Google Patents

Description

時脈產生裝置

本發明是有關於一種時脈產生裝置，且特別是有關於一種依據展頻訊號產生單頻時脈訊號的時脈產生裝置。

從積體電路開始蓬勃發展後，鎖相迴路/頻率合成器一直都是電子工業不可缺少的一部分，像是數位電路的訊號驅動訊號，就是要由一個類比電路的鎖相迴路或是頻率合成器作產生，而其衍生電路像是延遲鎖相迴路、時脈回復電路、展頻電路等也都是電子工業上常用的產品。

在顯示卡的電路應用上，我們通常會接收一個具有展頻訊號的資料，經過時脈資料回復電路後，可以產生具有展頻的時脈訊號。可是系統通常需要一個單頻的時脈訊號，而在這個電路上唯一的訊號源卻是一個展頻訊號，在沒有其他的訊號考量下，如何將這個展頻訊號使之變成一個單頻時脈訊號就是這個電路最主要的目的。在習知技術中，通常可藉由設置額外的石英振盪器與倍頻器，來產生單一頻率的訊號，然而此種作法將花費較高的成本，且會有增加電路設計複雜度、電路面積與耗電量過大的問題。

本發明提供一種時脈產生裝置，可依據展頻訊號產生一單頻時脈訊號而不須設置額外的石英振盪器與倍頻器。

本發明提出一種時脈產生裝置，包括一頻率合成器、一調變時脈訊號產生模組、一延遲調整模組以及一頻率調整單元。其中調變時脈訊號產生模組耦接頻率合成器，接收一展頻訊號，並據以輸出一第一除頻訊號以及一調變時脈訊號，其中調變時脈訊號具有與展頻訊號相同的調變頻率。延遲調整模組耦接頻率合成器與頻率偵測單元，依據頻率合成器中的一上拉訊號以及一下拉訊號產生一第一延遲時脈訊號，並依據上拉訊號以及下拉訊號調整展頻訊號與一數位碼訊號間的延遲誤差。頻率調整單元耦接頻率合成器與延遲調整單元，依據第一延遲時脈訊號輸出數位碼訊號，並依據第一延遲時脈訊號調整數位碼訊號，以使數位碼訊號具有和展頻訊號相同的調變頻率，且為展頻訊號的反函數，頻率合成器依據第一除頻訊號以及數位碼訊號輸出一單頻時脈訊號。

在本發明之一實施例中，上述之調變時脈訊號產生模組包括一除頻單元、一延遲單元以及一頻率差偵測單元。其中除頻單元用以對展頻訊號除頻而產生第一除頻訊號以及一第二除頻訊號。延遲單元耦接除頻單元，延遲第二除頻訊號一預設時間以輸出一延遲訊號。頻率差偵測單元耦接除頻單元、延遲單元與延遲調整模組，依據第二除頻訊號與延遲訊號之間的頻率差來偵測展頻訊號的調變頻率，以輸出上述調變時脈訊號。

在本發明之一實施例中，上述之頻率差偵測單元包括一取樣單元以及一比較單元。其中取樣單元耦接除頻單元與延遲單元，依據展頻訊號與延遲訊號對第二除頻訊號進行取樣。比較單元耦接取樣單元與延遲調整模組，依據取樣單元的取樣結果將調變時脈訊號設為高電壓邏輯準位，同時並開始計時，直到經過展頻訊號的半個週期時間後，把調變時脈訊號設為低電壓邏輯準位。

在本發明之一實施例中，上述之取樣單元包括M個第一D型正反器以及M個第二D型正反器。其中各第一D型正反器的時脈接收端接收展頻訊號，第一個第一D型正反器的資料接收端耦接至除頻單元以接收第二除頻訊號，第i個D型正反器的資料輸出端耦接至第i+1個D型正反器的資料接收端。各第二D型正反器的時脈接收端接收延遲訊號，各該第二D型正反器的資料接收端分別耦接對應的第一D型正反器的資料輸出端，各該第二D型正反器的資料輸出端耦接至該比較單元。其中i、M為正整數，且1＜i＜M-1。

在本發明之一實施例中，上述之延遲調整模組包括一控制電壓產生單元、一比較器、一開關、一電壓重置控制單元、一第一延遲單元、一第二延遲單元、一第三D型正反器、一計數器以及一延遲線。其中控制電壓產生單元依據上拉訊號以及下拉訊號產生模擬頻率合成器中之一壓控振盪器的控制電壓的一模擬控制電壓。比較器之正輸入端耦接控制電壓產生單元之輸出端，比較器的負輸入端耦接至一重置電壓。上述開關耦接於比較器的正輸入端與負輸入端之間。電壓重置控制單元依據第一延遲時脈訊號控制開關的導通狀態。第一延遲單元延遲第一延遲時脈訊號以產生一第二延遲時脈訊號。第二延遲單元耦接第一延遲單元，延遲第二延遲時脈訊號以產生一第三延遲時脈訊號。第三D型正反器之時脈接收端耦接第一延遲單元之輸出端，第三D型正反器之資料輸入端耦接比較器的輸出端，第三D型正反器依據第二延遲時脈訊號對比較器的輸出端進行取樣。計數器耦接第三D型正反器之資料輸出端與第二延遲單元之輸出端，依據第三延遲時脈訊號與第三D型正反器所輸出的取樣結果來進行計數。延遲線耦接調變時脈訊號產生模組、電壓重置控制單元、第一延遲單元以及頻率調整單元，依據計數器的計數結果控制調變時脈訊號的延遲時間，以產生第一延遲時脈訊號。

在本發明之一實施例中，上述之第一延遲單元延遲第一延遲時脈訊號的時間大於延遲線延遲該調變時脈訊號的時間。

在本發明之一實施例中，上述之控制電壓產生單元包括一第一電流源、一第二電流源以及一電容。其中第一電流源耦接於一操作電壓與控制電壓產生單元的輸出端之間。第二電流源耦接於第一電流源與一接地之間。電容耦接於第一電流源與第二電流源的共同接點與接地之間，第一電流源與第二電流源分別受控於上拉訊號以及下拉訊號而對電容進行充放電，以於控制電壓產生單元的輸出端產生模擬控制電壓。

在本發明之一實施例中，上述之頻率調整單元更依據第一延遲時脈訊號在上升緣時所對應之數位碼訊號的斜率調整數位碼訊號在下一個第一延遲時脈訊號的週期內的頻率，並將數位碼訊號的波形重置回波谷的位置。

在本發明之一實施例中，其中當第一延遲時脈訊號在上升緣時所對應之數位碼訊號的斜率為正時，減緩數位碼訊號的頻率，當對應之數位碼訊號的斜率為負時，增快數位碼訊號的頻率。

基於上述，本發明依據展頻訊號產生一調變頻率相同，且互為反函數的數位碼訊號，並將其輸出至頻率合成器，以使頻率合成器將展頻訊號轉換輸出為一單頻時脈訊號。相較於習知技術產生單頻時脈訊號的方式，不但可省去設置額外的石英振盪器與倍頻器而具有減少生產成本的優點，更可降低電路設計複雜度以及耗電量。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1繪示為本發明一實施例之時脈產生裝置的示意圖。請參照圖1，時脈產生裝置100包括一頻率合成器102、一調變時脈訊號產生模組104、一延遲調整模組106以及一頻率調整單元108。其中頻率合成器102耦接調變時脈訊號產生模組104、延遲調整模組106以及一頻率調整單元108，且延遲調整模組106耦接調變時脈訊號產生模組104與頻率調整單元108。

調變時脈訊號產生模組104用以接收一展頻訊號S1，並據以分別輸出一第一除頻訊號DS1以及一調變時脈訊號CLKMF至頻率合成器102與延遲調整模組106，其中調變時脈訊號CLKMF具有與展訊號S1相同的調變頻率。延遲調整模組106依據頻率合成器102中的上拉訊號UP1以及下拉訊號DN1產生一第一延遲時脈訊號CLKMFD1，並依據上拉訊號UP1以及下拉訊號DN1調整展頻訊號S1與一數位碼訊號DC1間的延遲誤差。頻率調整單元108則依據第一延遲時脈訊號CLKMFD1輸出數位碼訊號DC1至頻率合成器102中的三角積分調變器(Delta-Sigma Modulator；DSM)(未繪示)，並依據第一延遲時脈訊號CLKMFD1調整數位碼訊號DC1，以使數位碼訊號DC1具有和展頻訊號S1相同的調變頻率，且為展頻訊號S1的反函數。也就是說，數位碼訊號DC1具有和展頻訊號S1相反的波形，舉例來說，若展頻訊號S1之頻率變化為一三角波，當展頻訊號S1處於波峰的位置時，數位碼訊號DC1處於波谷的位置。

如此藉由將具有展頻訊號S1轉換為調變頻率相同，且互為反函數的數位碼訊號DC1輸入頻率合成器102中的三角積分調變器，即可使頻率合成器102將展頻訊號S1轉換輸出為一單頻時脈訊號S2。由於單頻時脈訊號S2為藉由轉換展頻訊號S1而得到，因此相較於習知技術之單頻時脈訊號的產生方式，本實施例可省去設置額外的石英振盪器與倍頻器而具有減少生產成本、電路設計複雜度、電路面積以及耗電量等優點。

詳細來說，調變時脈訊號產生模組104可如圖2所示，圖2繪示為本發明一實施例之調變時脈訊號產生模組104的示意圖。請參照圖2，調變時脈訊號產生模組104包括一除頻單元202、一延遲單元204以及一頻率差偵測單元206。其中除頻單元202耦接延遲單元204以及頻率差偵測單元206，延遲單元204耦接頻率差偵測單元206，而頻率差偵測單元206耦接至延遲調整模組106。除頻單元202用以對展頻訊號S1除頻而產生第一除頻訊號DS1以及一第二除頻訊號DS2。其中第一除頻訊號DS1輸出至頻率合成器102以進行頻率合成，而第二除頻訊號DS2則輸出至延遲單元204，以使延遲單元204將除頻單元202所輸出的第二除頻訊號DS2延遲一預設時間ΔT而輸出一延遲訊號DS3。另外，頻率差偵測單元206則依據第二除頻訊號DS2與延遲訊號DS3之間的頻率差來偵測展頻訊號S1的調變頻率，以輸出調變時脈訊號CLKMF。

進一步來說，本實例之頻率差偵測單元206包括一取樣單元210以及一比較單元212。其中，取樣單元210耦接除頻單元202、延遲單元204以及比較單元212，比較單元212則耦接至延遲調整模組106。取樣單元210用以依據展頻訊號S1與延遲訊號DS3對第二除頻訊號DS2進行取樣，比較單元212則依據取樣單元210的取樣結果將調變時脈訊號CLKMF設為高電壓邏輯準位，同時並開始計時，直到經過半個展頻訊號S1的週期時間後，再把調變時脈訊號CLKMF設為低電壓邏輯準位，以使調變時脈訊號產生模組104所輸出的調變時脈訊號CLKMF具有和展頻訊號S1相同的調變頻率。

其中，上述第一除頻訊號DS1、第二除頻訊號DS2的降頻倍數以及延遲單元204的延遲預設時間ΔT可依據實際應用情形決定。舉例來說，為符合Displayport標準的規格，可將第一除頻訊號DS1的降頻倍數設為64，而第二除頻訊號DS2則為256(亦即把展頻訊號S1之頻率分別除以64與256)。另外，延遲單元204的延遲預設時間ΔT則設為第二除頻訊號DS2之週期的1.25倍。

當將第一除頻訊號DS1的降頻倍數設為64時，取樣單元210可例如以本實施例之多個D型正反器DFF1A~DFF64A、DFF1B~DFF64B來實施。其中D型正反器DFF1A~DFF64A的時脈接收端Clk用以接收展頻訊號S1，第一個D型正反器DFF1A的資料接收端D耦接至除頻單元202以接收第二除頻訊號DS2，第i個D型正反器DFFiA的資料輸出端Q耦接至第i+1個D型正反器的資料接收端D，其中i為正整數，且1＜i＜63，此外D型正反器DFF1A~DFF64A的資料輸出端Q亦分別耦接至D型正反器DFF1B~DFF64B的資料接收端D。D型正反器DFF1B~DFF64B的時脈接收端Clk用以接收延遲訊號DS3，而D型正反器DFF1B~DFF64B的資料輸出端Q則耦接至比較單元212。

D型正反器DFF1A~DFF64A用以依據展頻訊號S1取樣第二除頻訊號DS2，而D型正反器DFF1B~DFF64B則用以依據延遲訊號DS3來取樣D型正反器DFF1A~DFF64A的輸出。如此，比較單元212便可依據D型正反器DFF1B~DFF64B的取樣結果將調變時脈訊號CLKMF設為高電壓邏輯準位，同時並開始計時，直到經過半個展頻訊號S1的週期時間後，再把調變時脈訊號CLKMF設為低電壓邏輯準位，以使調變時脈訊號產生模組104所輸出的調變時脈訊號CLKMF具有和展頻訊號S1相同的調變頻率。

上述第二除頻訊號DS2與延遲訊號DS3的波形可如圖3A~圖3C所示，其中圖3A為時間對頻率的關係圖，而圖3B與圖3C為時間對電壓的關係圖。由圖3A可知，延遲訊號DS3為將第二除頻訊號DS2延遲一延遲預設時間ΔT所產生的訊號。由於第二除頻訊號DS2與延遲訊號DS3的頻率皆會隨著時間而上升與下降，因此在不同時間點此兩個訊號所對應的相位值亦會分別隨之變小或變大。如圖3B所示，假設第二除頻訊號DS2與延遲訊號DS3皆處於頻率上升的區段，且第二除頻訊號DS2與延遲訊號DS3的第一個相位值皆為100微微秒(ps)。隨著頻率的上升，第二除頻訊號DS2與延遲訊號DS3的相位值皆隨會下降，例如在本實施例中第二除頻訊號DS2與延遲訊號DS3的相鄰週期的相位值皆以1ps的速率遞減。

類似地，當第二除頻訊號DS2與延遲訊號DS3皆處於頻率下降的區段時，隨著頻率的上升，第二除頻訊號DS2與延遲訊號DS3的相位值皆隨會上升，例如在圖3C中第二除頻訊號DS2與延遲訊號DS3的相鄰週期的相位值皆以1ps的速率遞增。

由於第二除頻訊號DS2與延遲訊號DS3間的延遲效應，每一週期之第二除頻訊號DS2與延遲訊號DS3間的相位值將會相差1ps(如圖3B與圖3C所示)，且此相位差將隨著時間而累積，而藉由比較累積的相位差我們可判斷出展頻訊號S1的調變頻率。

圖4繪示為圖2實施例之頻率偵測的波形示意圖。請參照圖4，我們利用取樣單元210將第二除頻訊號DS2在相位0~90度的區間切分為64個區段，其中每一區段皆做為是否將調變時脈訊號CLKMF設為高電壓邏輯準位的觀察窗，而各觀察窗的寬度為第二除頻訊號DS2之週期的1/256。在第二除頻訊號DS2與延遲訊號DS3皆處於頻率上升的情形下，延遲訊號DS3的上升緣將隨著相位差的累積而不斷地向右移。而當延遲訊號DS3的上升緣右移至超出第二除頻訊號DS2在相位0~90度的區間時，比較單元212即把調變時脈訊號CLKMF設為高電壓邏輯準位並開始計時，直到經過半個展頻訊號S1的週期時間後，再把調變時脈訊號CLKMF設為低電壓邏輯準位，如此一來便可使調變時脈訊號產生模組104所輸出的調變時脈訊號CLKMF具有和展頻訊號S1相同的調變頻率。

類似地，當第二除頻訊號DS2與延遲訊號DS3皆處於頻率下降的區段時，亦可以相同的方式來決定是否將調變時脈訊號CLKMF設為高電壓邏輯準位。如圖3C所示，當第二除頻訊號DS2與延遲訊號DS3皆處於頻率下降的區段時，延遲訊號DS3的上升緣將隨著相位差的累積而不斷地向左移。當延遲訊號DS3的上升緣左移至超出第二除頻訊號DS2在相位0~90度的區間時，比較單元212將會把調變時脈訊號CLKMF設為高電壓邏輯準位，同時並開始計時，直到經過半個展頻訊號S1的週期時間後，再把調變時脈訊號CLKMF設為低電壓邏輯準位。值得注意的是，上述D型正反器的個數僅為本發明的一示範性實施例，實際應用上並不以此為限，使用者可依據實際情形增減D型正反器的個數。

圖5繪示為本發明一實施例之延遲調整模組106的示意圖。請參照圖5，延遲調整模組106包括一控制電壓產生單元502、一電壓重置控制單元504、一第一延遲單元506、一第二延遲單元508、一開關SW1、一比較器510、一D型正反器512、一計數器514以及一延遲線516。其中控制電壓產生單元502耦接比較器510之正輸入端。開關SW1耦接於比較器510之負輸入端與該控制電壓產生單元502之間，其中比較器510之負輸入端更耦接至一重置電壓VR。電壓重置控制單元504耦接至延遲線516的輸出端。第一延遲單元506耦接於延遲線516的輸出端以及與第二延遲單元508之間。D型正反器512的時脈接收端Clk耦接第一延遲單元506之輸出端，D型正反器512的資料輸入端D與資料輸出端Q則分別耦接比較器510的輸出端與計數器514，而計數器514更耦接至第二延遲單元508與延遲線516。延遲線516的輸入端耦接調變時脈訊號產生模組104，且延遲線516的輸出端更耦接至頻率差偵測單元206。

控制電壓產生單元502用以接收頻率合成器102中的一上拉訊號UP1以及一下拉訊號DN1，並據以產生一模擬頻率合成器102中之壓控振盪器(未繪示)的控制電壓的模擬控制電壓VPC。如此便可避免壓控振盪器的控制電壓受到其它訊號的干擾，進而準確地控制壓控振盪器的運作。進一步來說，控制電壓產生單元502的實施方式可如圖5所示，其包括一第一電流源I1、一第二電流源I2以及一電容C1。其中第一電流源I1與第二電流源I2串接於一操作電壓VC與一接地GND之間，而第一電流源I1與第二電流源I2的共同接點耦接至控制電壓產生單元502的輸出端(亦即比較器510的正輸入端)。電容C1耦接於第一電流源I1與第二電流源I2的共同接點與接地GND之間。其中第一電流源I1與第二電流源I2分別受控上拉訊號UP1以及下拉訊號DN1以對電容C1進行充放電，以於控制電壓產生單元502的輸出端產生模擬控制電壓VPC。

電壓重置控制單元504用以依據延遲線516所輸出的一第一延遲時脈訊號CLKMFD1控制開關SW1的導通狀態，以短暫地導通開關SW1而將電容C1的電壓重置為重置電壓VR(在本實施例中其為控制電壓之電壓值的1/2)，進而避免電容C1的電壓過大而影響控制電壓產生單元502模擬控制電壓的準確性。

第一延遲單元506用以延遲第一延遲時脈訊號CLKMFD1以產生一第二延遲時脈訊號CLKMFD2，而第二延遲單元508用以延遲第二延遲時脈訊號CLKMFD2以產生一第三延遲時脈訊號CLKMFD3。比較器510用以將電容C1的電壓與重置電壓VR進行比較。如此一來，D型正反器512便可依據第二延遲時脈訊號CLKMFD2對比較器510的輸出端進行取樣，以取樣出模擬控制電壓VPC與重置電壓VR的比較結果。計數器514則依據第三延遲時脈訊號CLKMFD3與D型正反器512所輸出的取樣結果來進行計數，另外延遲線516則依據計數器514的計數結果來控制調變時脈訊號CLKMF的延遲時間，以產生第一延遲時脈訊號CLKMFD1。

圖6A與圖6B繪示為本發明一實施例之展頻訊號S1、數位碼訊號DC1、模擬控制電壓VPC以及調變時脈訊號CLKMF的波形示意圖。請參照圖6A與圖6B，圖6A與圖6B分別繪示為展頻訊號S1落後數位碼訊號DC1以及展頻訊號S1領先數位碼訊號DC1的情形。為使時脈產生裝置100能輸出單頻時脈訊號S2，必須消除展頻訊號S1與數位碼訊號DC1之間的延遲時間差(亦即須使展頻訊號S1的波谷對齊數位碼訊號DC1的波峰)。其中由圖6A與圖6B中可觀察到，由調變時脈訊號CLKMF為高電壓邏輯準位時所對應的模擬控制電壓VPC為持平狀態或上升狀態，即可判別數位碼訊號DC1為落後或領先展頻訊號S1。因此我們可藉由取樣D型正反器512取樣的輸出結果，來控制調變時脈訊號CLKMF的延遲時間，進而消除數位碼訊號DC1與展頻訊號S1間的延遲誤差。

舉例來說，當D型正反器512取樣比較器510輸出的結果為高電壓邏輯準位時，代表電容C1的電壓處於上升的狀態(亦即模擬控制電壓VPC處於上升的狀態)。此時計數器514便會累加計數結果，而延遲線516則依據累加的計數結果將調變時脈訊號CLKMF的延遲時間加長，以減少數位碼訊號DC1領先展頻訊號S1的幅度。如此反覆地進行模擬控制電壓VPC與重置電壓VR的比較，並依據其比較結果控制調變時脈訊號CLKMF的延遲時間，便可漸漸地減少數位碼訊號DC1與展頻訊號S1間的延遲誤差，直到數位碼訊號DC1的波谷對齊展頻訊號S1的波峰。依此類推，當展頻訊號S1落後數位碼訊號DC1時，亦可以類似的方式來減少數位碼訊號DC1與展頻訊號S1間的延遲誤差，本領域具通常知識者應可依據上述實施例的教示推得其實施方式，因此不再贅述。

值得注意的是，上述第一延遲單元506所延遲的時間必須大於延遲線516所延遲的時間，以確保延遲調整模組106可正確地判斷出數位碼訊號DC1與展頻訊號S1之間的延遲誤差。

圖7繪示為本發明一實施例之數位碼訊號DC1與第一延遲時脈訊號CLKMFD1的波形示意圖。請參照圖7，頻率差偵測單元206可依據第一延遲時脈訊號CLKMFD1調整數位碼訊號DC1的頻率。當第一延遲時脈訊號CLKMFD1在上升緣時，頻率差偵測單元206依據此時所對應之數位碼訊號DC1的斜率調整數位碼訊號DC1在下一個第一延遲時脈訊號CLKMFD1的週期內的頻率，並將數位碼訊號DC1的波形重置回波谷的位置。其中若所對應之數位碼訊號DC1的斜率為正，代表數位碼訊號DC1的頻率過快，必須減緩數位碼訊號DC1的頻率，若所對應之數位碼訊號DC1的斜率為負，代表數位碼訊號DC1的頻率過慢，必須增快數位碼訊號DC1的頻率。如此反覆地調整在每個第一延遲時脈訊號CLKMFD1的週期內數位碼訊號DC1的頻率，即可使數位碼訊號DC1的調變頻率漸漸地接近展頻訊號S1的調變頻率。

綜上所述，本發明利用調變時脈訊號產生模組與頻率調整單元同步展頻訊號與數位碼訊號間的調變頻率，並利用延遲調整模組調整展頻訊號與數位碼訊號間延遲誤差，以使數位碼訊號具有與展頻訊號相同的調變頻率，且與展頻訊號互為反函數。藉由將此數位碼訊號輸入頻率合成器中的三角積分調變器，便可使頻率合成器將展頻訊號轉換輸出為一單頻時脈訊號。相較於習知技術產生單頻時脈訊號的方式，不但可省去設置額外的石英振盪器與倍頻器而具有減少生產成本的優點，更可降低電路設計複雜度、電路面積以及耗電量。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．時脈產生裝置

102．．．頻率合成器

104．．．調變時脈訊號產生模組

106．．．延遲調整模組

108．．．頻率調整單元

202．．．除頻單元

204．．．延遲單元

206．．．頻率差偵測單元

210．．．取樣單元

212．．．比較單元

512、DFF1A~DFF64A、DFF1B~DFF64B．．．D型正反器

502．．．控制電壓產生單元

504．．．電壓重置控制單元

506、508．．．延遲單元

510．．．比較器

514．．．計數器

516．．．延遲線

S1．．．展頻訊號

DS1、DS2．．．除頻訊號

CLKMF．．．調變時脈訊號

UP1．．．上拉訊號

DN1．．．下拉訊號

CLKMFD1、CLKMFD2、CLKMFD3．．．延遲時脈訊號

DC1．．．數位碼訊號

S2．．．單頻時脈訊號

ΔT．．．延遲預設時間

DS3．．．延遲訊號

SW1．．．開關

VR．．．重置電壓

VPC．．．模擬控制電壓

I1、I2．．．電流源

C1．．．電容

VC．．．操作電壓

GND．．．接地

圖1繪示為本發明一實施例之時脈產生裝置的示意圖。

圖2繪示為本發明一實施例之調變時脈訊號產生模組的示意圖。

圖3A~圖3C繪示為本發明實施例之第二除頻訊號與延遲訊號的波形示意圖。

圖4繪示為圖2實施例之頻率偵測的波形示意圖。

圖5繪示為本發明一實施例之延遲調整模組的示意圖。

圖6A與圖6B繪示為本發明一實施例之展頻訊號、數位碼訊號、模擬控制電壓以及調變時脈訊號的波形示意圖。

圖7繪示為本發明一實施例之數位碼訊號與第一延遲時脈訊號的波形示意圖。

100．．．時脈產生裝置

102．．．頻率合成器

104．．．調變時脈訊號產生模組

106．．．延遲調整模組

108．．．頻率調整單元

S1．．．展頻訊號

DS1．．．第一除頻訊號

CLKMF．．．調變時脈訊號

UP1．．．上拉訊號

DN1．．．下拉訊號

CLKMFD1．．．第一延遲時脈訊號

DC1．．．數位碼訊號

S2．．．單頻時脈訊號

Claims (9)

1. 一種時脈產生裝置，包括：一頻率合成器；一調變時脈訊號產生模組，耦接該頻率合成器，接收一展頻訊號，並據以輸出一第一除頻訊號以及一調變時脈訊號，其中調變時脈訊號具有與展頻訊號相同的調變頻率；一延遲調整模組，耦接該頻率合成器與該調變時脈訊號產生模組，依據該頻率合成器中的一上拉訊號以及一下拉訊號產生一第一延遲時脈訊號，並依據該上拉訊號以及該下拉訊號調整該展頻訊號與一數位碼訊號間的延遲誤差；以及一頻率調整單元，耦接該頻率合成器與該延遲調整模組，依據該第一延遲時脈訊號輸出該數位碼訊號，並依據該第一延遲時脈訊號調整該數位碼訊號，以使該數位碼訊號具有和該展頻訊號相同的調變頻率，且為該展頻訊號的反函數，該頻率合成器依據該第一除頻訊號以及該數位碼訊號輸出一單頻時脈訊號。
2. 如申請專利範圍第1項所述之時脈產生裝置，其中該調變時脈訊號產生模組包括：一除頻單元，對該展頻訊號除頻而產生該第一除頻訊號以及一第二除頻訊號；一延遲單元，耦接該除頻單元，延遲該第二除頻訊號一預設時間以輸出一延遲訊號；以及一頻率差偵測單元，耦接該除頻單元、該延遲單元與 該延遲調整模組，依據該第二除頻訊號與該延遲訊號之間的頻率差來偵測該展頻訊號的調變頻率，以輸出該調變時脈訊號。
3. 如申請專利範圍第2項所述之時脈產生裝置，其中該頻率差偵測單元包括：一取樣單元，耦接該除頻單元與該延遲單元，依據該展頻訊號與該延遲訊號對該第二除頻訊號進行取樣；以及一比較單元，耦接該取樣單元與該延遲調整模組，依據該取樣單元的取樣結果將該調變時脈訊號設為高電壓邏輯準位，同時並開始計時，直到經過該展頻訊號的半個週期時間後，把該調變時脈訊號設為低電壓邏輯準位。
4. 如申請專利範圍第3項所述之時脈產生裝置，其中該取樣單元包括：M個第一D型正反器，各該第一D型正反器的時脈接收端接收該展頻訊號，第一個第一D型正反器的資料接收端耦接至該除頻單元以接收該第二除頻訊號，第i個D型正反器的資料輸出端耦接至第i+1個D型正反器的資料接收端，其中i、M為正整數，且1<i<M-1；以及M個第二D型正反器，各該第二D型正反器的時脈接收端接收該延遲訊號，各該第二D型正反器的資料接收端分別耦接對應的第一D型正反器的資料輸出端，各該第二D型正反器的資料輸出端耦接至該比較單元。
5. 如申請專利範圍第1項所述之時脈產生裝置，其中該延遲調整模組包括： 一控制電壓產生單元，依據該上拉訊號以及該下拉訊號產生模擬該頻率合成器中之一壓控振盪器的控制電壓的一模擬控制電壓；一比較器，其正輸入端耦接該控制電壓產生單元之輸出端，該比較器的負輸入端耦接至一重置電壓；一開關，耦接於該比較器的正輸入端與負輸入端之間；一電壓重置控制單元，依據該第一延遲時脈訊號控制該開關的導通狀態；一第一延遲單元，延遲該第一延遲時脈訊號以產生一第二延遲時脈訊號；一第二延遲單元，耦接該第一延遲單元，延遲第二延遲時脈訊號以產生一第三延遲時脈訊號；一第三D型正反器，其時脈接收端耦接該第一延遲單元之輸出端，該第三D型正反器之資料輸入端耦接該比較器的輸出端，該第三D型正反器依據該第二延遲時脈訊號對該比較器的輸出端進行取樣；一計數器，耦接該第三D型正反器之資料輸出端與該第二延遲單元之輸出端，依據該第三延遲時脈訊號與該第三D型正反器所輸出的取樣結果來進行計數；以及一延遲線，耦接該調變時脈訊號產生模組、該電壓重置控制單元、該第一延遲單元以及該頻率調整單元，依據該計數器的計數結果控制該調變時脈訊號的延遲時間，以產生該第一延遲時脈訊號。
6. 如申請專利範圍第5項所述之時脈產生裝置，其中該第一延遲單元延遲該第一延遲時脈訊號的時間大於該延遲線延遲該調變時脈訊號的時間。
7. 如申請專利範圍第5項所述之時脈產生裝置，其中該控制電壓產生單元包括：一第一電流源，耦接於一操作電壓與該控制電壓產生單元的輸出端之間；一第二電流源，耦接於該第一電流源與一接地之間；以及一電容，耦接於該第一電流源與該第二電流源的共同接點與該接地之間，該第一電流源與該第二電流源分別受控於該上拉訊號以及該下拉訊號而對該電容進行充放電，以於該控制電壓產生單元的輸出端產生該模擬控制電壓。
8. 如申請專利範圍第1項所述之時脈產生裝置，其中該頻率調整單元更依據該第一延遲時脈訊號在上升緣時所對應之該數位碼訊號的斜率調整該數位碼訊號在下一個第一延遲時脈訊號的週期內的頻率，並將該數位碼訊號的波形重置回波谷的位置。
9. 如申請專利範圍第8項所述之時脈產生裝置，其中當該第一延遲時脈訊號在上升緣時所對應之該數位碼訊號的斜率為正時，減緩該數位碼訊號的頻率，當對應之該數位碼訊號的斜率為負時，增快該數位碼訊號的頻率。