CN103840796A

CN103840796A - 一种多相时钟发生电路

Info

Publication number: CN103840796A
Application number: CN201410080877.6A
Authority: CN
Inventors: 陈丹凤
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2014-03-06
Filing date: 2014-03-06
Publication date: 2014-06-04
Anticipated expiration: 2034-03-06
Also published as: CN103840796B

Abstract

本发明涉及一种多相时钟发生电路，该电路包括：输入节点、N个第一延迟单元及N个输出节点，N为大于或等于2的正整数；第一个第一延迟单元的第一延迟输入端连接至所述输入节点，第一延迟输出端连接至第一个输出节点；第二至第N-1个第一延迟单元的第一延迟输入端连接至上一个第一延迟单元的第一延迟输出端，第一延迟输出端分别连接至下一个第一延迟单元的第一延迟输入端及其对应序号的输出节点，第N个第一延迟单元的第一延迟输出端连接至第N个输出节点；所述第一延迟控制端连接至延迟调制信号；所述输出节点适于输出一路相应的相移时钟信号。本发明能够输出精确相移的多相时钟信号。

Description

一种多相时钟发生电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种多相时钟发生电路。

背景技术

在半导体集成电路中，需要采用频率一样的、保持额定相位差的多个时钟，这样的多个时钟被称为多相时钟。在采用多相时钟的场合下，以往采用锁相环等构成的时钟发生电路生成多相时钟并进行输出，然后再将多相时钟传送到所需的电路模块。

传统的多相时钟产生及传送电路采用锁相环PLL结合延时锁相环DLL技术(或者PLL结合延迟单元技术)实现，为了将多相时钟分配到所需的电路单元模块中，采用专用布线的技术。但是，采用上述方式实现的多相时钟由于传送过程中没有检测及调整机制，很容易受工艺的影响而造成相位的偏差。发明内容

本发明技术方案所解决的技术问题为，如何提供一种输出精确相移的多相时钟产生电路。

基于上述技术问题，本发明技术方案提供了一种多相时钟发生电路，包括：输入节点、N个第一延迟单元及N个输出节点，N为大于或等于2的正整数；

所述输入节点连接至原始时钟信号；

所述第一延迟单元包括第一延迟输入端、第一延迟输出端及第一延迟控制端，第一个第一延迟单元的第一延迟输入端连接至所述输入节点，第一延迟输出端连接至第一个输出节点；第二至第N-1个第一延迟单元的第一延迟输入端连接至上一个第一延迟单元的第一延迟输出端，第一延迟输出端分别连接至下一个第一延迟单元的第一延迟输入端及其对应序号的输出节点，第N个第一延迟单元的第一延迟输出端连接至第N个输出节点；所述第一延迟单元的第一延迟控制端连接至延迟调制信号；

第一个输出节点适于输出与所述原始时钟信号具备相位差的一路相移时钟信号，第二至第N个输出节点适于输出与前一个输出节点所输出相移时钟信号具备相位差的另一路相移时钟信号。

可选的，所述第一延迟单元包括若干串联的反相器，第一个反相器的输入端连接至所述第一延迟单元的第一延迟输入端，最后一个反相器的输出端连接至所述第一延迟单元的第一延迟输出端；

所述第一延迟单元的第一延迟控制端所连接的延迟调制信号适于调整所述反相器的延迟时间。

可选的，所述延迟调制信号通过调整所述反相器的充放电电流以调整其延迟时间。

可选的，所述延迟调制信号通过调整所述反相器的负载电容以调整其延迟时间。

可选的，所述的相时钟发生电路还包括：反馈单元；所述反馈单元包括：

反馈节点，适于获取第一个输出节点所输出的相移时钟信号作为反馈信号；

异或门单元，包括第一异或门输入端、第二异或门输入端及异或门输出端，所述第一异或门输入端连接至所述输入节点，第二异或门输入端连接至所述反馈信号，所述异或门单元适于根据所述原始时钟信号和反馈信号在所述异或门输出端输出倍频信号；

占空比检测单元，包括第一检测输入端、第二检测输入端及检测输出端，所述第一检测输入端连接至所述倍频信号，所述第二检测输入端连接至基准信号，所述占空比检测单元适于对所述倍频信号进行积分以获取直流部分，并基于所述倍频信号的直流部分和基准信号在所述检测输出端输出可控所述倍频信号占空比的延迟调制信号；所述基准信号的取值与所控倍频信号的占空比相关。

可选的，所述反馈单元还包括：第二延迟单元；

所述第二延迟单元包括第二延迟输入端、第二延迟输出端及第二延迟控制端，所述第二延迟输入端连接至所述输入节点，第二延迟输出端连接至所述反馈节点，第二延迟控制端连接至所述延迟调制信号。

可选的，所述占空比检测单元包括：比较单元、电阻单元及电容单元；

所述比较单元包括第一比较输入端、第二比较输入端及比较输出端，所述第二比较输入端连接至所述第二检测输入端，所述比较输出端连接至所述检测输出端；

所述电阻单元的一端连接至所述第一检测输入端，另一端连接至所述第一比较输入端；

所述电容单元的一端连接至所述第一比较输入端，另一端连接至所述比较输出端。

可选的，N为4，所述相移时钟信号为90°相移时钟信号，所控倍频信号的占空比为50%，所述基准信号的取值为二分之一的电源信号。

可选的，N为8，所述相移时钟信号为45°相移时钟信号，所控倍频信号的占空比为25%，所述基准信号的取值为四分之一的电源信号。

可选的，其特征在于，N为16，所述相移时钟信号为22.5°相移时钟信号，所控倍频信号的占空比为12.5%，所述基准信号的取值为八分之一的电源信号。

本发明技术方案的有益效果至少为：

本发明技术方案利用多个延迟单元对输入的原始时钟信号依次进行延迟并在其对应输出节点输出依次延迟后的相移时钟信号，通过对延迟单元延迟控制端输入的延迟调制信号的统一调控，实现输出的相移时钟信号严格地具备统一的相位差，从而保证多相时钟产生的精度。

在可选方案中，所述延迟单元的实现主要基于其反相器，所述延迟调制信号具体是通过调整所述反相器的延迟时间至实现时钟信号的相移的；所述延迟调制信号可以通过影响所述反相器的充放电电流对所述反相器的延迟时间进行调整，也可以通过影响所述反相器的负载电容对所述反相器的延迟时间进行调整。使用反相器作为延迟单元，实现延迟效果，有利于延迟调节，且结构简单，适应各种类型的多相位时钟信号。

在可选方案中，还可以通过反馈单元，建立相移时钟信号所具备相位差与延迟调制信号之间的反馈与矫正关系，从而进一步提高本发明技术方案多相时钟产生的精度。具体的，反馈单元对输入时钟信号和多相时钟信号的反馈信号进行异或以获得时钟信号的倍频信号，通过保持所述倍频信号的占空比这一过程，获得该过程中所产生的延迟调制信号，从而实现各第一延迟单元的延迟控制。

附图说明

图1为本发明技术方案提供的一种多相时钟发生电路的结构示意图；

图2为原始时钟信号CKIN与相移时钟信号CK_D1、相移时钟信号CK_D2、相移时钟信号CK_D3及相移时钟信号CK_D4的波形示意图；

图3原始时钟信号CKIN、相移时钟信号CK_D1、相移时钟信号CK_D2、相移时钟信号CK_D3、相移时钟信号CK_D4、反馈信号CK_D0及倍频信号CK_X的波形示意图；

图4为本发明技术方案提供的另一种多相时钟发生电路的结构示意图。

具体实施方式

为了使本发明的目的、特征和效果能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的方式至实施，因此本发明不受下面公开的具体实施例的限制。

如图1所示的一种多相时钟发生电路1，为四相位时钟发生电路，包括：输入节点100、第一延迟单元101至104及输出节点105至108。

输入节点100连接至原始时钟信号CKIN。

第一延迟单元101包括第一延迟输入端111、第一延迟输出端112及第一延迟控制端113，第一延迟单元102包括第一延迟输入端121、第一延迟输出端122及第一延迟控制端123，第一延迟单元103包括第一延迟输入端131、第一延迟输出端132及第一延迟控制端133，第一延迟单元104包括第一延迟输入端141、第一延迟输出端142及第一延迟控制端143。其中：

第一延迟输入端111连接至输入节点100，第一延迟输出端112连接至输出节点105，第一延迟单元101对所述原始时钟信号CKIN的时域进行延迟，以在所述第一延迟输出端112输出与原始时钟信号CKIN具备90°相位差的相移时钟信号CK_D1。因此，输出节点105输出一路90°相移时钟信号CK_D1。

第一延迟输入端121连接至第一延迟输出端112，第一延迟输出端122连接至输出节点106，第一延迟单元102对所述相移时钟信号CK_D1的时域进行延迟，以在所述第一延迟输出端122输出与相移时钟信号CK_D1具备90°相位差的相移时钟信号CK_D2。因此，输出节点106输出一路90°相移时钟信号CK_D2。

第一延迟输入端131连接至第一延迟输出端122，第一延迟输出端132连接至输出节点107，第一延迟单元103对所述相移时钟信号CK_D2的时域进行延迟，以在所述第一延迟输出端132输出与相移时钟信号CK_D2具备90°相位差的相移时钟信号CK_D3。因此，输出节点107输出一路90°相移时钟信号CK_D3。

第一延迟输入端141连接至第一延迟输出端132，第一延迟输出端142连接至输出节点108，第一延迟单元104对所述相移时钟信号CK_D3的时域进行延迟，以在所述第一延迟输出端142输出与相移时钟信号CK_D3具备90°相位差的相移时钟信号CK_D4。因此，输出节点108输出一路90°相移时钟信号CK_D4。

第一延迟控制端113、第一延迟控制端123、第一延迟控制端133及第一延迟控制端143分别连接至延迟调制信号Vctrl。

在本实施例中，相移时钟信号CK_D1、相移时钟信号CK_D2、相移时钟信号CK_D3及相移时钟信号CK_D4互为正交时钟信号。

本实施例的这种调制，实质受延迟调制信号Vctrl的控制。延迟调制信号Vctrl与上述90°的相位差是有关联的。

图2是一则原始时钟信号CKIN与相移时钟信号CK_D1、相移时钟信号CK_D2、相移时钟信号CK_D3及相移时钟信号CK_D4的波形示意图，从图中可见，相移时钟信号CK_D1在时域上比原始时钟信号CKIN延迟了时间t，相移时钟信号CK_D2在时域上比相移时钟信号CK_D1延迟了时间t，相移时钟信号CK_D3在时域上比相移时钟信号CK_D2延迟了时间t，相移时钟信号CK_D4在时域上比相移时钟信号CK_D3延迟了时间t。时间t为(1/4)*T，其中，T为原始时钟信号CKIN的周期。

因此可知，在本实施例中，第一延迟单元101至104的延迟时间为四分之一周期，该周期为所述原始时钟信号CKIN的周期，当第一延迟单元101至104的延迟时间为四分之一周期，上述相移时钟信号所具备的相位差则可恒为90°相位。

因此可以通过设计延迟调制信号Vctrl与所述延迟时间之间的控制关系，以保持输出相移时钟信号的相位差：

当所述第一延迟单元的延迟时间不足四分之一周期时，使所述延迟调制信号Vctrl的电压值升高，使第一延迟单元的延迟时间增至四分之一周期，以保证输出相移时钟信号的相移精度；

当所述第一延迟单元的延迟时间超过四分之一周期时，使所述延迟调制信号Vctrl的电压值下降，使第一延迟单元的延迟时间减至四分之一周期，以保证输出相移时钟信号的相移精度。

实现延迟调制信号Vctrl与所述延迟时间之间的控制关系可以有很多。在本实施例的多相时钟发生电路1中，继续参考图1，还包括反馈单元109。基于反馈单元109，多相时钟发生电路1采用了一种反馈方式，将所述相移时钟信号CK_D1进行反馈，以得到反馈单元109输出的延迟调制信号Vctrl。

具体的，所述反馈单元109包括：

反馈节点190，与第一延迟输出端112连接，适于获取相移时钟信号CK_D1作为反馈信号CK_D0；

异或门单元191，包括第一异或门输入端90、第二异或门输入端91及异或门输出端92；

第一异或门输入端90连接至输入节点100，以接入所述原始时钟信号CKIN；

第二异或门输入端91连接至反馈信号CK_D0；

异或门单元191适于根据原始时钟信号CKIN和反馈信号CK_D0在异或门输出端92输出倍频信号CK_X；

继续参考图1，反馈单元109还包括：占空比检测单元192。占空比检测单元192包括第一检测输入端93、第二检测输入端94及检测输出端95。第一检测输入端93连接至倍频信号CK_X，第二检测输入端94连接至基准信号VBIAS。

本实施例的反馈单元109实际是通过时钟信号CKIN和反馈信号CK_D0的倍频，在时域上依据占空比至检测所述延迟时间，以获得延迟时间和延迟调制信号Vctrl之间的控制关系。占空比检测单元192通过对所述倍频信号CK_X进行积分以获取直流部分，并基于倍频信号CK_X的直流部分和基准信号VBIAS在所述检测输出端95输出可控所述倍频信号CK_X占空比的延迟调制信号Vctrl。基于上述，延迟时间和延迟调制信号Vctrl之间的控制关系在倍频信号CK_X占空比与延迟调制信号Vctrl的控制关系上得到了实现。本实施例的第一延迟单元的延迟时间与延迟调制信号Vctrl的控制关系为：当延迟调制信号Vctrl的电压值增大，延迟时间增大，延迟调制信号Vctrl的电压值减小，延迟时间减小。

基准信号VBIAS是检测倍频信号CK_X的占空比是否稳定的一项指标，其取值与所控倍频信号CK_X的占空比相关。对于本实施例的90°相移时钟信号，基准信号VBIAS的电压值取二分之一倍的电源电压值。

图3是一则原始时钟信号CKIN、相移时钟信号CK_D1、相移时钟信号CK_D2、相移时钟信号CK_D3、相移时钟信号CK_D4、反馈信号CK_D0及倍频信号CK_X的波形示意图。

从图3可知，反馈信号CK_D0的波形与相移时钟信号CK_D1一致。倍频信号CK_X是对原始时钟信号CKIN和反馈信号CK_D0异或所得，其频率为原始时钟信号CKIN的两倍，倍频信号CK_X的周期T’为(1/2)*T，倍频信号CK_X的占空比为50%，可以给出一则倍频信号CK_X占空比与延迟调制信号Vctrl的控制关系：若倍频信号CK_X的占空比少于50%，倍频信号CK_X的直流信号的电压值则小于二分之一的电源电压值，延迟调制信号Vctrl上升；若倍频信号CK_X的占空比高于50%，倍频信号CK_X的直流信号的电压值则高于二分之一的电源电压值，延迟调制信号Vctrl下降。倍频信号CK_X的占空比维持50%，延迟调制信号Vctrl则被保持不变。

继续参考图1，本实施例还给出了一则占空比检测单元192的具体实施例：其中，占空比检测单元192包括：比较单元OP、电阻单元R及电容单元C；

比较单元OP包括第一比较输入端10、第二比较输入端11及比较输出端12，第二比较输入端11连接至所述第二检测输入端94，比较输出端12连接至所述检测输出端95。

电阻单元R的一端连接至第一检测输入端93，另一端连接至所述第一比较输入端10；

电容单元C的一端连接至第一比较输入端10，另一端连接至比较输出端12。

除了上述内容，本实施例中，延迟调制信号Vctrl调整第一延迟单元的延迟时间的具体方式可以由如下结构实现：

第一延迟单元可以是由若干串联的反相器构成，在一个第一延迟单元内：所述第一个反相器的输入端连接至所述第一延迟单元的第一延迟输入端，最后一个反相器的输出端连接至所述第一延迟单元的第一延迟输出端；所述第一延迟单元的第一延迟控制端所连接的延迟调制信号适于调整所述反相器的延迟时间。所述延迟调制信号可以通过调整所述反相器的充放电电流以调整其延迟时间，也可以由所述延迟调制信号通过调整所述反相器的负载电容以调整其延迟时间。

需要对多相时钟发生电路1进行说明的是：

在多相时钟发生电路1的稳态过程中，各第一延迟单元对原始时钟信号CKIN的延迟时间为四分之一的周期(本申请中所述周期均指原始时钟信号CKIN的周期)；

反馈单元109为多相时钟发生电路1的负反馈回路，其可保证各第一延迟单元的延迟时间准确地保持为四分之一周期；

异或门单元109中，倍频信号CK_X与原始时钟信号CKIN和反馈信号CK_D0的差值信号相关，其主要基于延迟时间对所述差值信号展开倍频；基于使倍频信号CK_X保持占空比恒为50%，反馈单元109能够使所述负反馈回路的占空比也保持为50%；

比较单元OP具体可以采用运算放大器实现，电阻单元R及电容单元C实质组成了一种RC滤波器，倍频信号CK_X通过该RC滤波器以获得其直流部分；

基准信号VBIAS为基于电源信号的偏置电压，其在多相时钟发生电路1中取二分之一的电源电压值；

多相时钟发生电路1基于所述负反馈单元的负反馈回路，其工作过程为：当第一延迟单元的延迟时间少于四分之一周期，倍频信号CK_X的占空比少于50%，延迟调制信号Vctrl上升，延迟时间则增至四分之一周期；第一延迟单元的延迟时间超过四分之一周期，倍频信号CK_X的占空比大于50%，延迟调制信号Vctrl下降，延迟时间则减小四分之一周期；上述工作过程的稳态为：第一延迟单元的延迟时间为四分之一周期，则倍频信号CK_X的占空比保持，延迟调制信号Vctrl保持不变。

本实施例还提供了一种如图4所示的多相时钟发生电路2，也为四相位时钟发生电路，不同于多相时钟发生电路1之处在于，其反馈单元109’除了包括反馈单元109的构成，还包括：第二延迟单元194；

第二延迟单元194的结构与所述第一延迟单元类似。

第二延迟单元194包括第二延迟输入端20、第二延迟输出端21及第二延迟控制端22。第二延迟输入端20连接至所述输入节点100，第二延迟输出端21连接至反馈节点190，第二延迟控制端22连接至延迟调制信号Vctrl。

多相时钟发生电路2的其他结构可参考多相时钟发生电路1的相关论述。

多相时钟发生电路2中，第二延迟单元194的结构与第一延迟单元101类似，其实际是反馈了第一延迟单元101的信号关系，并在所述反馈节点190提供反馈信号CK_D0。这种反馈方式使得电路的可靠性更强，防止信号串扰，提高电路稳定性。

还可以对本实施例的多相时钟发生电路1和多相时钟发生电路2进行扩展，实现2^M相位时钟发生电路(M为大于或等于3的自然数)：

此时，本发明技术方案的多相时钟发生电路可以包括：

输入节点、N个第一延迟单元及N个输出节点，N为大于或等于2的正整数，其中，N=2^M；

所述输入节点连接至原始时钟信号(CKIN)；

对于2^M相位时钟发生电路，其输出的相移时钟信号为(360°/2^M)相移的时钟信号，每一个输出节点所输出的相移时钟信号在时域上对前一输出节点延迟了(1/2^M)周期。

当然，本实施例2^M相位时钟发生电路也可包括反馈单元，所述反馈单元包括反馈节点、异或门单元及占空比检测单元，所述反馈节点适于获取第一个输出节点所输出的相移时钟信号作为反馈信号，所述占空比检测单元适于输出所述延迟调制信号。2^M相位时钟发生电路的反馈单元结构实现可适用反馈单元109或反馈单元109’。

2^M相位时钟发生电路的其他连接结构可参考多相时钟发生电路1和多相时钟发生电路2的相关电路结构。

当M=3，N=8，所述相移时钟信号为45°相移时钟信号，此时，反馈单元内所控倍频信号的占空比为25%，所述基准信号的取值为四分之一的电源电压值。

当M=4，N为16，所述相移时钟信号为22.5°相移时钟信号，此时，反馈单元内所控倍频信号的占空比为12.5%，所述基准信号的取值为八分之一的电源信号。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种多相时钟发生电路，其特征在于，包括：输入节点、N个第一延迟单元及N个输出节点，N为大于或等于2的正整数；

所述输入节点连接至原始时钟信号；

2.如权利要求1所述的多相时钟发生电路，其特征在于，所述第一延迟单元包括若干串联的反相器，第一个反相器的输入端连接至所述第一延迟单元的第一延迟输入端，最后一个反相器的输出端连接至所述第一延迟单元的第一延迟输出端；

3.如权利要求2所述的多相时钟发生电路，其特征在于，所述延迟调制信号通过调整所述反相器的充放电电流以调整其延迟时间。

4.如权利要求2所述的多相时钟发生电路，其特征在于，所述延迟调制信号通过调整所述反相器的负载电容以调整其延迟时间。

5.如权利要求1所述的多相时钟发生电路，其特征在于，还包括：反馈单元；所述反馈单元包括：

6.如权利要求5所述的多相时钟发生电路，其特征在于，所述反馈单元还包括：第二延迟单元；

7.如权利要求5所述的多相时钟发生电路，其特征在于，所述占空比检测单元包括：比较单元、电阻单元及电容单元；

8.如权利要求5所述的多相时钟发生电路，其特征在于，N为4，所述相移时钟信号为90°相移时钟信号，所控倍频信号的占空比为50%，所述基准信号的取值为二分之一的电源信号。

9.如权利要求5所述的多相时钟发生电路，其特征在于，N为8，所述相移时钟信号为45°相移时钟信号，所控倍频信号的占空比为25%，所述基准信号的取值为四分之一的电源信号。

10.如权利要求5所述的多相时钟发生电路，其特征在于，N为16，所述相移时钟信号为22.5°相移时钟信号，所控倍频信号的占空比为12.5%，所述基准信号的取值为八分之一的电源信号。