CN213906646U - n倍脉宽扩展电路及脉宽扩展的锁相环系统 - Google Patents

Abstract

本实用新型公开了一种n倍脉宽扩展电路及脉宽扩展的锁相环系统，所述n倍脉宽扩展电路包括：包含n‑1个级联的D触发器的脉宽传递序列模块；包含n组延时子阵列的延时阵列模块；包含预设数量的或逻辑单元的或逻辑组模块；包含1个D触发器的输出整形单元模块。本实用新型还公开了一种应用脉宽扩展电路的锁相环系统。本实用新型公开的n倍脉宽扩展电路结构简单，可根据信号脉宽扩展需求调节相应脉宽扩展倍数，灵活度高，适应性强，易于实现。所述应用脉宽扩展电路的锁相环系统基于脉宽扩展电路保证了锁相环系统的稳定性。

Description

n倍脉宽扩展电路及脉宽扩展的锁相环系统

技术领域

本实用新型涉及模拟电路技术领域，具体涉及n倍脉宽扩展电路及脉宽扩展的锁相环系统。

背景技术

目前较常见的锁相环系统主要由鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器构成，锁相环系统主要是通过鉴频鉴相器比较输入参考信号和锁相环输出的反馈信号的频率和相位关系，输出相应控制信号，控制电荷泵对低通滤波器进行电流流入和流出的控制，从而调节低通滤波器的输出电压，通过低通滤波器的输出电压对压控振荡器进行调节，从而改变压控振荡器的输出频率，通过分频器对压控振荡器的输出信号进行分频，并反馈到鉴频鉴相器，从而调整鉴频鉴相器的输出控制信号，如此循环往复直至锁相稳定，锁相稳定时参考信号频率和输出信号频率相等或呈倍数n的关系。传统锁相环系统内部的分频器模块输出的反馈信号占空比较小，导致虽然反馈信号较低，但鉴频鉴相器处理信号的速度常常不能满足需求，当压控振荡器输出时钟信号FVCO的频率较高时，对鉴频鉴相器的速度要求更高，因此传统锁相环在系统输出频率较高时稳定性较差，一旦发生鉴频鉴相器的速度不够，可能导致电路产生错误锁定工作在最高频率的情况，且现有的脉冲宽度扩展电路的电路结构较为复杂，增加脉冲宽度扩展电路的生产成本，降低脉宽扩展效率。

实用新型内容

为解决上述问题，本实用新型提供了一种n倍脉宽扩展电路及脉宽扩展的锁相环系统，简化脉宽扩展电路结构，通过扩展反馈信号的高电平宽度降低对鉴频鉴相器的速度要求，大大提高了锁相环系统适应性和稳定性。本实用新型的具体技术方案如下：

一种n倍脉宽扩展电路，所述n倍脉宽扩展电路包括：脉宽传递序列模块、延时阵列模块、或逻辑组模块和输出整形单元模块；脉宽传递序列模块包括n-1个级联的D触发器；延时阵列模块包括延时单元；或逻辑组模块包括预设数量的或逻辑单元；输出整形单元模块包括一个D触发器(D_0)；其中，输入的参考时钟信号Clk与脉宽传递序列模块的第n-1级D触发器(D_n-1)的时钟信号输入端连接，脉宽传递序列模块的n-1个级联的D触发器的信号输入端与延时阵列模块的相匹配的信号输入端连接，脉宽传递序列模块的第一级D触发器的信号输出端与延时阵列模块的相匹配的信号输入端连接，延时阵列模块的信号输出端与或逻辑组模块的信号输入端连接，或逻辑组模块的信号输出端与输出整形单元模块的D触发器(D_0) 的信号输入端连接；n是大于或等于2的整数。所述n倍脉宽扩展电路，简化脉宽扩展电路结构，可根据用户实际需求调配出不同倍数脉宽的脉冲信号，实现预期展宽效果。

进一步地，所述脉宽传递序列包括n-1个级联的D触发器，第n-1级D触发器(D_n-1)的信号输出端与第n-2级D触发器(D_n-2)的信号输入端连接；其中，级数最高的D触发器的信号输入端用于输入待扩展信号(Fbk_t)。所述n倍脉宽扩展电路的脉宽传递序列，将输入的待扩展信号输入D触发器中，D触发器在脉宽传递序列模块中起存放待扩展信号实现移位寄存的作用，D触发器输出进行相应脉宽传递后的待扩展信号。

进一步地，所述延时阵列模块包括n个信号输入端和n个信号输出端，所述脉宽传递序列模块的n-1 个级联的D触发器的信号输出端和第一级D触发器的信号输出端分别与延时阵列模块相匹配的信号输入端连接，存在n个信号输入端与其对应的n个信号输出端之间都连接有一组延时子阵列，以构成n组延时子阵列，前述延时阵列模块的n个信号输入端分别配置为对应一组延时子阵列的信号输入端，前述延时阵列模块的n个信号输出端分别配置为对应一组延时子阵列的信号输出端；其中，第一级D触发器(D_1)的信号输出端与对应的一组延时子阵列的信号输入端连接，与第一级D触发器D_1的信号输出端连接的一组延时子阵列包括0个延时单元；第n-1级D触发器(D_n-1)的信号输入端与对应一组延时子阵列的信号输入端连接，与第n-1级D触发器(D_n-1)的信号输入端连接的一组延时子阵列包括n-1个级联的延时单元；在这一组延时子阵列中，第n-1级延时单元的信号输出端与第n-2级延时单元的信号输入端连接，级数最高的延时单元的信号输入端与这一组延时子阵列的信号输入端连接，级数最低的延时单元的信号输出端与这一组延时子阵列的信号输出端连接。所述延时阵列模块通过设置n组延时子阵列，每组延时子阵列由0 至n-1个延时单元组成，每个延时单元使得信号延时Δt，以达到多个信号出现部分信号重叠的目的，可根据脉宽扩展倍数需求调整延时时长，从而获得脉宽扩展后的信号，利用延时单元重叠的设计，避免因延迟问题引起的反馈信号抖动等导致产生错误信号。

进一步地，所述或逻辑组模块包括第一预设数量的或逻辑单元，所述或逻辑单元包括第二预设数量的信号输入端；所述延时阵列模块的n个信号输出端分别与或逻辑组模块中相匹配的第一预设数量的或逻辑单元的信号输入端对应连接，以实现所述延时阵列模块的n个信号输出端分别与或逻辑组模块的相匹配的信号输入端对应连接；所述第一预设数量的或逻辑单元将所述延时阵列模块输入的n个信号进行或逻辑运算处理并输出一个信号作为或逻辑组模块的输出信号。所述或逻辑组模块对输入的信号进行或逻辑运算，使得输入的多个信号的信号重叠部分消除，进行信号脉宽扩展，避免产生错误信号，通过第一预设数量的或逻辑单元共同处理可满足n值较大时的脉宽扩展需求。

进一步地，如果所述或逻辑单元的第一预设数量等于1，所述或逻辑单元的信号输出端与所述输出整形单元模块的D触发器(D_0)的信号输入端连接；如果所述或逻辑单元的第一预设数量大于或等于2，则所述预设数量的或逻辑单元中的一个或逻辑单元OR1用于将其余或逻辑单元输出的信号进行或逻辑运算并输出最终信号作为或逻辑组模块的输出信号，所述或逻辑单元OR1的信号输出端与所述输出整形单元模块的 D触发器(D_0)的信号输入端连接。

进一步地，所述或逻辑组模块的信号输出端与输出整形单元模块的D触发器(D_0)的信号输入端连接是指所述或逻辑组模块的输出最终信号的或逻辑单元的信号输出端与所述输出整形单元模块的D触发器 (D_0)的信号输入端连接。

进一步地，所述输出整形单元包括单个D触发器(D_0)，D触发器(D_0)的时钟信号输入端与所述脉宽传递序列的n-1个D触发器的时钟信号输入端连接。该技术方案使得输入的参考时钟信号能作为脉宽扩展电路的整体时钟参考信号。

本实用新型还公开了一种脉宽扩展电路，所述脉宽扩展电路由m个n值相同或不同的如前所述的n倍脉宽扩展电路串联组成，使得所述脉宽扩展电路的脉宽扩展倍数是这m个如前所述的n倍脉宽扩展电路的脉宽扩展倍数的和值减m加一。该技术方案可应用于当脉宽扩展电路需要较大倍数的脉宽扩展时，通过串联多个脉宽扩展电路实现大倍数的脉宽扩展需求。

本实用新型还公开了一种应用脉宽扩展电路的锁相环系统，所述应用脉宽扩展电路的锁相环系统包括：鉴频鉴相器(PFD)、电荷泵模块(CP)、低通滤波器(LPF)、压控振荡器(VCO)、分频器(N divider)和如前所述的n倍脉宽扩展电路模块(fbk_pwe)；其中，鉴频鉴相器(PFD)的信号输出端与电荷泵模块(CP)的信号输入端连接，电荷泵模块(CP)的信号输出端与低通滤波器(LPF)的信号输入端连接，低通滤波器(LPF)的信号输出端与压控振荡器(VCO)的信号输入端连接，压控振荡器(VCO)的信号输出端与分频器(N divider) 的信号输入端连接，分频器(N divider)的信号输出端与脉宽扩展电路模块(fbk_pwe)的信号输入端连接，脉宽扩展电路模块(fbk_pwe)的信号输出端与鉴频鉴相器PFD的反馈信号输入端连接，参考信号从鉴频鉴相器的信号输入端输入。所述应用脉宽扩展电路的锁相环系统基于脉宽扩展电路扩展信号脉宽为原脉宽的 n倍，可根据实际脉宽倍数需求灵活调节脉宽扩展倍数，增大了锁相环系统中反馈信号电平宽度，保证锁相环系统的稳定性，提高鉴频鉴相器(PFD)的工作可靠性。

附图说明

图1为本实用新型一种实施例所述n倍脉宽扩展电路的结构示意图。

图2为本实用新型一种实施例所述2倍脉宽扩展电路的电路示意图。

图3为本实用新型一种实施例所述3倍脉宽扩展电路的电路示意图。

图4为本实用新型一种实施例所述锁相环路的结构示意图。

图5为图3所示实施例的所述3倍脉宽扩展电路的各节点信号的波形图。

图6为本实用新型一种实施例所述4倍脉宽扩展电路的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行详细描述。应当理解，下面所描述的具体实施例仅用于解释本实用新型，并不用于限定本实用新型。

本实用新型一种实施例中提供一种n倍脉宽扩展电路，参阅图1所示，所述n倍脉宽扩展电路由脉宽传递序列模块、延时阵列模块、或逻辑组模块和输出整形单元模块四个部分组成。所述n倍脉宽扩展电路可应用于但不限于如图4所示的锁相环路中。

具体地，所述脉宽传递序列模块包括n-1个级联的D触发器，第n-1级D触发器D_n-1的信号输出端与第n-2级D触发器D_n-2的信号输入端连接；所述延时阵列模块包括n个信号输入端和n个信号输出端，所述脉宽传递序列模块的n-1个级联的D触发器的信号输入端和第一级D触发器D_0的信号输出端分别与延时阵列模块相匹配的信号输入端连接。

具体地，所述延时阵列模块中存在n个信号输入端和对应的n个信号输出端之间连接有一组延时子阵列，以构成n组延时子阵列，前述延时阵列模块的n个信号输入端分别配置为对应一组延时子阵列的信号输入端，前述延时阵列模块的n个信号输出端分别配置为对应一组延时子阵列的信号输出端，第n-1级D 触发器D_n-1的信号输入端与对应一组延时子阵列的信号输入端连接，与第n-1级D触发器D_n-1的信号输入端连接的一组延时子阵列包括n-1个级联的延时单元，一组延时子阵列中，第n-1级延时单元的信号输出端与第n-2级延时单元的信号输入端连接，级数最高的延时单元的信号输入端与这一组延时子阵列的信号输入端连接，级数最低的延时单元的信号输出端与这一组延时子阵列的信号输出端连接，所述延时阵列模块的信号输出端与或逻辑组模块的信号输入端连接，特别地，第一级D触发器D_0的信号输出端与对应一组延时子阵列的信号输入端连接，与第一级D触发器D_0的吸纳后输出端连接的一组延时子阵列包括 0个延时单元。其中，所述延时单元由两级反相器串联构成，延时单元可根据具体延时需求进行相应延时调整，一个延时单元用于输入信号延时Δt，一组延时子阵列对输入信号的延时效果根据延时子阵列所包含的延时单元个数决定，n个级联的延时单元用于输入信号延时n*Δt。

具体地，所述或逻辑组模块包括第一预设数量的一个或多个的三输入端的或逻辑单元，所述或逻辑单元的信号输入端与相对应的延时阵列模块的信号输出端连接，以实现所述延时阵列模块的n个信号输出端分别与或逻辑组模块的相匹配的信号输入端对应连接，所述第一预设数量的或逻辑单元的最终信号输出端与输出整形单元模块的信号输入端连接；其中，所述第一预设数量和所述或逻辑单元的输入端口数量可根据实际电路的脉宽扩展倍数n值进行适应性调整；如果所述或逻辑单元的第一预设数量等于1，所述或逻辑单元的信号输出端与所述输出整形单元模块的D触发器D_0的信号输入端连接；如果所述或逻辑单元的第一预设数量大于或等于2，则所述第一预设数量的或逻辑单元中的一个或逻辑单元OR1用于将其余或逻辑单元输出的信号进行或逻辑运算并输出最终信号作为或逻辑组模块的输出信号，所述或逻辑单元OR1的信号输出端与所述输出整形单元模块的D触发器D_0的信号输入端连接。

具体地，所述输出整形单元模块包括一个D触发器D_0，所述D触发器D_0的信号输入端与所述或逻辑组模块的输出最终信号的或逻辑单元的信号输出端连接，所述D触发器D_0的时钟信号输入端与所述脉宽传递序列的n-1个D触发器的时钟信号输入端连接。

具体地，参考时钟信号Clk通过脉宽传递序列的第n-1级D触发器的时钟信号输入端输入n倍脉宽扩展电路，待扩展信号Fbk_t通过脉宽传递序列的第n-1级D触发器D_n-1的信号输入端输入n倍脉宽扩展电路，待扩展信号Fbk_t输入至延时阵列模块的一组具有n-1个延时单元的延时子阵列的第n-1级延时单元，并通过n-1个延时单元延时处理后，由第1级延时单元输出延时后的待扩展信号QDf至对应或逻辑单元的信号输入端，第n-1级D触发器D_n-1输出脉宽传递后的待扩展信号Qn-1，脉宽传递后的待扩展信号 Qn-1由第n-1级D触发器D_n-1的信号输出端输出至第n-2级D触发器D_n-2，以此类推脉宽传递序列的 n-1个D触发器的信号输出端分别输出脉宽传递后的待扩展信号Qn-1、Qn-2...Q2和Q1，脉宽传递后的待扩展信号Qn-1输出至延时阵列模块的一组具有n-2个延时单元的延时子阵列的第n-2级延时单元，脉宽传递后的待扩展信号Qn-1通过n-2个延时单元后输出延时后的待扩展信号QDn-1并由第1级延时单元输出至对应或逻辑单元的信号输入端，以此类推，脉宽传递后的待扩展信号Qn-1、Qn-2...Q2和Q1通过一组延时子阵列后输出延时后的待扩展信号QDn-1、QDn-2...QD2输出至对应或逻辑单元的信号输入端，特别地，第1级D触发器D1输出的脉宽传递后的待扩展信号Q1经过0个延时单元后输出延时后的待扩展信号Q1至对应或逻辑单元的信号输入端，第一预设数量的或逻辑单元将所述延时阵列模块传输的n个信号进行或逻辑运算处理，输出最终的或逻辑运算处理后的待扩展信号Fbk_or至输出整形单元模块的D触发器D_0，D触发器D_0对或逻辑运算处理后的待扩展信号Fbk_or进行整形输出，最终输出n倍脉宽扩展后的信号Fbk_nt。

本实用新型还提供一种脉宽扩展电路，所述脉宽扩展电路由m个n值相同或不同的如图1所示前述实施例中的n倍脉宽扩展电路串联而成，若所述脉宽扩展电路由m个n倍脉宽扩展电路串联而成，n值可以相同或不同，则所述脉宽扩展电路的脉宽扩展倍数为m个n倍脉宽扩展电路的脉宽扩展倍数的和值减n倍脉宽扩展电路个数m加1，即脉宽扩展倍数＝(n₁+n₂+n₃+...+n_m)-m+1,m为大于或等于2的整数。

本实用新型一种实施例中提供一种2倍脉宽扩展电路，参阅图2所示，所述2倍脉宽扩展电路由脉宽传递序列模块、延时阵列模块、或逻辑组模块和输出整形单元模块四个部分组成；其中，所述脉宽传递序列模块由1个D触发器D_1组成，所述延时阵列模块由1个延时单元组成，所述或逻辑组模块由一个双输入端的或逻辑单元组成，所述输出整形单元模块由1个D触发器D_0组成。

具体地，参考时钟信号Clk由脉宽传递序列模块的D触发器D_1的时钟信号输入端输入所述2倍脉宽扩展电路，脉宽传递序列模块的D触发模块D_1的时钟信号输入端与输出整形单元模块的D触发器D_0的时钟信号输入端连接，待扩展信号Fbk_t由脉宽传递序列模块的D触发模块D_1的信号输入端输入所述2 倍脉宽扩展电路，待扩展信号Fbk_t经过延时模块的延时单元的延时处理，延时单元输出延时后的待扩展信号QDf至或逻辑组模块的或逻辑单元的其中一个信号输入端，脉宽传递序列模块的D触发器D_1的信号输出端输出信号Q1至延时阵列对应信号输入端，经过零延时后输出给或逻辑组对应的信号输入端，即或逻辑组模块的或逻辑单元的另一个信号输入端，其中，信号Q1与经过零延时后的信号QD1相同，双输入端的或逻辑单元输出经过或逻辑处理的待扩展信号Fbk_or至输出整形单元模块的D触发器D_0的信号输入端，经过整形处理后D触发器D_0输出2倍脉宽扩展后信号Fbk_2t。

本实用新型一种实施例中提供一种应用于锁相环的3倍脉宽扩展电路，参阅图3所示，所述3倍脉宽扩展电路由脉宽传递序列模块、延时阵列模块、或逻辑组模块和输出整形单元模块四个部分组成；其中，所述脉宽传递序列模块由2个D触发器D_1和D_2组成，所述延时阵列模块由3组延时子阵列3个延时单元组成，所述或逻辑组模块由一个三输入端的或逻辑单元组成，所述输出整形单元模块由1个D触发器D_0 组成。参阅图4所示，所述锁相环PLL包括鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器N divider和n倍脉宽扩展电路，在本实施例中脉宽扩展电路的脉宽扩展倍数n的值为3。

具体地，所述锁相环PLL工作时，压控振荡器VCO产生一个时钟输出信号fout，所述时钟输出信号 fout经过分频器N divider的分频产生一个反馈信号fbk，所述反馈信号fbk即为待扩展信号Fbk_t，待扩展信号经过n倍脉宽扩展电路后产生脉冲宽度为n倍的信号Fbk_nt，脉宽扩展后信号Fbk_nt作为新的反馈信号输入鉴频鉴相器PPL，鉴频鉴相器PPL将反馈信号Fbk_nt和输入的参考信号fre进行相位比较并输出具有相位信息的控制信号至电荷泵CP，电荷泵CP接收的控制信号转化电流，控制调节低通滤波器LPF 的电压，并调节压控振荡器VCO的输出时钟频率，开始下一个循环调制，直到反馈信号Fbk_nt和参考信号Fref达到同频同相，整个锁相环路处于稳定状态，压控振荡器VCO输出时钟信号fout频率稳定，完成基于n倍脉宽扩展电路的锁相环输出。

具体地，所述反馈信号Fbk_t输入所述3倍脉宽扩展电路时各节点信号的波形可参阅图5所示，当锁相环PLL中分频器N divider完成一次分频后，反馈信号fbk输出一个高电平，待扩展信号Fbk_t由低电平变为高电平；参考时钟信号Clk第一个上升沿来临之前，待扩展信号Fbk_t处于低电平状态，当参考时钟信号Clk第一个上升沿来临时，此时待扩展信号Fbk_t由低电平变为高电平，但仍处于低电平状态，第 2级D触发器D_2输出的脉宽传递后的待扩展信号Q2为低电平，同理，第1级D触发器D_1输出的脉宽传递后的待扩展信号Q1为低电平；当参考时钟信号Clk的第二个上升沿来临时，待扩展信号Fbk_t由高电平变为低电平，但仍处于高电平，第2级D触发器D_2输出的脉宽传递后的待扩展信号Q2由低电平变为高电平，但在参考时钟信号Clk的第二个上升沿来临时仍处于低电平，因此第1级D触发器D_1输出的脉宽传递后的待扩展信号Q1仍为低电平；当参考时钟信号Clk的第三个上升沿来临时，待扩展信号Fbk_t 为低电平，第2级D触发器D_2输出的脉宽传递后的待扩展信号Q2由高电平变为低电平，但仍为高电平，第1级D触发器D_1输出的脉宽传递后的待扩展信号Q1由低电平变为高电平，但仍为低电平；当参考时钟信号Clk的第四个上升沿来临时，待扩展信号Fbk_t仍为低电平，第2级D触发器D_2输出的脉宽传递后的待扩展信号Q2为低电平，第1级D触发器D_1输出的脉宽传递后的待扩展信号Q1由高电平变为低电平。待扩展信号Fbk_t经过延时阵列模块中一组具有两个延时单元的延时子阵列产生了延时2*Δt的信号 QDf，第2级D触发器D_2输出的脉宽传递后的待扩展信号Q2经过延时阵列模块中一组具有一个延时单元的延时子阵列产生了延时Δt的信号QD2，第1级D触发器D_1输出的脉宽传递后的待扩展信号Q1、延时 2*Δt的信号QDf和延时Δt的信号QD2分别输入三输入端的或逻辑单元的相应信号输入端，三输入端的或逻辑单元对输入信号Q1、QDf和QD2进行或逻辑运算处理，通过三个信号Q1、QDf和QD2的信号部分重叠，避免产生错误信号；当参考时钟信号Clk的第一个上升沿来临时，待扩展信号Fbk_t由低电平变为高电平，由于延时阵列模块的延时作用，三输入端的或逻辑单元信号输出端输出信号Fbk_or在参考时钟信号的第一个上升沿延时2*Δt的时刻变为高电平，三输入端的或逻辑单元信号输出端输出信号Fbk_or波形可参阅图5所示，输出整形单元的D触发器D_0接收三输入端的或逻辑单元输出的经过或逻辑运算处理的待扩展信号Fbk_or并对其进行整形输出处理，当参考时钟信号Clk的第一个上升沿来临时，三输入端的或逻辑单元信号输出端输出信号Fbk_or为低电平，经过2*Δt的延时后，三输入端的或逻辑单元信号输出端输出信号Fbk_or由低电平变为高电平，当参考时钟信号Clk的第二个上升沿来临时，三输入端的或逻辑单元信号输出端输出信号Fbk_or保持高电平，整形后输出信号Fbk_3t由低电平变为高电平，当参考时钟信号Clk的第三个上升沿来临时，三输入端的或逻辑单元信号输出端输出信号Fbk_or保持高电平，整形后输出信号Fbk_3t保持高电平，当参考时钟信号Clk的第四个上升沿来临时，三输入端的或逻辑单元信号输出端输出信号Fbk_or由高电平变为低电平但仍处于高电平，整形后输出信号Fbk_3t保持高电平，当参考时钟信号Clk的第五个上升沿来临时，三输入端的或逻辑单元信号输出端输出信号Fbk_or保持低电平，整形后输出信号Fbk_3t由高电平变为低电平，具体波形变化可参阅图5所示。

其中，本实施例中出现的“第一”、“第二”、“第三”等术语，是为了便于相关特征次序先后的区分，并不能理解为指示或暗示其相对重要性或者技术特征的数量。

本实用新型的一种实施例中提供一种4倍脉宽扩展电路，参阅图6所示，所述4倍脉宽扩展电路包括脉宽传递序列模块、延时阵列模块、或逻辑组模块和输出整形单元模块；其中，所述脉宽传递序列模块由 3个D触发器D_1组成，所述延时阵列模块由4组延时子阵列组成，4组延时子阵列分别包含3、2、1和0 个延时单元，所述或逻辑组模块由一个四输入端的或逻辑单元组成，所述输出整形单元模块由1个D触发器D_0组成。

本实用新型一种实施例中提供一种脉宽扩展电路，所述脉宽扩展电路由上述实施例中的两个n倍脉宽扩展电路串联而成；其中，两个n倍脉宽扩展电路的n值可以相同也可以不同，所述脉宽扩展的路的脉宽扩展倍数等于所述两个n倍脉宽扩展电路的脉宽扩展倍数和值减一。

进一步地，所述脉宽扩展电路可以由上述实施例中的m个n倍脉宽扩展电路串联而成；其中，所述m 个n倍脉宽扩展电路的n值可以相同也可以不同，所述脉宽扩展电路的脉宽扩展倍数等于所述m个n倍脉宽扩展电路的脉宽扩展倍数的和值减m加一，其中，n为大于或等于2的整数，m为大于或等于2的整数。最后应当说明，以上所述实施例仅是本实用新型的优选实施例，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (9)

1.一种n倍脉宽扩展电路，其特征在于，所述n倍脉宽扩展电路包括：脉宽传递序列模块、延时阵列模块、或逻辑组模块和输出整形单元模块；

脉宽传递序列模块包括n-1个级联的D触发器；延时阵列模块包括延时单元；或逻辑组模块包括预设数量的或逻辑单元；输出整形单元模块包括一个D触发器(D_0)；

其中，输入的参考时钟信号(Clk)与脉宽传递序列模块的第n-1级D触发器(D_n-1)的时钟信号输入端连接，脉宽传递序列模块的n-1个级联的D触发器的信号输入端与延时阵列模块的相匹配的信号输入端连接，脉宽传递序列模块的第一级D触发器的信号输出端与延时阵列模块的相匹配的信号输入端连接，延时阵列模块的信号输出端与或逻辑组模块的信号输入端连接，或逻辑组模块的信号输出端与输出整形单元模块的D触发器(D_0)的信号输入端连接；n是大于或等于2的整数。

2.根据权利要求1所述n倍脉宽扩展电路，其特征在于，所述脉宽传递序列包括n-1个级联的D触发器，第n-1级D触发器(D_n-1)的信号输出端与第n-2级D触发器(D_n-2)的信号输入端连接；其中，级数最高的D触发器的信号输入端用于输入待扩展信号(Fbk_t)。

3.根据权利要求2所述n倍脉宽扩展电路，其特征在于，所述延时阵列模块包括n个信号输入端和n个信号输出端，所述脉宽传递序列模块的n-1个级联的D触发器的信号输出端和第一级D触发器的信号输出端分别与延时阵列模块相匹配的信号输入端连接，存在n个信号输入端与其对应的n个信号输出端之间都连接有一组延时子阵列，以构成n组延时子阵列，前述延时阵列模块的n个信号输入端分别配置为对应一组延时子阵列的信号输入端，前述延时阵列模块的n个信号输出端分别配置为对应一组延时子阵列的信号输出端；其中，第一级D触发器(D_1)的信号输出端与对应的一组延时子阵列的信号输入端连接，与第一级D触发器(D_1)的信号输出端连接的一组延时子阵列包括0个延时单元；

第n-1级D触发器(D_n-1)的信号输入端与对应一组延时子阵列的信号输入端连接，与第n-1级D触发器(D_n-1)的信号输入端连接的一组延时子阵列包括n-1个级联的延时单元；

在这一组延时子阵列中，第n-1级延时单元的信号输出端与第n-2级延时单元的信号输入端连接，级数最高的延时单元的信号输入端与这一组延时子阵列的信号输入端连接，级数最低的延时单元的信号输出端与这一组延时子阵列的信号输出端连接。

4.根据权利要求3所述n倍脉宽扩展电路，其特征在于，所述或逻辑组模块包括第一预设数量的或逻辑单元；所述或逻辑单元包括第二预设数量的信号输入端；

所述延时阵列模块的n个信号输出端分别与或逻辑组模块中相匹配的第一预设数量的或逻辑单元的信号输入端对应连接，以实现所述延时阵列模块的n个信号输出端分别与或逻辑组模块的相匹配的信号输入端对应连接；

所述第一预设数量的或逻辑单元将所述延时阵列模块输入的n个信号进行或逻辑运算处理并输出一个信号作为或逻辑组模块的输出信号。

5.根据权利要求4所述的n倍脉宽扩展电路，其特征在于，如果所述或逻辑单元的第一预设数量等于1，所述或逻辑单元的信号输出端与所述输出整形单元模块的D触发器(D_0)的信号输入端连接；

如果所述或逻辑单元的第一预设数量大于或等于2，则所述第一预设数量的或逻辑单元中的一个或逻辑单元(OR1)用于将其余或逻辑单元输出的信号进行或逻辑运算并输出最终信号作为或逻辑组模块的输出信号，所述或逻辑单元(OR1)的信号输出端与所述输出整形单元模块的D触发器(D_0)的信号输入端连接。

6.根据权利要求4所述的n倍脉宽扩展电路，其特征在于，所述或逻辑组模块的信号输出端与输出整形单元模块的D触发器(D_0)的信号输入端连接是指所述或逻辑组模块输出最终信号的或逻辑单元的信号输出端与所述输出整形单元模块的D触发器(D_0)的信号输入端连接。

7.根据权利要求6所述n倍脉宽扩展电路，其特征在于，所述输出整形单元包括单个D触发器(D_0)，D触发器(D_0)的时钟信号输入端与所述脉宽传递序列的n-1个D触发器的时钟信号输入端连接。

8.一种脉宽扩展电路，其特征在于，所述脉宽扩展电路由m个n值相同或不同的如权利要求1-7任一项所述的n倍脉宽扩展电路串联组成，使得所述脉宽扩展电路的脉宽扩展倍数是这m个如权利要求1-7任一项所述的n倍脉宽扩展电路的脉宽扩展倍数的和值减m加一。

9.一种应用脉宽扩展电路的锁相环系统，其特征在于，所述应用脉宽扩展电路的锁相环系统包括：鉴频鉴相器(PFD)、电荷泵模块(CP)、低通滤波器(LPF)、压控振荡器(VCO)、分频器(N divider)和如权利要求1至8任一项所述的n倍脉宽扩展电路模块(fbk_pwe)；其中，鉴频鉴相器(PFD)的信号输出端与电荷泵模块(CP)的信号输入端连接，电荷泵模块(CP)的信号输出端与低通滤波器(LPF)的信号输入端连接，低通滤波器(LPF)的信号输出端与压控振荡器(VCO)的信号输入端连接，压控振荡器(VCO)的信号输出端与分频器(N divider)的信号输入端连接，分频器(N divider)的信号输出端与脉宽扩展电路模块(fbk_pwe)的信号输入端连接，脉宽扩展电路模块(fbk_pwe)的信号输出端与鉴频鉴相器(PFD)的反馈信号输入端连接，参考信号从鉴频鉴相器的信号输入端输入。

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