CN214045599U - 应用于锁相环的n倍脉宽扩展电路及其锁相环 - Google Patents

Abstract

本实用新型公开了一种应用于锁相环的n倍脉宽扩展电路及其锁相环，所述n倍脉宽扩展电路由脉宽扩展传递序列、或逻辑组和输出整形单元三个部分组成；脉宽扩展传递序列包括n个脉宽扩展单元和n‑1个D触发器；或逻辑组包括一个或多个多输入端的或逻辑单元；输出整形单元包括一个D触发器；第n级脉宽扩展单元的信号输出端与第n‑1级D触发器的信号输入端连接，第n‑1级D触发器的信号输出端与第n‑1级脉宽扩展单元的信号输入端连接，脉宽扩展传递序列的信号输出端与或逻辑组的信号输入端连接，或逻辑组的信号输出端与输出整形单元的信号输入端连接。本实用新型具有稳定输出预期展宽的脉冲信号，简化脉宽扩展电路结构，大幅度提高锁相环稳定性的优势。

Description

应用于锁相环的n倍脉宽扩展电路及其锁相环

技术领域

本实用新型涉及模拟电路技术领域，具体涉及一种应用于锁相环的n倍脉宽扩展电路及其锁相环。

背景技术

目前较常见的锁相环主要由鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器构成，锁相环主要通过鉴频鉴相器比较输入参考信号和分频器输出的反馈信号的频率和相位，输出相应控制信号，控制电荷泵对低通滤波器进行电流流入和流出的控制，从而调节低通滤波器的输出电压，通过低通滤波器的输出电压对压控振荡器进行调节，从而改变压控振荡器的输出频率，通过分频器对压控振荡器的输出信号进行分频，并反馈到鉴频鉴相器，从而调整鉴频鉴相器的输出控制信号，如此循环往复直至锁相稳定，锁相稳定时参考信号频率和输出信号频率相等或呈倍数n的关系。传统锁相环系统内部的分频器模块输出的反馈信号占空比较小，导致虽然反馈信号频率较低，但鉴频鉴相器处理信号的速度常常不能满足需求，当压控振荡器输出时钟信号FVCO的频率较高时，对鉴频鉴相器的速度要求更高，因此传统锁相环在系统输出频率较高时稳定性较差，一旦发生鉴频鉴相器的速度不够，可能导致电路产生错误锁定工作在最高频率的情况，且现有的脉冲宽度扩展电路的电路结构较为复杂，增加脉冲宽度扩展电路的生产成本，降低脉宽扩展效率，且现有的脉冲宽度扩展电路输出的脉宽扩展信号稳定性较差，不能安全稳定地实现预期展宽。

实用新型内容

为解决上述问题，本实用新型提供了一种应用于锁相环的n倍脉宽扩展电路及其锁相环，简化了脉宽扩展电路的电路结构，通过扩展反馈信号的高电平宽度降低对鉴频鉴相器的速度要求，大大提高了锁相环系统适应性和稳定性，实现脉冲信号的预期展宽效果。本实用新型的具体技术方案如下：

一种应用于锁相环的n倍脉宽扩展电路，所述n倍脉宽扩展电路包括：脉宽扩展传递序列、或逻辑组和整形输出单元；所述脉宽扩展传递序列，包括n个脉宽扩展单元和n-1个D触发器，每个D触发器分别与两个相邻的脉宽扩展单元级联连接；所述或逻辑组，包括一个或一个以上的多输入端的或逻辑单元；所述输出整形单元包括一个D触发器D_0；其中，待扩展信号Fbk_t从脉宽扩展序列的第n级脉宽扩展单元Pw_n的信号输入端输入所述n倍脉宽扩展电路，参考时钟信号Clk从脉宽扩展传递序列的第n-1级D触发器D_n-1的时钟信号输入端输入所述n倍脉宽扩展电路，所述每个D触发器分别与两个相邻的脉宽扩展单元级联连接的结构为：第n级脉宽扩展单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接，第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的信号输入端连接，n个脉宽扩展单元的信号输出端是脉宽扩展传递序列的信号输出端；脉宽扩展传递序列的信号输出端与或逻辑组的信号输入端连接，或逻辑组的信号输出端与输出整形单元的信号输入端连接；n为大于或等于2的整数。所述应用于锁相环的n倍脉宽扩展电路，相较于现有的脉宽扩展电路简化了电路结构，能够稳定输出预期脉宽扩展倍数的脉冲信号，降低脉宽扩展电路的生产成本，消除了传统逻辑电路中存在的信号波动，提高脉宽扩展电路的脉宽扩展效率、稳定性和可靠性。

进一步地，所述脉宽扩展单元包括一个延迟单元和一个双输入端的或逻辑单元；其中，所述延迟单元的信号输入端和所述延迟单元的信号输出端分别连接于所述双输入端的或逻辑单元的两个信号输入端；所述双输入端的或逻辑单元的信号输出端为脉宽扩展单元的信号输出端，所述延时单元的信号输入端为脉宽扩展单元的信号输入端；所述延时单元包括两个级联的反相器。所述脉宽扩展单元基于延时单元对待扩展信号起使得下降沿延时Δt的作用，每个脉宽扩展单元对信号进行Δt的延时，以达到多个信号出现部分信号重叠的目的，避免因延迟问题引起反馈信号fbk抖动等问题导致产生错误信号。

进一步地，所述第n级脉宽扩展单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接是指第n级脉宽扩展单元的双输入端的或逻辑单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接；所述第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的信号输入端连接是指第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的延时单元的信号输入端连接。所述脉宽扩展传递序列对待扩展信号起延时移位寄存的作用,n-1个D触发器输出进行相应脉宽传递后的待扩展信号，n个脉宽扩展单元输出进行相应延迟处理后的待扩展信号。

进一步地，所述或逻辑组包括一个多输入端的或逻辑单元，所述或逻辑单元的输入端的数量与脉宽扩展电路的脉宽扩展倍数n值相等；所述或逻辑单元的信号输出端为所述或逻辑组的信号输出端。

进一步地，所述或逻辑组包括两个或两个以上的多输入端的或逻辑单元，所述或逻辑单元的个数是根据脉宽扩展电路的脉宽扩展倍数适应性调整得到的。该技术方案中所述或逻辑单元的输入端口根据实际脉宽扩展电路的脉宽扩展倍数进行适应性调配，以实现或逻辑组更高效率的完成或逻辑运算处理，提高脉宽扩展效率。

进一步地，所述两个或两个以上的多输入端的或逻辑单元中存在一个多输入端的或逻辑单元Or_end 的信号输入端与其余多输入端的或逻辑单元的信号输出端对应连接，所述两个或两个以上的多输入端的或逻辑单元中存在一个多输入端的或逻辑单元Or_end的信号输出端作为或逻辑组的信号输出端。所述n倍脉宽扩展电路的或逻辑组对待扩展信号进行或逻辑运算，使得输入的多个信号的重叠部分消除，以消除传统逻辑电路可能产生的信号波动，再进行脉宽扩展，避免由于波动信号产生错误的脉宽扩展信号。

进一步地，所述脉宽扩展传递序列的信号输出端与或逻辑组的信号输入端连接是指所述脉宽扩展传递序列的n个脉宽扩展单元的信号输出端与或逻辑组的一个或一个以上的多输入端的或逻辑单元的信号输入端相应连接。

进一步地，所述或逻辑组的信号输出端与所述输出整形单元的信号输入端连接是指所述或逻辑组中输出最终信号的或逻辑单元的信号输出端与所述输出整形单元的D触发器D_0的信号输入端连接。所述或逻辑组将进行或逻辑处理后的信号传输至输出整形单元，待扩展信号经过多级延时处理和或逻辑运算处理后可能存在一定延迟，通过所述输出整形单元的D触发器进行整形处理，可输出满足n倍脉宽扩展的脉冲信号。

进一步地，所述输出整形单元的D触发器D_0的时钟信号输入端与所述脉宽扩展传递序列的n-1个D 触发器的时钟信号输入端连接。

本实用新型还公开了一种应用n倍脉宽扩展电路的锁相环，所述应用n倍脉宽扩展电路的锁相环包括：鉴频鉴相器PFD、电荷泵模块CP、低通滤波器LPF、压控振荡器VCO、分频器N divider和如前所述的应用于锁相环的n倍脉宽扩展电路模块fbk_pwe；其中，所述鉴频鉴相器PFD的信号输出端与所述电荷泵模块CP的信号输入端连接，所述电荷泵模块CP的信号输出端与所述低通滤波器LPF的信号输入端连接，所述低通滤波器LPF的信号输出端与所述压控振荡器VCO的信号输入端连接，所述压控振荡器VCO的信号输出端与所述分频器Ndivider的信号输入端连接，所述分频器N的信号输出端与所述n倍脉宽扩展电路模块fbk_pwe的信号输入端连接，所述n倍脉宽扩展电路模块fbk_pwe的信号输出端与所述鉴频鉴相器PFD 的信号输入端连接。所述应用n倍脉宽扩展电路的锁相环基于n倍脉宽扩展电路实现脉冲信号的预期展宽，可根据实际需求调节电路脉宽扩展倍数，保证锁相环工作的稳定性，提高锁相环中鉴频鉴相器PFD工作的稳定性和可靠性。

附图说明

图1为本实用新型一种实施例所述应用于锁相环的n倍脉宽扩展电路的结构示意图。

图2为本实用新型一种实施例所述应用于锁相环的3倍脉宽扩展电路的结构示意图。

图3为图2所示实施例的所述应用于锁相环的3倍脉宽扩展电路的各节点波形示意图。

图4为本实用新型一种实施例所述应用于锁相环的2倍脉宽扩展电路的结构示意图。

图5为本实用新型一种实施例所述应用于锁相环的4倍脉宽扩展电路的结构示意图。

图6为本实用新型一种实施例所述应用n倍脉宽扩展电路的锁相环的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行详细描述。应当理解，下面所描述的具体实施例仅用于解释本实用新型，并不用于限定本实用新型。

本实用新型的一种实施例中提供一种应用于锁相环的n倍脉宽扩展电路，参阅图1所示，所述应用于锁相环的n被脉宽扩展电路由脉宽扩展传递序列、或逻辑组和输出整形单元三个部分组成。所述n倍脉宽扩展电路可作为脉宽扩展电路模块应用于图6所示的锁相环中，需要说明的是，n是大于或等于2的整数。

具体地，所述脉宽扩展传递序列包括n个脉宽扩展单元和n-1个D触发器，待扩展信号Fbk_t和参考时钟信号Clk分别从第n级脉宽扩展单元的信号输入端和第n-1级D触发器D_n-1的时钟信号输入端输入所述n倍脉宽扩展电路；每个D触发器分别与两个相邻的脉宽扩展单元级联连接，即第n级的脉宽扩展单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接，第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的信号输入端连接；所述脉宽扩展单元由一个延迟单元和一个双输入端的或逻辑单元组成，所述延迟单元的信号输入端和所述延迟单元的信号输出端分别与所述双输入端的或逻辑单元的两个信号输入端对应连接，所述延迟单元的信号输入端作为所述脉宽扩展单元的信号输入端，所述双输入端的或逻辑单元的信号输出端作为所述脉宽扩展单元的信号输出端，所述延迟单元由两个级联的反相器组成，第一级反相器的输入端是所述延时单元的信号输入端，第二级反相器的信号输出端是所述延迟单元的信号输出端；所述n个脉宽扩展单元的信号输出端作为所述脉宽扩展传递序列的信号输出端与所述或逻辑组的信号输入端对应连接。

具体地，参阅图1所述，所述或逻辑组包括一个多输入端的或逻辑单元，所述或逻辑单元的信号输入端的数量等于所述脉宽扩展电路的脉宽扩展倍数n值，所述或逻辑单元的信号输入端作为所述或逻辑组的信号输入端与所述脉宽扩展传递序列的信号输出端对应连接，即所述脉宽扩展传递序列的n个脉宽扩展单元的信号输出端分别与所述或逻辑单元相匹配的信号输入端进行对应连接，所述或逻辑单元的信号输出端作为所述或逻辑组的信号输出端与所述输出整形单元的信号输入端连接。

进一步地，所述或逻辑组可以包括一个以上的或逻辑单元，所述或逻辑单元的数量可根据实际脉宽扩展倍数需求进行适应性调整，以实现所述一个以上的或逻辑单元的输入端的端口总数等于所述脉宽扩展电路的脉宽扩展倍数n与或逻辑单元的个数的和值减一；所述一个以上的或逻辑单元存在一个或逻辑单元 Or_end用于对其余或逻辑单元输出的信号进行或逻辑运算处理并作为或逻辑组的最终输出信号输出，所述或逻辑单元Or_end的信号输出端作为所述或逻辑组的信号输出端与所述输出整形单元的信号输入端连接。

具体地，所述输出整形单元包括一个D触发器D_0，所述D触发器D_0的信号输入端与所述或逻辑单元的最终信号输出端连接，以实现所述输出整形单元的信号输入端与所述或逻辑组的信号输出端连接；所述D触发器D_0的时钟信号输入端与所述脉宽扩展传递序列的n-1个D触发器的时钟信号输入端连接。

具体地，参考时钟信号Clk通过脉宽扩展传递序列的第n-1级D触发器D_n-1的时钟信号输入端输入所述应用于锁相环的n倍脉宽扩展电路，所述脉宽扩展传递序列的第n-1级D触发器D_n-1的时钟信号输入端分别与所述脉宽扩展传递序列的其余n-2级D触发器的时钟信号输入端和所述输出整形单元的D触发器D_0的时钟信号输入端连接，待扩展信号Fbk_t通过所述脉宽扩展传递序列的第n级脉宽扩展单元的信号输入端输入所述应用于锁相环的n倍脉宽扩展电路，待扩展信号Fbk_t经过第n级脉宽扩展单元的延时处理和或逻辑运算处理后，由第n级脉宽扩展单元的信号输出端输出信号Dn-1至或逻辑组对应的或逻辑单元的信号输入端和第n-1级D触发器D_n-1的信号输入端，第n-1级D触发器D_n-1的信号输入端接收信号Dn-1进行脉宽传递处理后输出信号Qn-1至第n-1级脉宽扩展单元的信号输入端，同理可得，信号Qn-1 经过第n-1级脉宽扩展单元的延时处理和或逻辑运算处理后由第n-1级脉宽扩展单元的信号输出端输出信号Dn-2至或逻辑组对应的或逻辑单元的信号输入端和第n-2级D触发器D_n-2的信号输入端，以此类推，脉宽扩展传递序列的n个脉宽扩展单元分别输出信号Dn-1、Dn-2...D2、D1、D0至相匹配的或逻辑组的信号输入端和n-1个的D触发器相匹配的信号输入端，n-1个D触发器对信号进行脉宽传递处理后输出信号 Qn-1、Qn-2...Q2、Q1至相匹配的脉宽扩展单元的信号输入端，所述或逻辑组接收所述脉宽扩展传递序列传输的n个信号Dn-1、Dn-2...D2、D1、D0并进行或逻辑运算处理，所述或逻辑组的或逻辑单元Or_end 输出或逻辑运算处理后的最终输出信号Fbk_or至所述输出整形单元的信号输入端，所述输出整形单元接收信号Fbk_or并进行整形处理，所述输出整形单元输出n倍脉宽扩展后的信号Fbk_nt。

具体地，所述或逻辑组是对多个输入信号执行或逻辑运算并输出一个结果信号，当所述n倍脉宽扩展电路的n值较大时，一个多输入端的或逻辑单元难以快速完成n-1个信号的或逻辑运算，此时可适应性增加或逻辑单元的数量，通过多个或逻辑单元的组合使用，以实现对所有输入信号执行或逻辑运算并输出一个结果信号的功能。

本实用新型的一种实施例中提供一种脉宽扩展电路，所述脉宽扩展电路由m个n值相同或不同的如图 1所示的基于脉宽扩展单元的n倍脉宽扩展电路串联而成，所述脉宽扩展电路的脉宽扩展倍数为以上基于脉宽扩展单元的n倍脉宽扩展电路的脉宽扩展倍数和值减m加一；所述脉宽扩展电路可作为脉宽扩展电路模块应用于图6所示的锁相环中。

本实用新型的一种实施例中提供一种应用于锁相环的3倍脉宽扩展电路，参阅图2所示，所述应用于锁相环的3倍脉宽扩展电路由脉宽扩展传递序列、或逻辑组和输出整形单元三个部分组成；其中，所述脉宽扩展传递序列包括3个脉宽扩展单元和2个D触发器，所述脉宽扩展单元包括一个延时单元和一个双输入端的或逻辑单元，所述延时单元的信号输入端和所述延时单元的信号输出端相应连接所述或逻辑单元两个的信号输入端，所述延时单元的信号输入端作为脉宽扩展单元的信号输入端，所述双输入端的或逻辑单元的信号输出端作为脉宽扩展单元的信号输出端；第3级脉宽扩展单元PW_3的信号输出端与第2级D触发器D_2的信号输入端连接，第2级D触发器D_2的信号输出端与第2级脉宽扩展单元PW_2的信号输入端连接，第2级脉宽扩展单元PW_2的信号输出端与第1级D触发器D_1的信号输入端连接，第1级D触发器D_1的信号输出端与第1级脉宽扩展单元PW_1的信号输入端连接；所述或逻辑组由一个三输入端的或逻辑单元构成，所述脉宽扩展传递序列的3个脉宽扩展单元的信号输出端分别与所述三输入端的或逻辑的信号输入端相应连接；所述输出整形单元包括一个D触发器D_0，所述或逻辑组的三输入端的或逻辑单元的信号输出端与所述输出整形单元的D触发器D_0的信号输入端连接，所述输出整形单元的D触发器D_0 的时钟信号输入端与所述脉宽扩展传递序列的D触发器D_2和D_1的时钟信号输入端连接。

具体地，所述应用于锁相环的3倍脉宽扩展电路可作为脉宽扩展电路模块应用于图6所示的锁相环PLL 中。所述锁相环PLL包括鉴频鉴相器PFD、电荷泵模块CP、低通滤波器LPF、压控振荡器VCO、分频器N divider 和脉宽扩展电路模块fbk_pwe。所述锁相环PLL工作时，压控振荡器VCO产生一个时钟输出信号fout，所述时钟输出信号fout经过分频器Ndivider的分频产生一个反馈信号fbk，所述反馈信号fbk即为待扩展信号Fbk_t，待扩展信号Fbk_t经过3倍脉宽扩展电路产生脉冲宽度为原待扩展信号脉冲宽度3倍的信号 Fbk_3t，脉宽扩展后的信号Fbk_3t作为新的反馈信号输入鉴频鉴相器PFD，鉴频鉴相器PFD将经过脉宽扩展后的反馈信号Fbk_3t和输入的参考信号Fref进行相位比较并输出具有相位信息的控制信号至电荷泵模块CP，电荷泵模块CP接收的控制信号转化为电流，控制调节低通滤波器LPF的电压，并调节压控振荡器 VCO的输出时钟频率，进入下一个循环调制，直到反馈信号和参考信号Fref达到同频同相，整个锁相环路处于稳定状态，压控振荡器VCO输出时钟信号fout频率稳定，锁相环基于应用于锁相环的3倍脉宽扩展电路获取3倍脉宽的时钟信号输出，实现锁相环稳定。

具体地，所述反馈信号Fbk_t输入所述应用于锁相环的3倍脉宽扩展电路时脉宽扩展电路的各节点信号的波形变化可参阅图3所示，当锁相环PLL中的分频器N divider完成一次分频，反馈信号fbk输出一个高电平，所述反馈信号即为待扩展信号Fbk_t；参考时钟信号Clk的第一个上升沿来临时，待扩展信号 Fbk_t出现由低电平变为高电，第3级脉宽扩展单元PW_3输出的信号D2由低电平变为高电平；参考时钟信号Clk的第二个上升沿来临时，待扩展信号Fbk_t由高电平变为低电平，第3级脉宽扩展单元PW_3输出的信号D2由于脉宽扩展单元的延时作用仍为高电平，第2级D触发器D_2输出的信号Q2由低电平变为高电平，第2级脉宽扩展单元PW_2输出的信号D1由低电平变为高电平，在经过Δt延时后第3级脉宽扩展单元PW_3输出的信号D2由高电平变为低电平；参考时钟信号Clk的第三个上升沿来临时，待扩展信号 Fbk_t保持低电平，第3级脉宽扩展单元PW_3输出的信号D2保持低电平，第2级D触发器D_2输出的信号Q2由高电平变为低电平，第2级脉宽扩展单元PW_2输出的信号D1由于脉宽扩展单元的延时作用仍为高电平，第1级D触发器D_1输出的信号Q1由低电平变为高电平，第1级脉宽扩展单元输出的信号D0由低电平变为高电平，在经过Δt延时后第2级脉宽扩展单元PW_2输出的信号D1由高电平变为低电平；参考时钟信号Clk的第四个上升沿来临时，待扩展信号Fbk_t保持低电平，第3级脉宽扩展单元PW_3输出的信号D2保持低电平，第2级D触发器D_2输出的信号Q2保持低电平，第2级脉宽扩展单元PW_2输出的信号D1保持低电平，第1级D触发器D_1输出的信号Q1由高电平变为低电平，第1级脉宽扩展单元输出的信号D0由于脉宽扩展单元的延时作用仍为高电平，在经过Δt延时后第1级脉宽扩展单元输出的信号 D0由高电平变为低电平。脉宽扩展传递序列输出的三个信号D2、D1和D0分别输入三输入端的或逻辑单元的相应信号输入端、三输入端的或逻辑单元对输入信号D2、D1和D0进行或逻辑运算处理，D2、D1和D0 三个信号存在部分重叠，避免传统组合逻辑可能产生的错误信号，三输入端的或逻辑单元输出或逻辑运算后的信号Fbk_or，经过多级或逻辑运算后，信号存在产生延迟的可能性，信号Fbk_or通过输出整形单元进行整形输出，获得3倍脉宽扩展信号Fbk_3t。

本实用新型的一种实施例中提供一种应用于锁相环的2倍脉宽扩展电路，参阅图4所示，所述应用于锁相环的2倍脉宽扩展电路包括脉宽扩展传递序列、或逻辑组和输出整形单元三个部分；其中，所述脉宽扩展传递序列包括2个脉宽扩展单元和1个D触发器，所述脉宽扩展单元包括1个延时单元和1个双输入端的或逻辑单元，所述延时单元的信号输入端和所述延时单元的信号输出端相应连接所述或逻辑单元的两个的信号输入端，所述延时单元的信号输入端作为脉宽扩展单元的信号输入端，所述双输入端的或逻辑单元的信号输出端作为脉宽扩展单元的信号输出端；第2级脉宽扩展单元PW_2的信号输出端与第1级D触发器D_1的信号输入端连接，第1级D触发器D_1的信号输出端与第1级脉宽扩展单元PW_1的信号输入端连接；所述或逻辑组由一个双输入端的或逻辑单元构成，所述脉宽扩展传递序列的2个脉宽扩展单元的信号输出端分别与所述双输入端的或逻辑的信号输入端相应连接；所述输出整形单元包括一个D触发器 D_0，所述或逻辑组的双输入端的或逻辑单元的信号输出端与所述输出整形单元的D触发器D_0的信号输入端连接，所述输出整形单元的D触发器D_0的时钟信号输入端与所述脉宽扩展传递序列的D触发器D_1 的时钟信号输入端连接。

具体地，所述应用于锁相环的2倍脉宽扩展电路可作为脉宽扩展电路模块应用于图6所示的锁相环PLL 中。所述锁相环PLL包括鉴频鉴相器PFD、电荷泵模块CP、低通滤波器LPF、压控振荡器VCO、分频器N divider 和脉宽扩展电路模块fbk_pwe。所述锁相环PLL工作时，压控振荡器VCO产生一个时钟输出信号fout，所述时钟输出信号fout经过分频器Ndivider的分频产生一个反馈信号fbk，所述反馈信号fbk即为待扩展信号Fbk_t，待扩展信号Fbk_t经过2倍脉宽扩展电路产生脉冲宽度为原待扩展信号脉冲宽度2倍的信号 Fbk_2t，脉宽扩展后的信号Fbk_2t作为新的反馈信号输入鉴频鉴相器PFD，鉴频鉴相器PFD将经过脉宽扩展后的反馈信号Fbk_2t和输入的参考信号Fref进行相位比较并输出具有相位信息的控制信号至电荷泵模块CP，电荷泵模块CP接收的控制信号转化为电流，控制调节低通滤波器LPF的电压，并调节压控振荡器 VCO的输出时钟频率，进入下一个循环调制，直到反馈信号和参考信号Fref达到同频同相，整个锁相环路处于稳定状态，压控振荡器VCO输出时钟信号fout频率稳定，锁相环基于应用于锁相环的2倍脉宽扩展电路获取2倍脉宽的时钟信号输出，实现锁相环稳定。

本实用新型的一种实施例中提供一种应用于锁相环的4倍脉宽扩展电路，参阅图5所示，所述应用于锁相环的4倍脉宽扩展电路包括脉宽扩展传递序列、或逻辑组和输出整形单元三个部分；其中，所述脉宽扩展传递序列包括4个脉宽扩展单元和3个D触发器，所述脉宽扩展单元包括1个延时单元和1个双输入端的或逻辑单元，所述延时单元的信号输入端和所述延时单元的信号输出端相应连接所述或逻辑单元的两个的信号输入端，所述延时单元的信号输入端作为脉宽扩展单元的信号输入端，所述双输入端的或逻辑单元的信号输出端作为脉宽扩展单元的信号输出端；第4级脉宽扩展单元PW_4的信号输出端与第3级D触发器D_3的信号输入端连接，第3级D触发器D_3的信号输出端与第3级脉宽扩展单元PW_3的信号输入端连接，第3级脉宽扩展单元PW_3的信号输出端与第2级D触发器D_2的信号输入端连接，第2级D触发器D_2的信号输出端与第2级脉宽扩展单元PW_2的信号输入端连接，第2级脉宽扩展单元PW_2的信号输出端与第1级D触发器D_1的信号输入端连接，第1级D触发器D_1的信号输出端与第1级脉宽扩展单元PW_1的信号输入端连接；所述或逻辑组由一个双输入端的或逻辑单元构成，所述脉宽扩展传递序列的2 个脉宽扩展单元的信号输出端分别与所述双输入端的或逻辑的信号输入端相应连接；所述输出整形单元包括一个D触发器D_0，所述或逻辑组的双输入端的或逻辑单元的信号输出端与所述输出整形单元的D触发器D_0的信号输入端连接，所述输出整形单元的D触发器D_0的时钟信号输入端与所述脉宽扩展传递序列的D触发器D_1的时钟信号输入端连接。具体地，所述应用于锁相环的4倍脉宽扩展电路可作为脉宽扩展电路模块应用于图6所示的锁相环PLL中。

显然上述实施例仅仅是本实用新型的一部分实施例，而不是全部实施例，各个实施例之间的技术方案可以互相结合。此外，上述实施例中出现的“第一”、“第二”、“第三”、“第n-1”等术语，是为了便于相关特征的区分，并不能理解为指示或暗示其相对重要性、次序的先后或技术特征的数量。

最后应当说明，以上各实施例仅用于说明本实用新型的技术方案，而非对其限制，尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解，其仍然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或全部技术特征进行等同替换，而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的保护范围。

Claims (10)

1.一种应用于锁相环的n倍脉宽扩展电路，其特征在于，所述n倍脉宽扩展电路包括：脉宽扩展传递序列、或逻辑组和输出整形单元；

脉宽扩展传递序列，包括n个脉宽扩展单元和n-1个D触发器，每个D触发器分别与两个相邻的脉宽扩展单元级联连接；或逻辑组，包括一个或一个以上的多输入端的或逻辑单元；输出整形单元包括一个D触发器D_0；其中，待扩展信号Fbk_t从脉宽扩展序列的第n级脉宽扩展单元Pw_n的信号输入端输入所述n倍脉宽扩展电路，参考时钟信号Clk从脉宽扩展传递序列的第n-1级D触发器D_n-1的时钟信号输入端输入所述n倍脉宽扩展电路，所述每个D触发器分别与两个相邻脉宽扩展单元级联连接的结构为：第n级脉宽扩展单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接，第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的信号输入端连接，n个脉宽扩展单元的信号输出端是脉宽扩展传递序列的信号输出端；脉宽扩展传递序列的信号输出端与或逻辑组的信号输入端连接，或逻辑组的信号输出端与输出整形单元的信号输入端连接；n为大于或等于2的整数。

2.根据权利要求1所述的应用于锁相环的n倍脉宽扩展电路，其特征在于，所述脉宽扩展单元包括一个延迟单元和一个双输入端的或逻辑单元；其中，延迟单元的信号输入端和延迟单元的信号输出端分别连接于所述双输入端的或逻辑单元的信号输入端；所述双输入端的或逻辑单元的信号输出端为脉宽扩展单元的信号输出端，延时单元的信号输入端为脉宽扩展单元的信号输入端；延时单元包括两个级联的反相器。

3.根据权利要求2所述的应用于锁相环的n倍脉宽扩展电路，其特征在于，所述第n级脉宽扩展单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接是指第n级脉宽扩展单元的双输入端的或逻辑单元的信号输出端与第n-1级D触发器D_n-1的信号输入端连接；所述第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的信号输入端连接是指第n-1级D触发器D_n-1的信号输出端与第n-1级脉宽扩展单元的延时单元的信号输入端连接。

4.根据权利要求3所述的应用于锁相环的n倍脉宽扩展电路，其特征在于，所述或逻辑组包括一个多输入端的或逻辑单元，所述或逻辑单元的输入端的数量与脉宽扩展电路的脉宽扩展倍数n值相等；所述或逻辑单元的信号输出端为所述或逻辑组的信号输出端。

5.根据权利要求3所述的应用于锁相环的n倍脉宽扩展电路，其特征在于，所述或逻辑组包括两个或两个以上的多输入端的或逻辑单元，所述或逻辑单元的个数是根据脉宽扩展电路的脉宽扩展倍数适应性调整得到的。

6.根据权利要求5所述的应用于锁相环的n倍脉宽扩展电路，其特征在于，所述两个或两个以上的多输入端的或逻辑单元中存在一个多输入端的或逻辑单元Or_end的信号输入端与其余多输入端的或逻辑单元的信号输出端对应连接，所述两个或两个以上的多输入端的或逻辑单元中存在一个多输入端的或逻辑单元Or_end的信号输出端作为或逻辑组的信号输出端。

7.根据权利要求3所述的应用于锁相环的n倍脉宽扩展电路，其特征在于，所述脉宽扩展传递序列的信号输出端与或逻辑组的信号输入端连接是指所述脉宽扩展传递序列的n个脉宽扩展单元的信号输出端与或逻辑组的一个或一个以上的多输入端的或逻辑单元的信号输入端相应连接。

8.根据权利要求7所述的应用于锁相环的n倍脉宽扩展电路，其特征在于，所述或逻辑组的信号输出端与所述输出整形单元的信号输入端连接是指所述或逻辑组中输出最终信号的或逻辑单元的信号输出端与所述输出整形单元的D触发器D_0的信号输入端连接。

9.根据权利要求8所述的应用于锁相环的n倍脉宽扩展电路，其特征在于，所述输出整形单元的D触发器D_0的时钟信号输入端与所述脉宽扩展传递序列的n-1个D触发器的时钟信号输入端连接。

10.一种应用n倍脉宽扩展电路的锁相环，其特征在于，所述应用n倍脉宽扩展电路的锁相环包括：鉴频鉴相器PFD、电荷泵模块CP、低通滤波器LPF、压控振荡器VCO、分频器Ndivider和如权利要求1至9任意一项所述的应用于锁相环的n倍脉宽扩展电路模块fbk_pwe；其中，所述鉴频鉴相器PFD的信号输出端与所述电荷泵模块CP的信号输入端连接，所述电荷泵模块CP的信号输出端与所述低通滤波器LPF的信号输入端连接，所述低通滤波器LPF的信号输出端与所述压控振荡器VCO的信号输入端连接，所述压控振荡器VCO的信号输出端与所述分频器N divider的信号输入端连接，所述分频器N的信号输出端与所述n倍脉宽扩展电路模块fbk_pwe的信号输入端连接，所述n倍脉宽扩展电路模块fbk_pwe的信号输出端与所述鉴频鉴相器PFD的信号输入端连接。

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