CN102035539A - 多倍数据率计数器、包括其的数据转换器和图像传感器 - Google Patents

Abstract

一种计数器包括缓冲器单元和波纹计数器。缓冲器单元通过在终止时间点之前缓冲至少一个时钟信号来生成计数的至少一个最低有效信号。波纹计数器通过响应于最低有效信号中的至少一个依次反转，来生成计数的至少一个最高有效信号。计数器执行多倍数据率计数，从而具有提高的操作速度和降低的功耗。

Description

多倍数据率计数器、包括其的数据转换器和图像传感器

相关申请的交叉引用

本申请要求于2009年9月25日提交韩国知识产权局的韩国专利申请No.2009-0091132在35USC§119下的优先权，通过引用将其公开的全部内容合并于此。

技术领域

本发明一般涉及计数器，并且更具体地，涉及根据具有多倍数据率(MDR)的时钟信号来计数的计数器，以及涉及包括这样的计数器的数据转换器和图像传感器。

背景技术

在各种各样的电子设备中使用计数器来将诸如光强、声音强度、时间等的物理量转变为数字信号。例如，图像传感器从入射光捕获图像，并包括用于将来自像素阵列的模拟信号转变为数字信号的模数转换器(ADC)。ADC包括根据时钟信号计数的一个或多个计数器。

计数器的操作速度和功耗影响包括计数器的设备和/或系统的性能。例如，互补金属氧化物半导体(CMOS)图像传感器包括相对大量的计数器来将从有源像素传感器阵列一列一列输出的模拟信号转变为数字信号。随着图像传感器的分辨率的提高，计数器的数量增加。在该情况下，计数器的配置、操作速度和功耗确定图像传感器的性能。

发明内容

因此，根据本发明的一般方面的计数器根据时钟信号来执行多倍数据率计数以增强性能。

根据本发明的示例实施例的计数器包括缓冲器单元和波纹计数器。缓冲器单元通过在终止时间点之前缓冲至少一个时钟信号来生成计数的至少一个最低有效信号。波纹(ripple)计数器通过响应于最低有效信号中的至少一个依次反转(toggle)来生成计数的至少一个最高有效信号。

在本发明的示例实施例中，缓冲器单元包括时钟缓冲器，被配置为缓冲时钟信号以生成计数的最低有效信号。

在本发明的另一实施例中，波纹计数器包括至少一个触发器，被配置为响应于最低有效信号依次反转以生成至少一个最高有效信号。波纹计数器的每个触发器是负沿触发的触发器或正沿触发的触发器之一。计数是向上计数或向下计数之一。

在本发明的又一示例实施例中，缓冲器单元包括第一时钟缓冲器，被配置为缓冲第一时钟信号以生成第一缓冲时钟信号。缓冲器单元还包括第二时钟缓冲器，被配置为缓冲第二时钟信号以生成第二缓冲时钟信号。第一时钟信号与第二时钟信号有相移。计数器还包括逻辑单元，被配置为由第一和第二缓冲时钟信号生成第一最低有效信号，以及第一和第二缓冲时钟信号之一是第二最低有效信号。

在本发明的另一示例实施例中，波纹计数器包括至少一个触发器，被配置为响应于第二最低有效信号依次反转以生成至少一个最高有效信号。波纹计数器的每个触发器是负沿触发的触发器或正沿触发的触发器之一。

在本发明的再一示例实施例中，计数是利用滞后第一和第二缓冲时钟信号之一的第二最低有效信号进行的向上计数。可替代地，计数是利用超前第一和第二缓冲时钟信号之一的第二最低有效信号进行的向下计数。

根据本发明的另一示例实施例的计数器包括缓冲器单元，被配置为通过缓冲具有频率的至少一个时钟信号来生成计数的至少一个最低有效信号。计数器还包括波纹计数器，被配置为通过响应于最低有效信号中的至少一个依次反转来生成计数的至少一个最高有效信号，其中在时钟信号的每个周期更新该计数多次以形成多倍数据率(MDR)计数器。

在本发明的示例实施例中，缓冲器单元包括时钟缓冲器，被配置为缓冲时钟信号以生成计数的最低有效信号。波纹计数器包括至少一个触发器，被配置为响应于最低有效信号依次反转以生成至少一个最高有效信号。在该情况下，在时钟信号的每个周期更新该计数两次以形成双倍数据率(DDR)计数器。

在本发明的另一实施例中，缓冲器单元包括第一时钟缓冲器，被配置为缓冲第一时钟信号以生成第一缓冲时钟信号。缓冲器单元还包括第二时钟缓冲器，被配置为缓冲第二时钟信号以生成第二缓冲时钟信号，其中第一时钟信号与第二时钟信号有相移。

而且，计数器还包括逻辑单元，被配置为由第一和第二缓冲时钟信号生成第一最低有效信号，其中所述第一和第二缓冲时钟信号之一是第二最低有效信号。而且，波纹计数器包括至少一个触发器，被配置为响应于第二最低有效信号依次反转以生成至少一个最高有效信号。例如，第一和第二缓冲时钟信号相移90°，在时钟信号的每个周期更新该计数四次以形成四倍数据率(QDR)计数器。

根据本发明的另一方面，一种数据转换器包括：参考生成器，用于生成参考信号；比较器，用于将参考信号与测量的图像信号相比较，以生成指示终止时间点的比较信号；以及计数器，用于从开始时间点计数到终止时间点。计数器包括缓冲器单元，被配置为通过从开始时间点直到终止时间点缓冲至少一个时钟信号，来生成计数的至少一个最低有效信号。计数器还包括波纹计数器，被配置为通过响应于最低有效信号的至少一个依次反转，来生成计数的至少一个最高有效信号。

在本发明的示例实施例中，数据转换器的缓冲器单元包括时钟缓冲器，被配置为缓冲时钟信号以生成计数的最低有效信号。波纹计数器包括至少一个触发器，被配置为响应于最低有效信号依次反转以生成至少一个最高有效信号。在该情况下，在时钟信号的每个周期更新该计数两次以形成双倍数据率(DDR)计数器。

在本发明的又一实施例中，缓冲器单元包括第一时钟缓冲器，被配置为缓冲第一时钟信号以生成第一缓冲时钟信号。缓冲器单元还包括第二时钟缓冲器，被配置为缓冲第二时钟信号以生成第二缓冲时钟信号。计数器还包括逻辑单元，被配置为由第一和第二缓冲时钟信号生成第一最低有效信号，其中第一和第二缓冲时钟信号之一是第二最低有效信号。

而且，波纹计数器包括至少一个触发器，被配置为响应于第二最低有效信号依次反转以生成所述至少一个最高有效信号。在该情况下，第一和第二缓冲时钟信号相移90°，在时钟信号的每个周期更新该计数四次以形成四倍数据率(QDR)计数器。

根据本发明的另一方面的图像传感器包括具有多个像素的像素阵列，每个像素生成各个像素信号。图像传感器还包括模数转换器，用于将各个像素信号转变为数字信号。图像传感器还包括图像信号处理器，用于处理数字信号。

图像传感器的模数转换器包括：参考生成器，用于生成参考信号；比较器，用于将参考信号与所述像素信号相比较，以生成指示终止时间点的比较信号；以及计数器，用于从开始时间点计数到终止时间点以生成数字信号。计数器包括缓冲器单元，被配置为通过从开始时间点直到终止时间点缓冲至少一个时钟信号来生成数字信号的至少一个最低有效信号。计数器还包括波纹计数器，被配置为通过响应于最低有效信号中的至少一个依次反转来生成数字信号的至少一个最高有效信号。

在本发明的示例实施例中，图像传感器还包括模拟相关双倍采样(CDS)单元，生成代表由像素生成的各个重置信号和各个测量图像信号之差的像素信号。图像传感器还包括锁存器，在终止时间点处存储由计数器输出的数字信号。

在本发明的另一示例实施例中，图像传感器还包括第一锁存器，在像素信号是重置信号时生成的第一终止时间点处存储由计数器输出的第一数字信号。图像传感器还包括第二锁存器，在像素信号是测量图像信号时生成的第二终止时间点处存储由计数器输出的第二数字信号。在该情况下，图像信号处理器确定第一和第二数字信号之差用于数字相关双倍采样。

在本发明的再一示例实施例中，针对所述像素的各个列来形成计数器。

在本发明的另一示例实施例中，计数器被配置为从第一开始时间点计数到第一终止时间点以生成第一数字信号，该第一数字信号在第一终止时间点之后反相以生成负的数字信号。另外，计数器被配置为从所反相的数字信号开始在第二开始时间点到第二终止时间点期间计数以生成第二数字信号。在该情况下，第一终止时间点对应于作为重置信号的像素信号，以及第二终止时间点对应于作为测量图像信号的像素信号。

在本发明的又一示例实施例中，图像传感器包括时钟输入电路，用于根据第一终止时间点处的最低有效信号，生成将由缓冲器单元缓冲的至少一个时钟信号，以防止第二开始时间点处的比特错误。

在本发明的示例实施例中，图像传感器的缓冲器单元包括时钟缓冲器，被配置为缓冲时钟信号以生成计数的最低有效信号。波纹计数器包括至少一个触发器，被配置为响应于最低有效信号依次反转以生成至少一个最高有效信号。在该情况下，在时钟信号的每个周期更新该计数两次以形成双倍数据率(DDR)计数器。

在本发明的另一示例实施例中，缓冲器单元包括第一时钟缓冲器，被配置为缓冲第一时钟信号以生成第一缓冲时钟信号。缓冲器单元还包括第二时钟缓冲器，被配置为缓冲第二时钟信号以生成第二缓冲时钟信号。计数器还包括逻辑单元，被配置为由第一和第二缓冲时钟信号生成第一最低有效信号，其中第一和第二缓冲时钟信号之一是第二最低有效信号。

而且，波纹计数器包括至少一个触发器，被配置为响应于第二最低有效信号依次反转以生成至少一个最高有效信号。第一和第二缓冲时钟信号相移90°，在时钟信号的每个周期更新该计数四次以形成四倍数据率(QDR)计数器。

在本发明的再一示例实施例中，计数器被配置为从第一开始时间点向上计数或向下计数到第一终止时间点以生成第一数字信号。另外，计数器被配置为在第一终止时间点之后从第一数字信号以相反方向计数到第二终止时间点以生成第二数字信号。第一终止时间点对应于作为重置信号的像素信号，以及第二终止时间点对应于作为测量图像信号的像素信号。

在本发明的另一示例实施例中，图像传感器包括时钟输入电路，根据第一终止时间点处的最低有效信号，生成将由缓冲器单元缓冲的至少一个时钟信号，以防止第二开始时间点处的比特错误。

在本发明的示例实施例中，图像传感器的缓冲器单元包括时钟缓冲器，被配置为缓冲时钟信号以生成计数的最低有效信号。波纹计数器包括至少一个触发器，被配置为响应于由波纹计数器输入的最低有效信号依次反转以生成至少一个最高有效信号。在时钟信号的每个周期更新该计数两次以形成双倍数据率(DDR)计数器。

在本发明的另一示例实施例中，图像传感器的缓冲器单元包括第一时钟缓冲器，被配置为缓冲第一时钟信号以生成第一缓冲时钟信号。缓冲器单元还包括第二时钟缓冲器，被配置为缓冲第二时钟信号以生成第二缓冲时钟信号。计数器还包括逻辑单元，被配置为由第一和第二缓冲时钟信号生成第一最低有效信号，其中第一和第二缓冲时钟信号之一是第二最低有效信号。

而且，波纹计数器包括至少一个触发器，被配置为响应于第二最低有效信号依次反转以生成所述至少一个最高有效信号。第一和第二缓冲时钟信号相移90°，在时钟信号的每个周期更新该计数四次以形成四倍数据率(QDR)计数器。

当图像传感器是CIS(CMOS图像传感器)时，本发明可以实现特定优点。然而，可以用使用计数器的其他类型的图像传感器来实现本发明。

以这种方式，多倍数据率(MDR)计数器在时钟信号的每个周期计数多次，以实现计数器更快并更有效的操作。

附图说明

参考附图，当参考附图描述本发明的具体的示范性实施例时，本发明的上述和其他特征和优点将变得更加明显，其中：

图1是根据本发明的示例实施例的计数器的框图；

图2是根据本发明的示例实施例的在图1的计数器中的进一步部件的框图；

图3A和3B是根据本发明的示例实施例的在图2的计数器的锁存操作期间信号的时序图；

图4是根据本发明的示例实施例的在图2的计数器的向上计数操作期间信号的时序图；

图5A和5B是根据本发明的示例实施例的用于执行向上计数操作的图2的计数器的电路图；

图6A是根据本发明的示例实施例的包括在计数器的缓冲器单元中的时钟缓冲器的电路图；

图6B和6C中每一个是根据本发明的示例实施例的在计数器的波纹计数器中的各个触发器的电路图；

图7是根据本发明的示例实施例的在图2的计数器的向下计数操作期间信号的时序图；

图8A和8B是根据本发明的示例实施例的用于执行向下计数操作的图2的计数器的电路图；

图9是根据本发明的示例实施例的在图2的计数器的双倍数据率(DDR)计数操作期间信号的时序图；

图10是根据本发明的示例实施例的图1的计数器的进一步部件的框图；

图11A、11B、11C和11D是根据本发明的示例实施例的在图10的计数器的锁存操作期间信号的时序图；

图12是根据本发明的示例实施例的在图10的计数器的向上计数操作期间信号的时序图；

图13A和13B是根据本发明的示例实施例的用于执行向上计数操作的图10的计数器的电路图；

图14是根据本发明的示例实施例的在图10的计数器的向下计数操作期间信号的时序图；

图15A和15B是根据本发明的示例实施例的用于执行向下计数操作的图10的计数器的电路图；

图16是根据本发明的示例实施例的在图10的计数器的四倍数据率(QDR)计数操作期间信号的时序图；

图17示出了根据本发明的示例实施例的将传统计数器和图10的计数器相比较的反转数的表格；

图18是根据本发明的示例实施例的包括多倍数据率计数器的数据转换器的框图；

图19是根据本发明的示例实施例的诸如包括模数转换器(ADC)的图像传感器之类的装置的框图；

图20和21中的每一个是根据本发明的示例实施例的包括普通计数器的图像传感器的框图；

图22是根据本发明的示例实施例的包括多个计数器的图像传感器的框图；

图23是根据本发明的示例实施例的在图像传感器中使用的计数器的框图；

图24是根据本发明的示例实施例的具有反相功能的图23的计数器的电路图；

图25是根据本发明的示例实施例的图24的计数器中的第二计数单元的电路图；

图26是根据本发明的示例实施例的图24的计数器的时钟控制电路和时钟输入电路的电路图；

图27示出了根据本发明的示例实施例的在使用图24的计数器中的反相功能计数期间计数的比特值的表格；

图28A和28B是根据本发明的示例实施例的在使用图24的计数器的反相功能来进行计数操作期间信号的时序图；

图29是根据本发明的示例实施例的在包括图24的计数器的图22的图像传感器中的相关双倍采样(CDS)操作期间信号的时序图；

图30是根据本发明的示例实施例的具有上下转换功能的图23的计数器的电路图；

图31是根据本发明的示例实施例的图30的计数器中的第一计数单元和第二计数单元的电路图；

图32是根据本发明的示例实施例的图30的计数器中的时钟控制电路和时钟输入电路的电路图；

图33示出了根据本发明的示例实施例的在使用图30的计数器中的上下转换功能来进行计数操作期间计数的比特值的表格；

图34A和34B是根据本发明的示例实施例的在使用图30的计数器的上下转换功能来进行计数操作期间信号的时序图；

图35是根据本发明的示例实施例的在包括图30的计数器的图22的图像传感器中的CDS操作期间信号的时序图；

图36是根据本发明的示例实施例的具有反相功能的图23的计数器的电路图；

图37是根据本发明的示例实施例的图36的计数器中的第三计数单元的电路图；

图38是根据本发明的示例实施例的图36的计数器中的时钟控制电路和时钟输入电路的电路图；

图39图示了根据本发明的示例实施例的提供给图38的时钟输入电路的示例时钟信号；

图40示出了根据本发明的示例实施例的在使用图36的计数器中的反相功能来进行计数操作期间计数的比特值的表格；

图41A、41B、41C和41D是根据本发明的示例实施例的在使用图36的计数器的反相功能来执行计数操作期间信号的时序图；

图42是根据本发明的示例实施例的图38的时钟输入电路的电路图；

图43是根据本发明的示例实施例的在包括图36的计数器的图22的图像传感器中的CDS操作期间信号的时序图；

图44是根据本发明的示例实施例的具有上下转换功能的图23的计数器的电路图；

图45是根据本发明的示例实施例的图44的计数器中的第二计数单元和第三计数单元的电路图；

图46是图示根据本发明的示例实施例的使用图44的计数器的上下转换功能进行的计数操作的表格；

图47是根据本发明的示例实施例的在包括图44的计数器的图22的图像传感器中的CDS操作期间信号的时序图；

图48是根据本发明的示例实施例的在计数方法期间的步骤的流程图；

图49是根据本发明的示例实施例的在数据转变方法期间的步骤的流程图；以及

图50是根据本发明的示例实施例的在CDS方法期间的步骤的流程。

这里参考的附图是为了图示的清楚而做出的，并不一定成比例做出。在如上所述的图1至50中具有相同附图标记的元件指代具有相似结构和/或功能的元件，除非特别说明。

具体实施方式

在此公开具体的示例实施例。然而，为了描述示例实施例的目的，在此公开的特定结构和功能细节仅仅是代表性的。然而，可以以许多变化形式来体现示例实施例，并且不应该解释为仅仅限于在此阐述的实施例。

因此，虽然示例实施例能够有各种各样的修改和变化形式，但是在附图中通过示例的方式示出了其实施例，并将在此详细描述。然而，应该理解的是，没有意图将示例实施例限制于所公开的特定形式，相反，示例实施例将覆盖落入示例实施例的范围内的所有修改、等效物和变化。贯穿于附图的描述，同样的标记指代同样的元件。

在下文中，将参考在其中示出了一些示例实施例的附图来更全面描述各种各样的示例实施例。然而，可以以许多不同的形式来体现本发明的构思，并且不应该被解释为限于在此阐述的示例实施例。相反，这些示例实施例被提供来使得该公开将是完整和全面的，并且将向本领域技术人员全面传达本发明构思的范围。在附图中，为了清楚，可能夸张了层和区域的尺寸和相对尺寸。贯穿于全文，同样的标记指代同样的元件。

将理解的是，虽然可以在此使用术语第一、第二、第三等来描述各种元件，但是不应该由这些术语来限制这些元件。这些术语用于相互区分元件。从而，在下面讨论的第一元件可以被称为第二元件而不脱离本发明构思的教导。如在此使用的，术语“和/或”包括一个或多个相关联列出的项的任何和所有组合。

将理解的是，当元件被称为与另一元件“相连”或“耦接”时，它可以直接与另一元件相连或耦接，或者可以出现中间元件。相反，当元件被称为与另一元件“直接相连”或“直接耦接”时，没有中间元件出现。应该以类似的方式来解释用于描述元件之间关系的其他词(例如，“之间”对“直接之间”、“相邻”对“直接相邻”等)。

在此使用的术语仅仅是为了描述特定示例实施例的目的，而不试图限制本发明构思。如在此使用的，单数形式“一”、“一个”和“该”也试图包括复数形式，除了上下文清楚地指示相反情况。还将理解的是，术语“包括”和/或“包含”当在该说明说中使用时，指定了所述特征、整数、步骤、操作、元件和/或部件的出现，但是没有排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或其集合的出现或添加。

还应该注意的是，在一些改变的实现方式中，所述的功能/动作可能以不同于附图中所述的顺序发生。例如，根据所涉及的功能/动作，连续示出的两幅附图可能实际上基本同时执行或者可能有时以相反顺序执行。

图1是根据本发明的示例实施例的计数器100的框图。图48是根据本发明的示例实施例的在图1的计数器的计数操作期间步骤的流程图。

参考图1，根据本发明的示例实施例，计数器100包括缓冲器单元10和波纹计数器30。缓冲器单元10通过在终止时间点之前缓冲至少一个时钟信号来生成计数的至少一个最低有效信号(图48的步骤S110)。例如，缓冲器单元10通过在终止时间点之前缓冲输入时钟信号CLKI并通过在终止时间点处锁存输入时钟信号CLKI，来生成一个或多个最低有效位信号LSB。

还参考图1，根据本发明的示例实施例，输入信号INP的逻辑电平指示计数操作的终止时间点。波纹计数器30通过响应于最低有效信号中的至少一个依次反转来生成计数的至少一个最高有效信号(图48的步骤120)。例如，波纹计数器生成响应于来自缓冲器单元10的锁存输出信号LOUT依次反转的最高有效位信号MSB。根据本发明的示例实施例，锁存输出信号LOUT对应于由缓冲器单元10生成的最低有效位信号LSB之一。

根据本发明的方面，计数器100使用在输入时钟信号CLKI的每个周期多次更新的计数来执行多倍数据率(MDR)计数。例如，使用每输入时钟信号CLKI的循环周期更新两次的计数来执行双倍数据率(DDR)计数。可替代地，使用每输入时钟信号CLKI的循环周期更新四次的计数来执行四倍数据率(QDR)计数。虽然在这里描述了这样的DDR和QDR计数，但是本发明还可以应用到其他多倍数据率计数。

图2是根据本发明的示例实施例的计数器100a(类似于图1的计数器100)的进一步部件的框图。

参考图2，缓冲器单元10a(类似于图1的缓冲器单元10)包括第一计数单元110a。另外，波纹计数器30a(类似于图1的波纹计数器30)包括第二计数单元120a、第三计数单元130a和第四计数单元140a。

在图2中，图1中的最低有效位信号LSB包括第一比特信号D[0]，以及图1中的最高有效位信号MSB包括第二比特信号D[1]、第三比特信号D[2]和第四比特信号D[3]。第一计数单元110a通过在计数操作的终止时间点之前缓冲输入时钟信号CLKI，并通过在终止时间点处锁存输入时钟信号CLKI，来生成第一比特信号D[0]。

响应于锁存输出信号LOUT(也就是第一比特信号D[0])，波纹计数器30a生成依次反转的第二比特信号D[1]、第三比特信号D[2]和第四比特信号D[3]作为最高有效位信号MSB。根据计数器110a的配置，锁存输出信号LOUT是第一比特信号D[0]或第一比特信号D[0]的反相/D[0]之一。

在本发明的示例实施例中，第一计数单元110a响应于指示计数操作的终止时间点的输入信号INP，缓冲并锁存输入时钟信号CLKI。以这种方式，第一计数单元110a生成具有与输入时钟信号CLKI相同的逻辑电平的第一比特信号D[0]，直到终止时间点。从而，作为计数的最低有效位的第一比特信号D[0]在计数操作期间与输入时钟信号CLKI类似地反转，并在终止时间点处被锁存为输入时钟信号CLKI。

根据期望的计数比特数，波纹计数器30a包括多个计数单元。为了描述的简化，图2中图示了三个计数单元120a、130a和140a。然而，根据对于计数D[0:n]所期望的n比特，可以用波纹计数器30a中任何数量的计数单元来实现本发明。在下文中，针对生成包括由计数器100a生成的计数的数字信号的四比特计数D[0]、D[1]、D[2]和D[3]的计数单元100a的示例，来描述计数器100a的配置和操作。

还参考图2，波纹计数器30a具有级联配置，其中多个计数单元120a、130a和140a依次串行耦接来响应于前一计数单元的输出信号而执行反转。换言之，第二计数单元120a响应于来自第一计数单元110a的锁存输出信号LOUT来执行反转，第三计数单元130a响应于来自第二计数单元120a的输出信号OUT2来执行反转，以及第四计数单元140a响应于来自第三计数单元130a的输出信号OUT3来执行反转。所以，最高有效信号D[1]、D[2]和D[3]具有依次加倍的各个循环周期。

图3A和3B是根据本发明的示例实施例的在图2的计数器的计数操作期间信号的时序图。在图3A和3B的示例中，输入信号INP的下降沿指示计数操作的终止时间点Te。第一计数单元110a在输入信号INP的下降沿之前缓冲输入时钟信号CLKI，并在输入信号INP的下降沿处锁存输入时钟信号CLKI以生成第一比特信号D[0]。

图3A图示了在计数操作的终止时间点Te处输入时钟信号CLKI的逻辑电平是逻辑低“L”的示例。可替代地，图3B图示了在计数操作的终止时间点Te处输入时钟信号CLKI的逻辑电平是逻辑高“H”的示例。

参考图3A和3B，第一比特信号D[0]与输入时钟信号CLKI相似地反转，直到在终止时间点Te处终止计数操作。还可以使用具有直接接收相同输入时钟信号CLKI的缓冲器和/或锁存器的第一计数单元110a和第二计数单元120a来得到图3A和3B的类似结果。然而，在该情况下，可能要求诸如反馈开关之类的额外部件来通过中断第二比特信号D[1]的反转而阻止终止时间点Te处的比特错误。

在图2中，第二计数单元120a响应于第一计数单元110a的输出而不是输入时钟信号来反转。从而，用相对简单的配置来实现计数器100a而无需用于中断第二比特信号D[1]的反转的反馈开关。

图2的计数器100a根据计数器100a的配置来执行向上计数操作或向下计数操作中的一个。在下文中，参考图4、5和6来描述向上计数操作，以及参考7和8来描述向下计数操作。

图4是根据本发明的示例实施例的在图2的计数器100a的向上计数操作期间信号的时序图。参考图2和4，第一计数单元110a在终止时间点Te之前的计数操作期间作为缓冲器操作，与输入时钟信号CLKI相类似地反转，以生成第一比特信号D[0]。最高有效信号D[1]、D[2]和D[3]分别响应于前一计数单元的输出的下降沿来反转。

换言之，第二比特信号D[1]响应于锁存输出信号LOUT(也就是第一比特信号D[0])的下降沿来反转。第三比特信号D[2]响应于第二比特信号D[1]的下降沿来反转，以及第四比特信号D[3]响应于第三比特信号D[2]的下降沿来反转。所以，如图4所示，最高有效位信号D[1]、D[2]和D[3]分别具有依次加倍的循环周期。以这种方式，(对于向上操作)输入时钟信号CLKI的每半个周期，计数器100a的结果计数的二进制代码D[0:3]增加为0000、0001、0010、0011。

从而，计数器100a相比于传统波纹计数器具有加倍的操作速度，因为计数器100a每输入时钟信号CLKI的循环周期执行两次计数。这样的计数被称为双倍数据率(DDR)计数，并且计数器100a被称为DDR计数器。使用这样的加倍操作速度，计数器100a在给定计数持续期中使用相同的时钟信号，生成具有比传统波纹计数器多一个比特的二进制代码。

换言之，计数器100a能够提供具有更高精确度的计数来影响图像传感器中斜坡(ramp)信号的斜率。可替代地，虽然计数器100a使用相对于传统波纹计数器一半频率的时钟信号，但是在相同的计数持续期期间计数器100a提供具有相同比特数的计数。因此，DDR计数器100a因为输入时钟信号的频率降低而具有降低的功耗，并且可以在DDR计数器100a和包括DDR计数器100a的设备中提高操作裕度(margin)。

图5A和5B分别是根据本发明的示例实施例的每个用于执行向上计数操作的计数器100b和100c(类似于图2的计数器100a)的电路图。

如图5A所示，使用作为时钟缓冲器110b的锁存器来实现图2的第一计数单元110a。时钟缓冲器110b具有接收输入时钟信号CLKI的数据端D、接收指示计数操作的终止时间点Te的输入信号INP的时钟端CK、以及输出第一比特信号D[0]的输出端Q。第一计数单元11b缓冲输入时钟信号CLKI直到终止时间点Te，并在终止时间点Te处锁存输入时钟信号CLKI以生成第一比特信号D[0]。

如图5A和5B所示，使用级联耦接以生成最高有效位信号D[1]、D[2]和D[3]的多个触发器来实现图2的波纹计数器30a。参考图5A，使用负沿触发的触发器来实现第二计数单元120b、第三计数单元130b和第四计数单元140b，以生成依次反转的最高有效位信号D[1]、D[2]和D[3]。参考图5B，使用正沿触发的触发器来实现第二计数单元120c、第三计数单元130c和第四计数单元140c，以生成依次反转的最高有效位信号D[1]、D[2]和D[3]。

在图5A中，第三计数单元130b和第四计数单元140b被实现为负沿触发的触发器，使得前一计数单元的非反相输出端(Q)与下一计数单元的数据端D耦接。在该情况下，提供给下一计数单元的输出信号OUTk对应于第k比特信号D[k]，其中k是比一大的整数。

相反，图5B的第三计数单元130c和第四计数单元140c被实现为正沿触发的触发器，使得前一计数单元的反相输出端(/Q)与下一计数单元的数据端D耦接。在该情况下，提供给下一计数单元的输出信号OUTk对应于第k比特信号D[k]的反相/D[k]。所以，图5A和5B的计数器100b和100c都执行如图4所示的向上计数操作。

图6A是根据本发明的示例实施例的图2、5A、5B、8A或8B中或者图1的缓冲器单元10中的时钟缓冲器110a、110b、110c、110d或110e的电路图。参考图6A，时钟缓冲器包括第一反相器101、第二反相器102、第一开关103和第二开关104。

第一反相器101的输出与第二反相器102的输入耦接，并且第二反相器102的输出经由第二开关104与第一反相器101的输入耦接，从而形成锁存配置。在图6A的示例中，第二反相器102的输出对应于非反相输出端Q。第一开关103耦接在数据端D和第一反相器101的输入之间。将输入时钟信号CLKI施加到数据端D，将指示终止时间点的输入信号INP施加到第一开关103的控制端，并将输入信号的反相/INP施加到第二开关104的控制端。

在图3A和3B的示例中，输入信号INP的下降沿指示终止时间点Te。在该情况下，在终止时间点Te之前，导通第一开关103并关断第二开关104，从而图6A的缓冲器单元通过缓冲输入时钟信号CLKI来执行缓冲操作。

当输入信号INP在终止时间点Te处从逻辑高转变为逻辑低时，关断第一开关103并导通第二开关104，从而在终止时间点Te处锁存输入时钟信号CLKI的逻辑电平。所以，非反相输出端Q处的锁存输出信号LOUT在终止时间点Te之前与输入时钟信号CLKI相类似地反转，并在终止时间点Te处维持所锁存的逻辑电平。

图6B和6C是每个执行反转操作的触发器的电路图。图6B是正沿触发的触发器的电路图，以及图6C是负沿触发的触发器的电路图。例如，可以在图2的波纹计数器30a内使用图6B和6C的每个触发器。

参考图6B，正沿触发的触发器包括第一反相器111、第二反相器112、第一开关113和第二开关114。第一反相器111的输出与第二反相器112的输入耦接，以及第二反相器112的输出经由第二开关与第一反相器111的输入耦接，从而形成锁存配置。

在图6B的示例中，第一反相器11的输出对应于反相输出端/Q，以及第二反相器112的输出对应于非反相输出端Q。第一开关113耦接在数据端D和第一反相器111的输入之间，以及第一开关113的控制端CK对应于时钟端。将时钟信号CLK施加到第一开关113的控制端CK，并将时钟信号的反相/CLK施加到第二开关114的控制端/CK。

图6B的正沿触发的触发器还包括用于初始化触发器的状态的重置开关115。当响应于重置信号RST导通重置开关115时，根据重置电压VDD或GND，将反相输出端/Q和输出端Q分别初始化为逻辑低或逻辑高。

当施加到控制端CK的时钟信号CLK是逻辑低时，图6B的触发器处于即使数据段D的逻辑电平改变也不改变输出的存储状态中。当时钟信号CLK从逻辑低转变为逻辑高时，也就是在时钟信号CLK的上升沿处，将数据端D的逻辑电平传输到非反相输出端Q。

图6B的正沿触发的触发器在反相输出端/Q与数据端D耦接时执行反转。当施加到控制端CK的时钟信号CLK转变为逻辑低时，导通第二开关114，并将数据端D设置为与非反相输出端Q相反的逻辑电平，另外，因为第一开关113关断，所以触发器的状态不改变。

当图6B中的时钟信号CLK转变为逻辑高时，导通第一开关113，并将反相输出端的逻辑电平施加到第一反相器111的输入，从而将非反相输出端Q的逻辑状态反相。这样，在施加到控制端CK的时钟信号CLK的每个上升沿处，正沿触发的触发器通过将存储状态从逻辑高反相到逻辑低或者从逻辑低反相到逻辑高来执行反转。

参考图6C，负沿触发的触发器具有与图6B的正沿触发的触发器相似的配置，但是将时钟信号的反相/CLK施加到第一开关123的控制栅极/CK，并将时钟信号CLK施加到第二开关124的控制栅极CK。也就是，图6B和6C的触发器的不同在于交换了控制端CK和/CK。

图6C的负沿触发的触发器响应于时钟信号CLK的下降沿来执行反转，而图6B的正沿触发的触发器响应于时钟信号CLK的上升沿来执行反转。当施加到控制端CK的时钟信号CLK转变为逻辑高时，导通第二开关124，并将数据端D设置为与非反相输出端Q相反的逻辑电平。另外，因为第一开关123关断，所以触发器的状态不改变。

当在图6C中时钟信号CLK转变为逻辑低时，导通第一开关123，并将反相输出端/Q的逻辑电平施加到第一反相器111的输入，从而将非反相输出端Q的逻辑状态反相。这样，在施加到控制端CK的时钟信号CLK的每个下降沿处，负沿触发的触发器通过将存储状态从逻辑高反相到逻辑低或者从逻辑低反相到逻辑高来执行反转。计数器100包括图6B和6C这样的正沿触发的触发器和/或负沿触发的触发器来执行如上所述的向上计数操作和如下所述的向下计数操作。

图7是根据本发明的示例实施例的在图2的计数器的向下计数操作期间信号的时序图。参考图2和7，在计数操作期间第一计数单元110作为缓冲来操作，从而生成在终止时间点Te之前与输入时钟信号CLKI相类似反转并在终止时间点Te处锁存为输入时钟信号的第一比特信号D[0]。最高有效信号D[1]、D[2]和D[3]分别响应于前一计数单元的输出的上升沿来反转。

换言之，在图7中，第二比特信号D[1]响应于锁存输出信号LOUT(也就是第一比特信号D[0])的上升沿来反转。第三比特信号D[2]响应于第二比特信号D[1]的上升沿来反转。第四比特信号D[3]响应于第三比特信号D[2]的上升沿来反转。所以，如图7所示，最高有效位信号D[1]、D[2]和D[3]分别具有依次加倍的循环周期。

参考图7，输入时钟信号CLKI的每半个周期，计数D[0:3]减小为0000、1111、1110、1101。在图4和7两种情况下，相比于传统波纹计数器，计数器100a具有加倍的操作速度，因为计数器100a每输入时钟信号CLKI的循环周期执行两次计数。

图8A和8B示出了根据本发明的示例实施例的用于执行向下计数操作的、每个是图2的计数器100a的实现方式的计数器100d和100e的电路图。

参考图8A，使用具有接收输入时钟信号CLKI的数据端D、接收指示计数操作的终止时间点Te的输入信号INP的时钟端CK、以及输出第一比特信号D[0]的输出端Q的时钟缓冲器110d来实现图2的第一计数单元110a。因此，第一计数单元110d在终止时间点Te之前缓冲输入时钟信号CLKI，并在终止时间点Te处锁存时钟信号CLKI，以生成第一比特信号D[0]。

参考图8A和8B，使用级联耦接以生成最高有效位信号D[1]、D[2]和D[3]的多个触发器来实现图2的波纹计数器30a。参考图8A，第二计数单元120d、第三计数单元130d和第四计数单元140d被实现为正沿触发的触发器来生成依次反转的最高有效位信号D[1]、D[2]和D[3]。参考图8B，第二计数单元120e被实现为正沿触发的触发器，以及第三和第四计数单元130e和140e被实现为负沿触发的触发器，来生成依次反转的最高有效位信号D[11、D[2]和D[3]。

在图8A中，第三和第四计数单元130d和140d被实现为正沿触发的触发器，使得前一计数单元的非反相输出端(Q)与下一计数单元的数据端D耦接。因此，提供给下一计数单元的输出信号OUTk对应于第k比特信号D[k]，其中k是比一大的整数

相反，图8B的第三和第四计数单元130e和140e被实现为负沿触发的触发器，使得前一计数单元的反相输出端(/Q)与下一计数单元的数据端D耦接。因此，提供给下一计数单元的输出信号OUTk对应于第k比特信号D[k]的反相信号/D[k]。从而，图8A和8B的计数器100d和100e都执行如图7所述的向下计数操作。可以类似于图6B和6C来实现图5A、5B、8A和8B的正沿触发的触发器和负沿触发的触发器中的每一个。

图9是与传统计数器的操作相比、根据本发明的示例实施例的在图2的计数器的双倍数据率(DDR)计数操作期间信号的时序图。参考图9，传统波纹计数器在输入时钟信号CLKI的十六个周期期间针对从0000到1111的计数值生成比特信号CD[0]、CD[1]、CD[2]和CD[3]。相反，根据本发明的示例实施例的DDR计数器100a在相同输入时钟信号CLKI的八个周期期间从0000计数到1111，因为计数器100a每输入时钟信号CLKI的循环周期计数两次。

因此，DDR计数器100a相比于传统波纹计数器具有加倍的操作速度。从而，即使DDR计数器100a使用具有相对于传统波纹计数器一半频率的时钟信号，在相同计数持续期期间DDR计数器100a仍使用相同比特数来提供计数。随着时钟信号频率的减小，DDR计数器100a还具有降低的功耗，以及DDR计数器100a和包括DDR计数器100a的设备增强的操作裕度。

另外，根据本发明的示例实施例的DDR计数器110a不要求额外的毛刺(glitch)滤波器来去除包括在指示终止时间点Te的输入信号INP中的可能引起比特错误的毛刺噪声。使用能够执行毛刺滤波的锁存器来实现第一计数单元110b、110c、110d或110e。

图10是根据本发明的示例实施例的计数器100f(类似于图1的计数器100)的框图。参考图10，缓冲器单元10f(类似于图1的缓冲器单元10)包括第一计数单元110f和第二计数单元120f。同样参考图10，波纹计数器30f(类似于图1的波纹计数器30)包括第三计数单元130f和第四计数单元140f。

在图10的示例中，由图10的缓冲器单元10f生成的图1的最低有效位信号LSB包括第一比特信号D[0]和第二比特信号D[1]。因此，由图10的波纹计数器30f生成的图1中的最高有效位信号MSB包括第三比特信号D[2]和第四比特信号D[3]。第一计数单元110f通过在终止时间点Te之前缓冲第一输入时钟信号CLKI1，并通过在计数操作的终止时间点处锁存第一输入时钟信号CLKI1，来生成第一缓冲时钟信号D0。

图10的第二计数单元20f通过在终止时间点Te之前缓冲第二输入时钟信号CLKI2，并通过在计数操作的终止时间点处锁存第二输入时钟信号CLKI2，来生成作为第二缓冲时钟信号的第二比特信号D[1]。第一和第二输入时钟信号CLKI1和CLKI2彼此有相移。

波纹计数器30f响应于作为第二比特信号D[1]的锁存输出信号LOUT来生成依次反转的最高有效位信号MSB D[2]和D[3]。根据计数器110f的配置，可以使用作为第二比特信号D[1]或第二比特信号的反相/D[1]之一的锁存输出信号LOUT来实施本发明。

在本发明的示例实施例中，第一计数单元110f在由输入信号INP指示的终止时间点之前缓冲第一输入时钟信号CLKI1，并在终止时间点处锁存第一输入时钟信号CLKI1以生成第一缓冲时钟信号D0。第二计数单元120f在终止时间点之前缓冲第二输入时钟信号CLKI2，并在终止时间点处锁存第二输入时钟信号CLKI2以生成第二缓冲时钟信号D[1]。

根据由计数器100f生成的计数的比特数，图10的波纹计数器30f可以包括任意数量的计数单元。为了描述的方便，图10示出了两个计数单元130f和140f。然而，可以根据计数D[0:n]的期望比特数，在波纹计数器30f中使用可变数量的计数单元来实施本发明。在下文中，针对生成四比特D[0]、D[1]、D[2]和D[3](也就是四比特二进制代码D[0:3])来描述计数器100f的配置和功能。

波纹计数器30f具有依次耦接来响应于前一计数单元的输出信号而执行反转的多个计数单元130f和140f的级联配置。换言之，第三计数单元130f响应于来自第二计数单元120f的锁存输出信号LOUT(也就是D[1])来执行反转。第四计数单元140f响应于来自第三计数单元130f的输出信号OUT3来执行反转。所以，最高有效信号D[2]和D[3]分别具有依次加倍的循环周期。

计数器100f还包括逻辑单元50，逻辑单元50是用于对第一和第二缓冲时钟信号D0和D[1]执行逻辑操作以生成计数器100f的计数的最高有效位D[0]的代码转换器。例如，在图10的示例实施例中，代码转换器50是异或门。

当计数器100f根据灰度代码计数时，第一和第二缓冲时钟信号D0和D[1]可以用于计数的最低有效位。在图10的示例中，从第一和第二缓冲时钟信号D0和D[1]生成计数的最低有效位信号D[0]。在本发明的示例实施例中，可以在诸如在集成电路芯片上制造的计数器100f的片外芯片之类的计数器100f的外部放置逻辑单元50。

图11A、11B、11C和11D是根据本发明的示例实施例的在图10的计数器100f的计数操作期间信号的时序图。在图11A、11B、11C和11D中，输入信号INP的下降沿指示计数操作的终止时间点Te。第一计数单元110f在终止时间点Te之前缓冲第一输入时钟信号CLKI1，并在终止时间点Te处锁存第一输入时钟信号CLKI1以生成第一缓冲时钟信号D0。

第二计数单元120f在终止时间点Te之前缓冲第二输入时钟信号CLKI2，并在终止时间点Te处锁存第二输入时钟信号CLKI2以生成第二缓冲时钟信号D[1]。图11A图示了对应于00的两个灰度代码比特D0和D[1]的示例。图11B图示了对应于01的两个灰度代码比特D0和D[1]的示例。图11C图示了对应于11的两个灰度代码比特D0和D[1]的示例。图11D图示了对应于10的两个灰度代码比特D0和D[1]的示例。

参考图11A、11B、11C和11D，在终止时间点Te之前，第一缓冲时钟信号D0与第一输入时钟信号CLKI1相似地反转，以及第二缓冲时钟信号D[1]与第二输入时钟信号CLKI2相似地反转。如参考图10所描述的，第三计数单元130f响应于第二计数单元120f的输出而不是输入时钟信号来反转，使得用相对简单的配置来实现计数器100f而无需反馈开关。

图10的计数器100f根据计数器100f的配置来执行向上计数操作或向下计数操作之一。在下文中，参考图12和13描述计数器100f的向上计数操作，以及参考图14和15描述计数器100f的向下计数操作。

图12是根据本发明的示例实施例的在图10的计数器100f的向上计数操作期间信号的时序图。参考图10和12，在终止时间点Te之前的计数操作期间，第一和第二计数单元110f和120f作为缓冲器来操作。为了执行向上计数操作，第一输入时钟信号CLKI1的相位超前第二输入时钟信号CLKI2的相位90度，如图12所示。如上所述，通过对第一和第二缓冲时钟信号D0和D[1]执行逻辑操作来生成最低有效位D[0]。第二缓冲时钟信号D[1]是计数D[0:3]的第二最低有效位。

最高有效信号D[2]和D[3]分别响应于前一计数单元的输出的下降沿来反转。换言之，第三比特信号D[2]响应于锁存输出信号LOUT(也就是D[1])的下降沿来反转。第四比特信号D[3]响应于第三比特信号D[2]的下降沿来反转。所以，两个最高有效位信号D[2]和D[3]分别具有依次加倍的循环周期，如图12所示。

参考图12，时钟信号CLKI1和CLKI2的每四分之一个周期，计数器100f的计数D[0:3]增加为0000、0001、0010、0011等。从而，相比于传统波纹计数器，计数器100f具有四倍的操作速度，因为计数器100f在输入时钟信号CLKI1或CLKI2的每个循环周期递增计数四次。

因此，这样的计数被称为四倍数据率(QDR)计数，并且计数器100f被称为QDR计数器。由于四倍的操作速度，所以相对于传统波纹计数器，在相同计数持续期中，计数器100f使用相同循环周期的时钟信号来提供具有多两个比特的计数。换言之，计数器100a提供更多分钟计数，例如，使得可以为图像传感器的更高操作速度调整图像传感器中斜坡信号的斜率。

可替代地，即便当计数器100a使用具有相对于传统波纹计数器四分之一频率的时钟信号时，计数器100a在与传统波纹计数器相同的计数持续期期间仍提供具有相同比特数的计数。因此，QDR计数器100f由于时钟信号频率的减小而具有降低的功耗，结果增强了QDR计数器100f和包括QDR计数器100f的设备的操作裕度。

图13A和13B分别示出了根据本发明的示例实施例的用于执行向上计数操作的、作为图10的计数器100f的示例实现方式的计数器100g和100h的电路图。在图13A中，第一计数单元110f包括用锁存器实现的第一时钟缓冲器110g，以及第二计数单元120f包括用另一锁存器实现的第二时钟缓冲器120g。

第一时钟缓冲器110g具有接收第一输入时钟信号CLKI1的数据端D、接收指示计数操作的终止时间点Te的输入信号INP的时钟端CK、以及输出第一缓冲时钟信号D0的输出端D。第二时钟缓冲器120g具有接收第二输入时钟信号CLKI2的数据端D、接收指示终止时间点Te的输入信号INP的时钟端CK、以及输出第二缓冲时钟信号D[1]的输出端Q。

如图13A和13B所示，用级联耦接以生成最高有效位信号D[2]和D[3]的多个触发器实现图10的波纹计数器30f。参考图13A，第三和第四计数单元130g和140g被实现为负沿触发的触发器来生成最高有效位信号D[2]和D[3]。参考图13B，第三计数单元130h被实现为负沿触发的触发器，并且第四计数单元140h被实现为正沿触发的触发器，来生成依次反转的依次反转最高有效位信号D[2]和D[3]。

在图13A中，用负沿触发的触发器来实现第三和第四计数单元130g和140g，使得前一计数单元的非反相输出端(Q)与下一计数单元的数据端D耦接。在该情况下，提供给下一计数单元的输出信号OUTk对应于第k比特信号D[k]，其中k是大于二的整数。

相反，用负沿触发的触发器来实现图13B的第三计数单元130h，并用正沿触发的触发器来实现图13B的第四计数单元140h，使得前一计数单元的反相输出端(/Q)与下一计数单元的数据端D耦接。在该情况下，提供给下一计数单元的输出信号OUTk对应于第k比特信号D[k]的反相信号/D[k]。所以，图13A和13B的两个计数器100g和100h执行如图12所述的向上计数操作。

在本发明的示例实施例中，可以与图6B和6C相似地实现图13A和13B的正沿触发的触发器和负沿触发的触发器。图14是根据本发明的示例实施例的在图10的计数器的向下计数操作期间信号的时序图。

参考图10和14，第一和第二计数单元110f和120f在计数操作期间作为缓冲器操作，以在终止时间点Te之前生成随第一输入时钟信号CLKI1反转的第一缓冲时钟信号D0和随第二输入时钟信号CLKI2反转的第二缓冲时钟信号D[1]。为了执行向下计数操作，第一输入时钟信号CLKI1的相位滞后第二输入时钟信号CLKI2的相位90度，如图14所示。相反，为了执行向上计数操作，第一输入时钟信号CLKI1的相位超前第二输入时钟信号CLKI2的相位90度，如图12所示。

类似地如参考图10所述，根据第一和第二缓冲时钟信号D0和D[1]的逻辑操作来生成最低有效位D[0]。最高有效信号D[2]和D[3]分别响应于前一计数单元的输出的上升沿来反转。换言之，第三比特信号D[2]响应于锁存输出信号LOUT(也就是第二比特信号D[1])的上升沿来反转。第四比特信号D[3]响应于第三比特信号D[2]的上升沿来反转。

从而，如图14所述，最高有效位信号D[2]和D[3]分别具有依次加倍的循环周期，并代表计数D[0:3]的两个最高有效位。对于向下计数，每四分之一个时钟信号CLKI1或CLKI2的周期，图14中的计数D[0:3]下降为0000、1111、1110、1101等。

在图12和14的任何情况下，图10的计数器100f用相比于传统波纹计数器四倍的操作速度来执行向上计数操作或向下计数操作。计数器100f在输入时钟信号CLKI1或CLKI2的每循环周期更新计数四次。

图15A和15B分别示出了根据本发明的示例实施例的用于执行向下计数操作的作为图10的计数器100f的示例实现方式的计数器100i和100j的电路图。在图15A中，用锁存器实现第一时钟缓冲器110i，并用另一锁存器实现第二时钟缓冲器120i。用级联耦接以生成最高有效位信号D[2]和D[3]的多个触发器130i和140i来实现图10的波纹计数器30f。

在图15A中，第三和第四计数单元130i和140i被实现为正沿触发的触发器来生成依次反转的最高有效位信号D[2]和D[3]。在图15B中，第三计数单元130j被实现为正沿触发的触发器，并且第四计数单元140j被实现为负沿触发的触发器，来生成依次反转的最高有效位信号D[2]和D[3]。

在图15A中，用正沿触发的触发器来实现第三和第四计数单元130i和140i，使得前一计数单元的非反相输出端(Q)与下一计数单元的数据端D耦接。在该情况下，提供给下一计数单元的输出信号OUTk对应于第k比特信号D[k]，其中k是大于二的整数。

相反，在图15B中，用正沿触发的触发器来实现第三计数单元130j，并用负沿触发的触发器来实现第四计数单元140j，使得前一计数单元的反相输出端(/Q)与下一计数单元的数据端D耦接。在该情况下，提供给下一计数单元的输出信号OUTk对应于第k比特信号D[k]的反相信号/D[k]。所以，图15A和15B的两个计数器100i和100j执行如图14所示的向下计数操作。

在本发明的示例实施例中，可以与参考图6B和6C描述的那样相似地来实现图15A和15B的正沿触发的触发器和负沿触发的触发器。

图16是与传统计数器的计数操作相比、在图10的计数器的四倍数据率(QDR)计数操作期间信号的时序图。参考图16，传统波纹计数器在输入时钟信号CLKI的十六个周期期间生成从0000计数到1111的比特信号CD[0]、CD[1]、CD[2]和CD[3]。相反，根据本发明的示例实施例的QDR计数器100f在相同输入时钟信号CLKI的四个周期期间从0000计数到1111，因为计数器100f在输入时钟信号CLKI的每循环周期计数四次。

因此，相比于传统波纹计数器，QDR计数器100f具有四倍的操作速度。从而，即便使用具有相对于传统波纹计数器四分之一频率的时钟信号，QDR计数器100f在相同计数持续期中仍提供相同比特数的计数。从而，QDR计数器100f随着时钟信号频率的降低而具有降低的功耗，以及增强的QDR计数器100f和包括QDR计数器100f的设备中的操作裕度。

另外，用能够执行毛刺滤波的锁存器来实现第一时钟缓冲器110g、110h、110i或110j以及第二时钟缓冲器120g、120h、120i或120j。从而，QDR计数器110f不要求额外的毛刺滤波器来去除可能导致比特错误的输入信号中的毛刺噪声。

图17示出了针对如图16所述的从0000计数到1111的示例、与传统计数器相比、图10的计数器100f的计数的比特的反转次数。参考图17，相比于传统计数器的第一比特信号CD[0]的15次，第一比特信号D0的反转次数在QDR计数器100f中减小到8次。这样，除了由于时钟信号的频率减小之外，QDR计数器100f还通过减小最低有效位信号的反转次数来进一步降低功耗。

图18是根据本发明的示例实施例的作为包括多倍数据率(MDR)计数器的示例数据转换器的模数转换器(ADC)200的框图。图49是根据本发明的示例实施例的在数据转换方法期间的步骤的流程图。

参考图18和49，数据转换器200包括比较器210和用于执行MDR(多倍数据率)计数操作的多倍数据率(MDR)计数器100(类似于图1的计数器100)。例如，比较器210将测量信号(例如模拟信号ANLG)与参考信号REF相比较来生成比较信号CMP(图49的步骤S210)。模拟信号ANLG指示诸如光强、声音强度、时间等的物理量。

例如，物理量对应于模拟电压电平ANLG。另外在该示例中，参考信号REF是按预定斜率逐渐增大或减小的斜坡信号，以检测模拟信号ANLG的电压电平。例如，通过图20的图像传感器400中的参考生成器440来生成参考信号REF。

比较器210生成当模拟信号ANLG和斜坡信号的电压电平变得彼此相等时转变逻辑电平的比较信号。所以，将由模拟信号ANLG的电压电平代表的物理量转换为与比较信号CMP的转变对应的时间量。例如，比较信号CMP的下降沿指示计数器100中计数操作的终止时间点。

计数器100从开始时间点计数到终止时间点。例如，开始时间点由响应于如图29所示的激活的计数使能信号CNT_EN而开始反转的输入时钟信号CLKI指示。类似地参考图1至17所述，计数器100包括缓冲器单元10和用于执行DDR计数或QDR计数的波纹计数器30。

缓冲器单元10通过在终止时间点之前缓冲至少一个时钟信号CLKI来生成至少一个最低有效信号LSB(图49的步骤S220)。如上所述，比较信号CMP指示计数操作的终止时间点，并且缓冲器单元10在由比较信号CMP指示的终止时间点处锁存时钟信号CLKI。波纹计数器30通过响应于作为来自缓冲器单元的最低有效信号LSB中的至少一个的锁存输出信号LOUT而依次反转，来生成至少一个最高有效信号MSB(图49的步骤S230)。

如上面针对图1的DDR计数器100a的示例所描述的，锁存输出信号LOUT是第一比特信号D[0]。可替代地，如上面针对图10的QDR计数器100f所描述的，锁存输出信号LOUT是第二比特信号D[1]。

在图1的DDR计数器100a的情况下，缓冲器单元10包括具有接收输入时钟信号CLKI的数据端、接收指示计数操作的终止时间点的比较信号CMP的时钟端、以及输出第一比特信号D[0]的输出端的时钟缓冲器。在该情况下，波纹计数器30生成依次反转的最高有效位信号D[1]、D[2]和D[3]。

在图10的QDR计数器100f的情况下，缓冲器单元10包括第一时钟缓冲器和第二时钟缓冲器。第一时钟缓冲器具有接收第一输入时钟信号CLKI1的数据端、接收指示计数操作的终止时间点的比较信号CMP的时钟端、以及输出第一缓冲时钟信号D0的输出端。第二时钟缓冲器具有接收第二输入时钟信号CLKI2的数据端、接收比较信号CMP的时钟端、以及输出作为第二缓冲时钟信号的第二比特信号D[1]的输出端。在该情况下，波纹计数器30生成依次反转的最高有效位信号D[2]和D[3]。

另外，如上所述，可以将图18的计数器100以多种方式实现来执行向上计数操作或向下计数操作。在QDR计数器中，第一和第二缓冲时钟信号D0和D[1]可以代表在灰度代码而不是二进制代码中生成的计数的两个最低有效位。

图19是根据本发明的示例实施例的例如包括诸如图18的(模数转换器)ADC 200之类的数据转换器的装置300的框图。参考图19，装置300包括感应单元310、ADC 200、控制电路320和作为示例图像信号处理器的DSP(数据信号处理器)330。

感应单元310测量物理量来生成与所测量的物理量对应的模拟信号ANLG。ADC 200将模拟信号ANLG与参考信号相比较。ADC 200包括至少一个计数器来生成与模拟信号ANLG对应的数字信号DGT。控制电路320控制感应单元310、ADC 200和DSP 330的操作。

根据本发明的示例实施例，类似于参考图18所描述的，ADC 200使用DDR计数器或QDR计数器来执行数据转换。感应单元310测量诸如光强、声音强度、时间等的物理量，并将所测量的物理量转换为模拟信号ANLG，作为ADC 200的输出。

装置300是电荷耦合设备(CCD)图像传感器、互补金属氧化物半导体(CMOS)图像传感器、包括图像传感器的数码照相机、声强测量器、计算系统等中之一。装置300包括用于处理数字信号DGT的数字信号处理器(DSP)330，并且可以放置在装置300之中或之外。装置300通过使用已经在此描述的至少一个DDR或QDR计数器，具有提高的操作速度和降低的功耗。

在下文中，进一步详细描述作为使用相关双倍采样的图像传感器的装置300的示例。图20和21是根据本发明的示例实施例的每个包括普通计数器的图像传感器400和500的框图。根据本发明的示例实施例，图20和21的图像传感器400和500中的每一个可以是CCD图像传感器或CMOS图像传感器之一。

参考图20，图像传感器400包括像素阵列410、驱动器/地址译码器420、控制电路430、参考信号生成器440、相关双倍采样(CDS)单元450、比较单元460和锁存单元470。当图像传感器400是CMOS图像传感器时，像素阵列410包括用于将入射光转变为电模拟信号的多个像素。

当图像传感器包括被称为有源像素或增益单元的单位单元(unit cells)时，通过像素的地址控制来检测来自每个像素的各个信号。有源像素传感器410是地址受控的图像传感器，并且驱动器/地址译码器420通过每列和/或行来控制像素阵列410的操作。控制电路430生成控制信号来控制图像传感器400的部件的操作。

包括比较单元460、锁存单元470和MDR计数器100的ADC将由像素阵列410检测的模拟信号转换为数字信号。典型地，一列一列输出模拟信号。从而，CDS单元450、比较单元460和锁存单元470包括与像素阵列410的列对应的多个CDS电路451、多个比较器461和多个锁存器471。

从像素阵列输出的模拟信号包括每个像素的各个重置信号和各个测量图像信号。各个重置信号代表像素的各个固定模式噪声(FPN)和像素的各个逻辑电路。从感应入射光的像素生成各个测量图像信号。通过从测量图像信号减去各个重置信号来指示代表每个像素处的入射光的强度的最终图像信号。根据CDS过程来生成这样的最终图像信号。

CDS单元450通过使用电容和开关生成重置信号和测量图像信号之差来执行模拟双倍采样(ADS)。CDS单元450生成模拟信号，每个模拟信号是代表每一列这样的差的各个最终图像信号。比较单元460将来自CDS单元450的像素的列的模拟图像信号与来自参考信号生成器440的参考信号(例如，斜坡信号RAMP)相比较，以生成针对列的各个比较信号。

每个比较信号具有代表各个模拟图像信号的电平的各个转变时间点。来自计数器100的比特信号D[0](或D0)、D[1]、D[2]和D[3]被共同提供给所有锁存器471。每个锁存器471在各个比较信号的各个转变时间点处锁存来自计数器100的比特信号D[0](或D0)、D[1]、D[2]和D[3]，以针对各个列生成各个图像信号的各个锁存数字信号。

计数器100根据已经在此描述的示例实施例来执行MDR计数操作。例如，计数单元100包括缓冲器单元和用于执行已经在此描述的DDR计数操作或QDR计数操作的波纹计数器。

在该情况下，图20中的缓冲器单元通过在计数操作的终止时间点之前缓冲至少一个输入时钟信号，来生成一个或多个最低有效位信号LSB。另外，图20中的波纹计数器响应于与来自缓冲器单元的最低有效位信号LSB之一对应的锁存输出信号来生成依次反转的最高有效位信号MSB。用多个级联耦接的触发器来实现波纹计数器。

图像传感器400通过使用上面针对本发明的示例实施例描述的至少一个DDR或QDR计数器执行模数转换，而具有提高的操作速度和操作裕度以及降低的功耗。在图20的图像传感器400中采用MDR计数器100来执行如上所述的ADS。

还可以在图像传感器中采用MDR计数器100来执行作为CDS的数字双倍采样(DDS)，现在参考图21和22描述。对于DDS，将重置信号和测量图像信号都转换为各个数字信号。根据这样的各个数字信号的差来确定最终图像信号。

在图21的图像传感器500中，针对列的每个锁存器571包括各个第一锁存器572和各个第二锁存器573。像素阵列510针对每一列生成各个重置信号和各个测量图像信号。在第一采样中，每个比较器561将各个重置信号与来自参考信号生成器540的斜坡参考信号相比较，以生成具有与重置信号的电平对应的转变时间点的各个比较信号。

来自MDR计数器100的计数的比特信号D[0](或D0)、D[1]、D[2]、D[3]被共同提供给所有锁存器572和573。各个第一锁存器572在各个比较信号的转变时间点处锁存来自MDR计数器100的比特信号D[0](或D0)、D[1]、D[2]、D[3]。

在第二采样中，每个比较器561将各个测量图像信号与斜坡参考信号相比较，以生成具有与测量图像信号的电平对应的转变时间点的各个比较信号。在第二次采样期间，第二锁存器573在各个比较信号的转变时间点处锁存来自MDR计数器100的比特信号D[0](或D0)、D[1]、D[2]、D[3]。

将在第一和第二采样期间由第一和第二锁存器572和573锁存的这样的第一和第二计数值提供给内部逻辑电路，该内部逻辑电路确定这样的计数值的差来针对图像传感器500中的DDS以数字形式确定最终图像信号。

图21中的计数器100根据已经在此描述的示例实施例来执行MDR计数操作。在该情况下，计数器100包括缓冲器单元和用于执行DDR计数操作或QDR计数操作的波纹计数器。从而，图像传感器500通过使用DDR或QDR计数器执行模数转变，而具有提高的操作速度和操作裕度以及降低的功耗。

图20和21的图像传感器400和500中的每一个包括用于执行CDS的普通计数器100。可替代地，图像传感器可以包括与多列耦接的多个计数器(被称为列计数器)。在下文中，现在描述使用列计数器来执行DDS的图像传感器，每个列计数器被实现为具有反相功能或上下转换功能的MDR计数器。

图22是根据本发明的示例实施例的包括多个MDR计数器的图像传感器600的框图。图像传感器600包括像素阵列610、驱动器/地址译码器620、控制电路630、参考信号生成器640、比较单元660和计数块680。

像素阵列610包括用于将入射光转变为电模拟信号的多个像素。驱动器/地址译码器620通过每一列和/或行来控制像素阵列410的操作。控制电路630生成控制信号CTRL来控制图像传感器600的部件的操作。控制信号CTRL可以包括用于控制计数块680的反相操作的信号INV1和INV2或者用于控制计数块680的上下转换操作的信号HD和U/D，后面将进行描述。

由包括比较单元660和计数块680的ADC(模数转换器)来将由像素阵列610生成的模拟信号转换为数字信号。一列一列输出模拟信号。从而，针对每一列，比较单元660和计数块680包括各个比较器661和各个MDR计数器700。因此，图像处理器600针对一行的多列来同时处理模拟信号，以提高操作速度并降低噪声。

像素阵列610针对CDS依次输出来自像素的各个重置信号和各个测量图像信号。包括比较单元660和计数块680的ADC对这样的重置和测量图像信号数字地执行CDS来针对像素阵列610的多列执行DDS。

图50示出了根据本发明的示例实施例的在CDS方法期间的步骤的流程图。参考图22和50，包括比较单元660和计数块680的ADC针对重置信号计数以生成第一计数(图50的步骤310)，并针对测量图像信号计数以生成第二计数(图50的步骤320)。在这之后，由具有反相功能或上下转换功能的MDR计数器700确定与重置和测量图像信号之差对应的数字信号。用缓冲器单元和波纹计数器来实现每个MDR计数器700，如已经在此针对本发明的示例实施例所描述的。

每个MDR计数器700存储重置信号的第一计数，如将在下面描述的那样对这样的第一计数执行反相操作或上下转换操作，然后对测量图像信号执行第二计数。因此，MDR计数器700根据CDS生成最终图像信号。以这种方式，图像传感器600通过使用与已经在此描述的那样相类似操作的DDR或QDR计数器执行模数转换，而具有提高的操作速度和操作裕度以及降低的功耗。

除了如上所述执行MDR计数操作之外，每个计数器700还具有用于DDS的反相功能或上下转换功能。在下文中，描述计数器700的反相功能或上下转换功能。

图23是根据本发明的示例实施例的计数器700的框图。计数器700包括缓冲器单元10、波纹计数器30、时钟控制电路750和时钟输入电路760。缓冲器单元10和波纹计数器30与上面参考图1的描述相似，但是还包括反相或上下转换能力。

从而，缓冲器单元10通过在终止时间点之前缓冲输入时钟信号CLKI，并通过在终止时间点处锁存输入时钟信号CLKI，来生成一个或多个最低有效位信号LSB。波纹计数器30通过响应于与来自缓冲器单元10的最低有效位信号LSB之一对应的锁存输出信号LOUT而依次反转，来生成最高有效位信号MSB。

与图1的计数器100相比，图23的计数器700还包括时钟控制电路750和时钟输入电路760。时钟控制电路750响应于最低有效位信号LSB来生横时钟控制信号ST。时钟输入电路760响应于时钟控制信号ST来将输入时钟信号CLKI反相或者在多个时钟信号中选择输入时钟信号CLKI。

MDR计数器中比特错误的发生可能由针对DDS的反相操作或上下转换操作引起。在终止重置信号的第一计数之后并在开始测量图像信号的第二计数之前调整(反相或选择)输入时钟信号CLKI来防止这样的比特错误。

可以使用具有反相功能的图24的DDR计数器100k或者具有上下转换功能的图30的DDR计数器100m来执行图22的图像传感器600的DDS。还可以使用具有反相功能的图36的QDR计数器100n或者具有上下转换功能的图44的QDR计数器100p来执行图像传感器600的DDS。

图24是根据本发明的示例实施例的具有反相功能的计数器100k(类似于图23的计数器23)的电路图。计数器100k包括第一计数单元110k、第二计数单元120k、第三计数单元130k和第四计数单元140k。第一计数单元110k对应于缓冲器单元10k，以及之后的计数单元120k、130k和140k对应于波纹计数器30k。为了描述的方便，在图24中省略图23的时钟控制电路750和时钟输入电路760，并将在之后参考图26来描述。

用第一锁存器来实现第一计数单元10k，该第一锁存器具有接收输入时钟信号CLKI的数据端D、接收指示计数操作的终止时间点Te的比较信号CMP的时钟端CK、以及输出第一比特信号D[0]的输出端Q。包括之后的计数单元120k、130k和140k的波纹计数器30k生成依次反转的最高有效位信号D[1]、D[2]和D[3]。

用级联耦接并具有类似配置的多个触发器来实现第二、第三和第四计数单元120k、130k和140k。作为示例，图25示出了第二计数单元120k的示例实现方式的电路图。可以类似地实现第三和第四计数单元130k和140。

参考图25，第二计数单元120k包括触发器731和反相复用器732。反相复用器732响应于第一反相控制信号INV1来选择前一计数单元的输出(也就是锁存输出信号LOUT)和第二反相控制信号INV2之一，以生成到下一计数单元(也就是第三计数单元130k)的输出信号OUT2。

当选择前一计数单元的输出时，触发器731执行上述反转操作，并执行反相操作，而当选择第二反相控制信号INV2时，将它的输出的逻辑电平反相。这样，第二计数单元120k、第三计数单元130k和第四计数单元140k中的每一个包括各个反相复用器732和各个触发器731。这样的反相复用器形成基于反相控制信号INV1和INV2来将最高有效位信号D[1]、D[2]和D[3]反相的反相控制单元。

图25的触发器731是负沿触发的，并且输出信号OUT2对应于第二比特信号D[1]。还可以用正沿触发的触发器来实现本发明，使得输出信号OUT2对应于第二比特信号的反相/D[1]。

图26是图24的计数器100k中的时钟控制电路750a(类似于图23的750)和时钟输入电路760a(类似于图23的760)的电路图。时钟控制电路750a基于第一比特信号D[0]来生成时钟控制信号ST。时钟输入电路760a响应于时钟控制信号ST来将输入时钟信号CLKI反相。

使用锁存器751和将第一比特信号D[0]反相以输出反相信号/D[0]的反相器755来实现时钟控制电路750a。锁存器751具有接收反相器755的输出的数据端D、接收第一反相控制信号INV1的时钟端CK、以及输出时钟控制信号ST的输出端Q。锁存器751响应于第一反相控制信号INVI来执行锁存操作，使得在重置信号的第一计数终止之后并在执行反相操作之前，根据第一比特信号D[0]的逻辑电平来确定时钟控制信号ST的逻辑电平。

时钟输入电路760a包括通过根据时钟控制信号ST的逻辑电平选择时钟信号CLKC或时钟信号的反相/CLKC来生成输入时钟信号CLKI的复用器761。响应于计数使能信号CNT_EN来激活时钟信号CLKC。参考图26，还将AND门60包括在图22的控制电路630中以生成时钟信号CLKC，当计数使能信号CNT_EN被激活到逻辑高时，激活时钟信号CLKC以反转作为另一时钟信号CLK。

图28A和28B是使用图24的计数器100k中的反相功能进行计数操作期间信号的时序图。参考图28A和28B，具有反相功能的计数器100k首先执行第一计数操作来将模拟重置信号转换为数字地代表重置信号的第一计数。在这之后，执行反相操作来将第一计数反相。

之后，执行第二计数操作来从第一计数的反相开始计数模拟测量图像信号，以生成代表作为重置信号和测量图像信号的差的最终图像信号的第二计数。例如，第一和第二计数是如图28A和28B所示的向上计数操作。

图27示出了用于描述使用图24的计数器100k的反相功能进行的计数操作的表格。图27示出了来自第一计数操作、反相操作以及针对第一沿计数或第二沿计数的第二计数操作的第一比特信号D[0]和第二比特信号D[1]的比特值，如下所述。

如果仅仅对第一计数的反相执行第二计数，则可能在DDR计数器100k中发生比特错误。为了防止这样的比特错误，图24的第一计数单元110k不包括如图25所示的反相复用器732。代替第一比特信号D[0]的直接反相，根据第一计数来将施加到第一计数单元110k的输入时钟信号CLKI反相，使得对于第一计数的所有情况，通过计数输入时钟信号CLKI的第一沿开始第二计数操作。

参考图27，当第一计数的第一比特信号D[0]是逻辑低(也就是“0”)时，在第二计数操作中，在输入时钟信号CLKI的第一沿处反转第二比特信号D[1]。当第一计数的第一比特信号D[0]是逻辑高(也就是“1”)时，在第二计数操作中，在输入时钟信号CLKI的第二沿处反转第二比特信号D[1]。

在执行第一计数操作之前，将时钟控制信号ST初始化为逻辑低。图26的锁存器751包括如图6B所示的重置开关用于这样的初始化。

图28A图示了针对第一计数的第一比特信号D[0]是逻辑低的示例的DDS。在该情况下，因为将反相信号/D[0]施加到图26的时钟控制信号750a的数据端D，所以时钟控制信号ST响应于第一反相控制信号INV1的上升沿而转变到逻辑高。

响应于逻辑高的时钟控制信号ST，由时钟输入电路760a将反相的时钟信号/CLKC选作输入时钟信号CLKI用于第二计数操作。因此，通过在反相操作之后出现的输入时钟信号CLKI的第二沿(也就是下降沿)处反转第二比特信号D[1]，第二计数操作开始。

为了图示和描述的方便，在图28A的底部示出了计数的两个最低有效位D[0]和D[1]以及对应的十进制值。在下面的表格1中示出了具有6比特二进制代码的计数的示例。

在下面的表格1中，第一值CV1是初始值，以及第二和第三值CV2和CV3代表在第一计数操作期间从初始值向上计数两次。第四值CV4代表第三值的反相操作。第五至第八值CV5至CV8代表在第二计数操作期间从第四值CV4向上计数四次。

表格1

在上面的表格1中，DDS的最终结果(也就是计数CV8＝4-2-1＝1)是重置信号是2并且测量图像信号是4的情况。最终计数CV8(4-2-1-1)代表从CDS得到的最终图像信号但是偏移了1。然而，1的偏移对于重置和图像信号的所有情况是共同的，这可以在由例如数字信号处理器(DSP)330进行的数字信号CV8的后处理期间纠正。

如表格1所示，当最高有效位D[5]是0时，计数可以被视为正值，以及当最终要比特D[5]是1时，计数可以被视为负值。例如，负的最终计数可以被视为由于错误引起的无意义的值，并且可以在数字信号CV8的后处理期间将被转换为0(也就是没有信号)。

图28B图示了当第一计数的第一比特信号D[0]是逻辑高时的DDS。在该情况下，即便在将第一反相控制信号INV1的上升沿施加到时钟控制电路750a的时钟端CK时，也将时钟控制信号ST维持在逻辑低，如初始化时一样。响应于逻辑低的时钟控制信号ST，由时钟输入电路760a将时钟信号CLKC输出为输入时钟信号CLKI(即，与第一计数操作相似地维持输入时钟信号CLKI)用于第二计数操作。因此，通过在输入时钟信号CLKI的第二沿(也就是下降沿)处反转第二比特信号D[1]，第二计数操作开始。

以这种方式，根据第一计数操作之后和第二计数操作之前的第一比特信号D[0]，通过由时钟控制电路750a和时钟输入电路760a反相输入时钟信号CLKI，来防止DDS的比特错误。

图29是在图22的图像传感器600的相关双倍采样(CDS)操作期间的信号的时序图，其中与图24的计数器100k相似地实现每个MDR计数器700。图29图示了对于像素阵列610的一列的DDS操作。

在时间t11(也就是第一开始时间点)处，将来自控制电路630的计数使能信号CNT_EN激活到逻辑高，并且参考信号生成器640开始将斜坡信号RAMP的电压电平倾斜降低。因此，在各个计数器700中一列一列地开始第一计数操作。将从像素阵列610的一列的各个像素产生的像素电压信号Vpix提供给比较器661。在时间点t11处，像素电压信号Vpix处于代表重置信号的电平处。

在时间t12处，斜坡信号RAMP和像素电压信号Vpix的电压电平变得彼此相等，使得比较器661的比较信号CMP从逻辑高转变为逻辑低来指示第一计数操作的第一终止时间点Te。响应于比较信号CMP的下降沿，将对应于重置信号的第一计数(Vrst＝3)存储在计数器100k中。

在时间t13处，计数使能信号CNT_EN被无效为逻辑低，并禁能参考信号生成器640。从t11至t13的时间间隔对应于根据图像传感器600的特征来对可能被确定为多个时钟周期的重置信号进行计数的最大时间。

在时间t14处，第二反相控制信号INV2从逻辑高转变为逻辑低，而第一反相控制信号INV1被激活到逻辑高。因此，由包括反相复用器722的反相控制单元来反相最高有效位信号D[1]、D[2]和D[3]，以生成存储在计数器100k中的反相的计数(例如，-4)。类似地，如上所述，在第一反相控制信号INV1的上升沿处，时钟控制电路750a和时钟输入电路760a确定用于第二计数操作的输入时钟信号CLKI的反相或非反相。

在时间t15(也就是第二开始时间点)处，再次将来自控制电路630的计数使能信号CNT_EN激活到逻辑高，并且参考信号生成器640将斜坡信号RAMP的电压电平倾斜降低。根据本发明的示例实施例，斜坡信号RAMP的斜率在第一和第二计数操作期间相等。因此，在各个计数器700中一列一列地开始第二计数操作。将具有代表测量图像信号的电压电平的像素电压信号Vpix提供给比较器661。

在时间t16处，斜坡信号RAMP和像素电压信号Vpix的电压电平变得彼此相等，使得比较器661的比较信号CMP转变为逻辑低，来指示第二计数操作的第二终止时间点。响应于比较信号CMP的下降沿，由计数器700生成第一和第二计数之差(Vsig-1＝3)，来代表作为重置信号(Vrst＝3)和测量图像信号(Vrst+Vsig＝7)之差的最终图像信号。

最终计数值(Vsig-1＝3)被输出为第一至第四比特信号D[0]、D[1]、D[2]和D[3]。由在后处理期间将1与这样的最终计数值(Vsig-1)相加的数字信号化处理器(DSP)来确定最终图像信号Vsig。

在时间t17处，计数使能信号CNT_EN被无效为逻辑低，并禁能参考信号生成器640。从t15至t17的时间间隔对应于根据图像传感器600的特征来对可能被确定为恰当数量的时钟周期的测量图像信号进行计数的最大时间。

以这种方式，图像传感器600使用具有反相功能的DDR计数器100k来执行DDS，提高了图像传感器600的操作速度和操作裕度并降低了功耗。此外，具有反相功能的DDR计数器100k由于DDS而具有减小的比特错误，进一步增强了图像传感器600的性能。

图30是根据本发明的示例实施例的具有上下转换功能的与图23的计数器700相似的计数器100m的电路图。计数器100m包括第一计数单元110m、第二计数单元120m、第三计数单元130m和第四计数单元140m。第一计数单元110m对应于缓冲器单元10m。第二、第三和第四计数单元120m、130m和140m对应于波纹计数器30m。为了描述的方便，在图30中省略时钟控制电路750和时钟输入电路760，并将在之后参考图32来描述。

类似地，如上所述，第一计数单元110m被配置为具有接收输入时钟信号CLKI的数据端D、接收指示计数操作的终止时间点Te的输入信号INP的时钟端CK以及输出第一比特信号D[0]的输出端Q的时钟缓冲器。具有第二、第三和第四计数单元120m、130m和140m的波纹计数器30m生成依次反转的最高有效位信号D[1]、D[2]和D[3]。

使用级联耦接并相互类似配置的多个触发器来实现第二、第三和第四计数单元120m、130m和140m。为了图示和描述的简化，图31示出了用于上下转换操作的第一计数单元110m和第二计数单元120m。

在图31中，第一计数单元10m包括时钟缓冲器711和输出复用器713，以及第二计数单元120m包括触发器735、输出复用器736和反馈复用器737。第一计数单元110m的输出复用器713响应于上下控制信号U/D来选择第一比特信号D[0]或第一比特信号D[0]的反相/D[0]之一，以生成到波纹计数器30m的第二计数单元120m的锁存输出信号LOUT。

第二计数单元120m的输出复用器736响应于上下控制信号U/D来选择触发器735的非反相输出端Q和反相输出端/Q之一，以生成到第三计数单元130m的输出信号OUT2。这样，第一计数单元110m、第二计数单元120m、第三计数单元130m和第四计数单元14m中的每一个包括各个输出复用器。

这样的输出复用器形成控制计数器100m的向上计数和向下计数的上下控制单元。上下控制单元选择前一计数单元的非反相输出端Q和反相输出端/Q之一以生成由下一计数单元使用的各个输出信号，来控制计数器100m的向上计数和向下计数。

例如，当上下控制信号U/D是逻辑高时，将第一比特信号D[0]的反相/D[0]提供为锁存输出信号LOUT，并将各个反相输出端/Q选择为输出信号OUT2、OUT3和OUT4。因此，计数器100m执行向下计数操作。

当上下控制信号U/D是逻辑低时，将第一比特信号D[0]提供为锁存输出信号LOUT，并将各个非反相输出端Q选择为输出信号OUT2、OUT3和OUT4，因此计数器100m执行向上计数操作。

反馈复用器737响应于保持信号HD，选择性地将触发器735的反相输出端/Q和非反相输出端Q之一与数据端D相连。例如，当保持信号HD是逻辑低时，将反相输出端/Q与数据端D相连，使得触发器735响应于锁存输出信号LOUT的下降沿而反转。

当保持信号HD是逻辑高时，将非反相输出端Q与数据端D相连，使得触发器735维持它锁存的值而不管锁存输出信号LOUT的沿。包括反馈复用器来防止可能在上下转换操作期间引起的错误。

在计数操作期间，触发器735生成响应于锁存输出信号LOUT反转的第二比特信号D[1]。图31的触发器735是负沿触发的，并且输出信号OUT2对应于第二比特信号D[1]。还可以使用正沿触发的触发器来实现本发明，其中输出信号OUT2对应于第二比特信号D[1]的反相/D[1]。

图32是根据本发明的示例实施例的包括在图30的计数器100m中的时钟控制电路750b和时钟输入电路760b。时钟控制电路750b基于第一比特信号D[0]生成时钟控制信号ST，以及时钟输入电路760b响应于时钟控制信号ST，选择时钟信号CLKC或时钟信号的反相/CLKC之一来生成输入时钟信号CLKI。

时钟控制电路750b包括具有接收第一比特信号D[0]的数据端D、接收保持信号HD的时钟端CK以及输出时钟控制信号ST的输出端Q的锁存器752。锁存器752响应于锁存信号HD来执行锁存操作，使得在第一计数操作终止之后并在上下转换操作之前由第一比特信号D[0]的逻辑电平来确定时钟控制信号ST的逻辑电平。时钟输入电路760b包括通过响应于时钟控制信号ST选择时钟信号CLKC或时钟信号的反相/CLKC之一来生成输入时钟信号CLKI的复用器761。

图33示出了用于描述使用图30的计数器100m的上下转换功能进行的计数操作的比特值的表格。图34A和34B是在具有上下转换功能的计数器100m中的计数操作期间信号的时序图。

参考图34A和34B，计数器100m首先执行第一计数操作来计数模拟重置信号以生成第一计数。计数器100m接着执行用于生成第二计数的第二计数操作来基于第一计数而对模拟测量图像信号计数。另外，第一计数操作是向下计数操作，而第二计数操作是向上计数操作，如图34A和34B所示。

图33示出了第一计数操作(例如，向下计数结果)的第一比特信号D[0]和第二比特信号D[1]的比特值。图33还示出了在第二计数操作(例如，向上计数操作)期间第一沿计数和第二沿计数的第一比特信号D[0]和第二比特信号D[1]的比特值。

当计数器100m是DDR计数器时，如果简单地基于第一计数来执行第二计数操作，则可能导致比特错误。为了防止这样的比特错误，根据第一计数来在CLKC和/CLKC之间选择施加到第一计数单元110m的输入时钟信号CLKI，使得对于第一计数的所有情况，通过对输入时钟信号CLKI的第一沿进行计数来开始第二计数操作。

参考图33，当第一计数的第一比特信号D[0]是逻辑低(也就是0)时，对于第二计数操作，期望在输入时钟信号CLKI的第二沿处反转第二比特信号D[1]。当第一计数的第一比特信号D[0]是逻辑高(也就是1)时，对于第二计数操作，期望在输入时钟信号CLKI的第一沿处反转第二比特信号D[1]。

图34A图示了当第一计数的第一比特信号D[0]是逻辑低时的DDS。在图34A中，即使将保持信号HD的上升沿施加到图32的时钟控制电路750b的时钟端CK，时钟控制信号ST仍维持在逻辑低处，如初始化时一样。

响应于逻辑低的时钟控制信号ST，时钟输入电路760b将时钟信号CLKC输出为输入时钟信号CLKI(也就是，相对于第一计数操作维持输入时钟信号CLKI)用于第二计数操作。因此，通过在第二沿(即，输入时钟信号CLKI的下降沿)处反转第二比特信号D[1]，第二计数操作开始。

为了说明的方便，在图34A的底部示出了来自计数器100m的计数的两个最低有效位D[0]和D[1]。作为示例，在下面的表格2中示出了由计数器100rm生成的6比特二进制代码。

表格2

在表格2中，第一值CV1是计数的初始值，以及第二和第三值CV2和CV3是从初始值起执行两次向下计数时的计数。第四至第七值CV4至CV7是从与向下计数的结果对应的第三值CV3起执行四次向上计数时的计数。因此，第七值CV7(4-2＝2)代表重置信号是2并且测量图像信号是4的DDS的最终结果。

图34B图示了当第一计数的第一比特信号D[0]是逻辑高时的DDS。在该情况下，时钟控制信号ST响应于保持信号HD的上升沿而转变为逻辑高，因为第一比特信号D[0]被施加到图32的时钟控制电路750b的数据端D。

响应于逻辑高的时钟控制信号ST，时钟输入电路760将时钟信号CLKC选择为输入时钟信号CLKI(也就是，相对于第一计数操作，反相输入时钟信号CLKI)用于第二计数操作。因此，通过在第一沿(也就是输入时钟信号CLKI的下降沿)处反转第二比特信号D[1]，第二计数操作开始。

以这种方式，基于在终止第一计数之后并在执行第二计数操作之前的第一比特信号D[0]，通过使用时钟控制电路750b和时钟输入电路760b将输入时钟信号CLKI反相，来防止DDS的比特错误。

图35是在图22的图像传感器600中CDS操作期间信号的时序图，其中每个MDR计数器700是图40的计数器100m。图35图示了针对像素阵列610的一列的DDS操作。

在时间t21处，将来自控制信号的计数使能信号CNT_EN激活为逻辑高，并且参考信号生成器640将斜坡信号RAMP的电压电平倾斜降低。这样，在各个计数器700中一列一列地开始第一计数操作。来自各个列的像素电压信号Vpix被提供给比较器661，并具有指示模拟重置信号的电压电平。

在时间t22处，斜坡信号RAMP和像素电压信号Vpix的电压电平变得彼此相等，这时比较器661的比较信号CMP转变为逻辑低来指示第一计数操作的终止时间点。响应于比较信号CMP的下降沿，将对应于重置信号(Vrst＝3)的第一计数结果(-3)存储在计数器100m中。

在时间t23中，计数使能信号CNT_EN被无效为逻辑低，并禁能参考信号生成器640。从t21至t23的时间间隔对应于根据图像传感器600的特征来对可能被确定为恰当数量的时钟周期的重置信号进行计数的最大时间。

在时间t24处，上下(U/D)控制信号转变为逻辑低。从而，具有输出复用器713和736的上下控制单元将输出端设置为与第一计数操作相反的Q或/Q之一以执行上下转换操作。如上所述，时钟控制电路750b和时钟输入电路760b在保持信号的上升沿处确定用于第二计数操作的输入时钟信号CLKI。

在时间t25处，再次将计数使能信号CNT_EN激活为逻辑高，并且参考信号生成器640将斜坡信号RAMP的电压电平倾斜降低。在本发明的示例实施例中，在第一和第二计数操作期间斜坡信号RAMP的斜率相同。这样，在各个计数器700中对于每一列开始第二计数操作。像素电压信号Vpix具有作为测量图像信号的电压电平，并被提供给比较器661。

在时间t26处，斜坡信号RAMP和像素电压信号Vpix的电压电平变得相等，使得比较器661的比较信号CMP转变为逻辑低来指示第二计数操作的终止时间点。响应于比较信号CMP的下降沿，生成重置信号(Vrst＝3)和测量图像信号(Vrst+Vsig＝7)之差，并将其存储在计数器100m中，作为由第一、第二、第三和第四比特信号D[0]、D[1]、D[2]和D[3]代表的数字信号。

在时间t27处，使计数使能信号CNT_EN无效为逻辑低，并禁能参考信号生成器640。从t25到t27的时间间隔对应于根据图像传感器600的特征来对可能被确定为恰当数量的时钟周期的测量图像信号进行计数的最大时间。

以这种方式，图像传感器600使用具有上下转换功能的DDR计数器100m来执行DDS，提高了图像传感器600的操作速度和操作裕度并降低了功耗。此外，DDR计数器100m能够防止由于DDS引起的比特错误，来进一步增强图像传感器600的性能。

图36是根据本发明的示例实施例的具有反相功能的计数器100m(例如用于图23的装置700)的电路图。在图36中，计数器100n包括第一计数单元110n、第二计数单元120n、第三计数单元130n和第四计数单元140n。

第一和第二计数单元110n和120n对应于缓冲器单元10n。第三和第四计数单元130n和140n对应于波纹计数器30n。为了描述的方便，在图36中省略时钟控制电路750和时钟输入电路760，并将在之后参考图38来描述。

第一计数单元110n是第一时钟缓冲器，并且第二计数单元120n是第二时钟缓冲器。第一时钟缓冲器110n具有接收第一输入时钟信号CLKI1的数据端D、接收指示计数操作的终止时间点Te的比较信号CMP的时钟端CK、以及输出第一缓冲时钟信号D0的输出端Q。第二时钟缓冲器120n具有接收第二输入时钟信号CLKI2的数据端D、接收指示计数操作的终止时间点Te的比较信号CMP的时钟端CK、以及输出还作为第二比特信号D[1]的第二缓冲时钟信号的输出端Q。

波纹计数器30n的第三和第四计数器130n和140n生成依次反转的最高有效位信号D[2]和D[3]。用级联耦接并彼此相似配置的多个触发器来实现第三和第四计数单元130n和140n。

作为示例，参考图37描述包括触发器731和反相复用器732的第三计数单元130n。反相复用器732响应于第一反相控制信号INV1选择前一计数单元的输出(也就是锁存输出信号LOUT)和第二反相控制信号INV2之一，以生成到下一计数单元(也就是第四计数单元140n)的输出信号OUT3。当选择前一计数单元的输出时，触发器731执行上述反转操作，以及当选择第二反相控制信号INV2时，执行反相操作来将它锁存的值反相。

第三和第四计数单元130n和140n中的每一个包括各个反相复用器732和各个触发器731。这样的反相复用器732形成基于反相控制信号INV1和INV2来将最高有效位信号D[2]和D[3]反相的反相控制单元。

触发器731是负沿触发的，并且输出信号OUT3对应于第三比特信号D[2]。还可以用正沿触发的触发器来实现本发明，其中输出信号OUT3对应于第三比特信号D[2]的反相/D[2]。

图38是根据本发明的示例实施例的包括在图36的计数器100n中的时钟控制电路750c和时钟输入电路760c的电路图。在图38中，时钟控制电路750c基于第一缓冲时钟信号D0和第二缓冲时钟信号D[1]来生成第一时钟控制信号ST1和第二时钟控制信号ST2。时钟输入电路760c响应于第一和第二时钟控制信号ST1和ST2，通过在多个时钟信号CLKC1、CLKC1b、CLKC2和CLKC2b中选择，来生成第一和第二输入时钟信号CLKI1和CLKI2。

时钟控制电路750c包括第一锁存器753和第二锁存器754。第一锁存器753具有接收第一缓冲时钟信号D0的数据端D、接收第一反相控制信号INV1的时钟端CK、以及输出第一时钟控制信号ST1的输出端Q。第二锁存器754具有接收第二缓冲时钟信号D[1]的数据端D、接收第一反相控制信号INV1的时钟端CK、以及输出第二时钟控制信号ST2的输出端Q。

锁存器753和754响应于第一反相信号INV1来执行锁存操作，使得在终止第一计数操作之后并在执行反相操作之前，由第一和第二缓冲时钟信号D0和D[1]的逻辑电平来确定第一和第二时钟控制信号ST1和ST2的逻辑电平。

时钟输入电路760c是接收四个时钟信号CLKC1、CLKC1b、CLKC2和CLKC2b并在这样的时钟信号中选择以生成两个输入时钟信号CLKI1和CLKI2的四到二(four-to-two)复用器。四个时钟信号CLKC1、CLKC1b、CLKC2和CLKC2b具有彼此不同的相位。在之后参考图42来描述时钟输入电路760c的示例配置。

图39图示了图38的时钟信号CLKC1、CLKC1b、CLKC2和CLKC2b的示例。图39示出了第一时钟信号CLKC1、第一反相时钟信号CLKC1b、第二时钟信号CLKC2和第二反相时钟信号CLKC2b，它们具有彼此不同的相位，如图39所示。

例如，第一和第二时钟信号CLKC1和CLKC2相移90度，以及第一和第二反相时钟信号CLKC1b和CLKC2b相移90度。第一时钟信号CLKC1和第一反相时钟信号CLKC1b相移180度。第二时钟信号CLKC2和第二反相时钟信号CLKC2b相移180度。

这样的时钟信号CLKC1、CLKC1b、CLKC2和CLKC2b可以从外部设备提供，或者可以通过延迟或反相一个时钟信号而在计数器中生成。在下文中，将关于根据本发明的示例实施例的具有反相功能或上下转换功能的计数器，描述使用图39的时钟信号来选择输入时钟信号CLKI1和CLKCI2以执行DDS。

图40示出了在图36的计数器100n中使用反相功能进行的计数操作期间比特值的表格。图41A、41B、41C和41D是在图36的计数器100n中使用反相功能进行的计数操作期间信号的时序图。

参考图41A、41B、41C和41D，具有反相功能的图36的计数器100n首先执行第一计数操作来根据重置信号计数以生成第一计数。然后，计数器100n执行反相操作来将第一计数反相。接着，计数器100n根据测量图像信号从反相的第一计数起执行第二计数操作。例如，第一和第二计数操作都是向上计数，如图41A、41B、41C和41D所示。

图40示出了第一缓冲时钟信号D0、最低有效位信号D[0]以及也是第二比特信号D[1]的第二缓冲时钟信号的比特值。针对第一计数操作、反相操作、第二计数操作中的第一沿计数和第二计数操作中的第二沿计数来示出这样的比特值。如上面针对QDR计数器所描述的，通过对第一和第二缓冲时钟信号D0和D[1]执行XOR操作来生成最低有效位D[0]。

在QDR计数器100n中，如果简单地由第一计数的反相执行第二计数操作，则可能发生比特错误。为了防止这样的比特错误，图36的第一和第二计数单元110n和120n不包括如图25所示的反相复用器。代替第一和第二缓冲时钟信号D0和D[1]的直接反相，根据第一计数来选择施加到第一和第二计数单元110n和120n的第一和第二缓冲时钟信号CLKI1和CLKI2，使得对于第一计数的所有情况，通过对输入时钟信号CLKI1和CLKI2的第一沿进行计数来开始第二计数操作。

参考图40，当第一计数的第一缓冲时钟信号D0和第二比特信号D[1]是逻辑低(也就是0)时，在第二计数操作期间，期望在第一沿计数时与第一计数相似地维持这样的信号D0和D[1]，同时期望在第二沿计数时反转第一缓冲时钟信号D0。当第一计数的第一缓冲时钟信号D0是逻辑高(也就是1)并且第一计数的第二比特信号D[1]是0时，在第二计数操作期间，期望在第一沿计数时反转第一和第二缓冲时钟信号D0和D[1]，并期望在第二沿计数时反转第二比特信号D[1]。

当第一计数的第一缓冲时钟信号D0是1并且第一计数的第二比特信号D[1]是1时，在第二计数操作期间，期望在第一沿计数时与第一计数相似地维持第一和第二缓冲时钟信号D0和D[1]，并期望在第二沿计数时反转第一缓冲时钟信号D0。当第一计数的第一缓冲时钟信号D0是0并且第一计数的第二比特信号D[1]是1时，在第二计数操作期间，期望在第一沿计数时反转第一和第二环村时钟信号D0和D[1]，并期望在第二沿计数时反转第二比特信号D[1]。

参考图38，在执行第一计数操作之前，将第一时钟控制信号ST1初始化为逻辑低(也就是0)，并将第二时钟控制信号ST2初始化为逻辑高(也就是1)。图38的锁存器753和754中的每一个可以包括与图6B所示类似的各个重置开关来进行这样的初始化。使用第一和第二时钟控制信号ST1和ST2的这样的初始化逻辑电平，图38的时钟输入电路760c选择第一时钟信号CLKC1作为第一输入时钟信号CLKI1，并选择第二时钟信号CLKC2作为第二输入时钟信号CLKI2，用于第一计数操作。

图41A图示了当第一计数的第一缓冲时钟信号D0是0并且第一计数的第二比特信号D[1]是0时的DDS。使用在第一计数操作的终止时间点处锁存的第一和第二缓冲时钟信号D0和D[1]的这样的逻辑电平，在第一反相信号INV1的上升沿处，将第一时钟控制信号ST1锁存为0，并将第二时钟控制信号ST2锁存为0。

响应于第一和第二时钟控制信号ST1和ST2的这样的锁存逻辑电平，图38的时钟输入电路760c选择第二时钟信号CLKC2作为第一输入时钟信号CLKI1，并选择第一反相时钟信号CLKC1b作为第二输入时钟信号CLKI2，用于第二计数操作。使用这样的第一和第二输入时钟信号CLKI1和CLKI2，对于重置信号是4以及测量图像信号是8的示例，执行DDS(8-4-1＝3)而没有比特错误，如图41A所示。DDS结果(3)和期望的最终图像信号(4)之间的偏移1是由于反相操作引起的，该反相操作对于重置和测量图像信号的所有情况是共同的，并且可以在后处理期间纠正。

图41B图示了当第一计数的第一缓冲时钟信号D0是1并且第一计数的第二比特信号D[1]是0时的DDS。使用在第一计数操作的终止时间点处锁存的第一和第二缓冲时钟信号D0和D[1]的这样的逻辑电平，在第一反相信号INV1的上升沿处，将第一时钟控制信号ST1锁存为1，并将第二时钟控制信号ST2锁存为0。

响应于第一和第二时钟控制信号ST1和ST2的这样的锁存逻辑电平，图38的时钟输入电路760c选择第一反相时钟信号CLKC1b作为第一输入时钟信号CLKI1，并选择第二反相时钟信号CLKC2b作为第二输入时钟信号CLKI2，用于第二计数操作。使用这样的第一和第二输入时钟信号CLKI1和CLKI2，对于重置信号是5以及测量图像信号是8的示例，执行DDS(8-5-1＝2)而没有错误，其中具有共同的偏移1，如图41B所示。

图41C图示了当第一计数的第一缓冲时钟信号D0是1并且第一计数的第二比特信号D[1]是1时的DDS。根据在第一计数操作的终止时间点处锁存的第一和第二比特信号D0和D[1]的这样的逻辑电平，在第一反相信号INV1的上升沿处，将第一时钟控制信号ST1锁存为1，并将第二时钟控制信号ST2锁存为1。

响应于第一和第二时钟控制信号ST1和ST2的锁存逻辑电平，图38的时钟输入电路760c选择第二反相时钟信号CLKC2b作为第一输入时钟信号CLKI1，并选择第一时钟信号CLKC1作为第二输入时钟信号CLKI2，用于第二计数操作。使用这样的第一和第二输入时钟信号CLKI1和CLKI2，对于重置信号是2以及测量图像信号是8的示例，执行DDS(8-2-1＝5)而没有错误，如图41B所示。

图41D图示了当第一计数的缓冲时钟信号D0是0并且第一计数的第二比特信号D[1]是1时的DDS。根据在第一计数操作的终止时间点处锁存的第一和第二缓冲时钟信号D0和D[1]的这样的逻辑电平，在第一反相信号INV1的上升沿处，将第一时钟控制信号ST1锁存为0，并将第二时钟控制信号ST2锁存为1。

响应于第一和第二时钟控制信号ST1和ST2的锁存逻辑电平，图28的时钟输入电路760c选择第一时钟信号CLKC1作为第一输入时钟信号CLKI1，并选择第二时钟信号CLKC2作为第二输入时钟信号CLKI2，用于第二计数操作。使用这样的第一和第二输入时钟信号CLKI1和CLKI2，对于重置信号是3以及测量图像信号是8的示例，执行DDS(8-3-1＝4)而没有错误，如图41D所示。

以这种方式，当时钟控制电路750c和时钟输入电路760c在第一计数操作终止之后并在第二计数操作开始之前基于第一和第二缓冲时钟信号D0和D[1]来在时钟信号CLKC1、CLKC1b、CLKC2和CLKC2b中选择第一和第二输入时钟信号CLKI1和CLKI2时，防止由于灰度代码D0和D[1]的反相而引起的DDS的比特错误。

图42是根据本发明的示例实施例的图38的时钟输入电路760c的电路图。参考图42，时钟输入电路760c包括XOR门763以及分别接收时钟信号CLKC1、CLKC1b、CLKC2和CLKC2b的第一、第二、第三和第四输入单元764、765、766和767。时钟输入单元760c还包括第一、第二、第三和第四开关SW1、SW2、SW3和SW4以及反相器IV1、IV2、IV3、IV4和IV5。

XOR门763对第一时钟控制信号ST1和第二时钟控制信号ST2执行XOR操作，以生成第一开关控制信号SC1。因此，当第一和第二时钟控制信号ST1和ST2的逻辑电平相同时，第一开关控制信号SC1是逻辑低。可替代地，当第一和第二时钟控制信号ST1和ST2的逻辑电平不同时，第一开关控制信号SC1是逻辑高。第二开关控制信号SC2是第一开关控制信号SC1的反相。

例如，如在图41A、41B、41C和41D的第一计数操作中所示，当初始化的第一时钟信号ST1是0并且初始化的第二时钟信号ST1是1时，将第一输入单元764的输出传输到第一节点N1，并将第三输入单元766的输出传输到第二节点N2。在该情况下，因为第一开关控制信号SC1是1，所以导通第一开关SW1和第四开关SW4，并关断第二开关SW2和第三开关SW3。

换言之，第一节点N1和第三节点N3是电耦合的，并且第二节点N2和第四节点N4是电耦合的。所以，对于如图41A、41B、41C和41D所示的第一计数操作，输入到第一输入单元764的第一时钟信号CLKC1被选择为第一输入时钟信号CLKI1，以及输入到第三输入单元766的第二时钟信号CLKC2被选择为第二输入时钟信号CLKI2。

如图41A的第二计数操作中所示，当锁存的第一时钟信号ST1是0、并且锁存的第二时钟信号ST1是0时，将第二输入单元765的输出传输到第一节点N1，并将第三输入单元766的输出传输到第二节点N2。在该情况下，因为第一开关控制信号SC1是0，所以关断第一开关SW1和第四开关SW4，并导通第二开关SW2和第三开关SW3。

换言之，第一节点N1和第四节点N4是电耦合的，并且第二节点N2和第三节点N3是电耦合的。所以，对于如图41A所示的第二计数操作，输入到第三输入单元766的第二时钟信号CLKC2被选择为第一输入时钟信号CLKI1，以及输入到第二输入单元765的第一反相时钟信号CLKC1b被选择为第二输入时钟信号CLKI2。

以这种方式，根据第一和第二时钟控制信号ST1和ST2的逻辑电平，时钟输入电路760c通过在时钟信号CLKC1、CLKC1b、CLKC2和CLKC2b中选择来生成第一和第二输入时钟信号CLKI1和CLKI2，如图41A、41B、41C和41D所示。

图43是在图22的图像传感器600中CDS操作期间信号的时序图，其中每个MDR计数器700与图36的计数器100n相似。图43图示了针对像素阵列610的一列的DDS操作。在此省略与图29相似的图43中操作的描述。

在图43中，图像传感器600使用具有反相功能的QDR计数器100n来执行DDS，以提高操作速度和操作裕度并降低功耗。通过各个QDR计数来执行第一计数操作(图43中的t11至t12)和第二计数操作(图43中的t15至t16)中的每一个，其中每时钟信号CLKC的循环周期更新计数四次。而且，具有反相功能的QDR计数器100n被配置来防止由于DDS引起的比特错误，以进一步增强图像传感器600的性能。

图44是根据本发明的示例实施例的具有上下转换功能的计数器100p(类似于图23的计数器700)的电路图。在图44中，计数器100p包括第一计数单元110p、第二计数单元120p、第三计数单元130p和第四计数单元140p。第一和第二计数单元110p和120p对应于缓冲器单元10p。第三和第四计数单元130p和140p对应于波纹计数器30p。

为了描述的方便，在图44中省略时钟控制电路750和时钟输入电路760，但可以类似于参考图38、39、40、41和42描述的那样来实现。可替代地，还可以用其它配置来实现本发明，使得在时钟信号CLKC1、CLKC1b、CLKC2和CLKC2b中恰当选择第一和第二输入时钟信号CLKI1和CLKI2。

如在上述实施例中描述的，第一计数单元110p是第一时钟缓冲器，以及第二计数单元120p是第二时钟缓冲器。第一时钟缓冲器110p具有接收第一输入时钟信号CLKI1的数据端D、接收指示计数操作的终止时间点Te的比较信号CMP的时钟端CK、以及输出第一缓冲时钟信号D0的输出端Q。

第二时钟缓冲器120p具有接收第二输入时钟信号CLKI2的数据端D、接收指示计数操作的终止时间点Te的比较信号CMP的时钟端CK、以及输出第二比特信号D[1]的输出端Q。包括第三和第四计数单元130p和140p的波纹计数器30p生成依次反转的最高有效位信号D[2]和D[3]。

用级联耦接的多个触发器来实现波纹计数器30p的第三和第四计数单元130p和140p。与本发明的示例实施例相类似地配置每个这样的触发器。作为示例，参考图45描述具有上下转换操作的图44的计数器100p中第二和第三计数单元120p和130p的电路图。

在图45中，第二计数单元120p包括第二时钟缓冲器721和输出复用器723。第三计数单元130p包括触发器735、输出复用器736和反馈复用器737。第二计数单元120p的输出复用器723响应于上下控制信号U/D来选择第二比特信号D[1]和第二比特信号D[1]的反相/D[1]之一，以生成到波纹计数器30的第三计数单元130p的锁存输出信号LOUT。

第三计数单元130p的输出复用器736响应于上下控制信号U/D来选择非反相输出端Q和反相输出端/Q之一，以生成到第四计数单元140p的输出信号OUT3。第二、第三和第四计数单元120p、130p和140p中的每一个包括各个输出复用器。

计数单元120p、130p和140p的这样的多个输出复用器形成控制计数器100p的向上计数和向下计数的上下控制单元。上下控制单元选择前一计数单元的非反相输出端Q和反相输出端/Q之一来生成到下一计数单元的输出信号，从而控制计数器100p的向上计数和向下计数。

例如，当上下控制信号U/D是逻辑高时，将第二比特信号D[1]的反相/D[1]选择为锁存输出信号LOUT，并将反相输出端/Q的信号选择为输出信号OUT3和OUT4。所以，计数器100p执行向下计数操作。当上下控制信号U/D是逻辑低时，将第一比特信号D[1]选择为锁存输出信号LOUT，并将非反相输出端Q的信号选择为输出信号OUT3和OUT4。所以，计数器100p执行向上计数操作。

反馈复用器737响应于保持信号，选择性地将反相输出端/Q和非反相输出端Q之一与数据端Q相连。例如，当保持信号HD是逻辑低时，将反相输出端/Q与数据端Q相连，使得触发器响应于锁存输出信号LOUT的下降沿而反转。

当保持信号HD是逻辑高时，将非反相输出端Q与数据端D相连，使得触发器735维持所存储的值而不管锁存输出信号LOUT的沿。包括反馈复用器来防止在上下转换操作期间发生的比特错误。

触发器735生成响应于锁存输出信号LOUT反转的第三比特信号D[2]。图45的触发器735是负沿触发的，并且输出信号OUT3对应于第三比特信号D[2]。还可以使用正沿触发的触发器735来实现本发明，使得输出信号OUT3对应于第三比特信号D[2]的反相/D[2]。

图46示出了用于描述图44的计数器100p中使用上下转换功能进行的计数操作的计数的比特值的表格。图46示出了第一计数(例如，向下计数操作)和第二计数(例如，向上计数操作)的第一沿计数的第一缓冲时钟信号D0、第二比特信号D[1]和最低有效位D[0]。如上所述，通过对第一缓冲时钟信号D0和第二比特信号D[1]执行XOR操作来生成最低有效位D[0]。

图46还示出了根据第一计数的结果的第一和第二输入时钟信号CLKI1和CLKI2的选择，来防止由于上下转换引起的比特错误。当第一计数操作是向下计数操作时，第一输入时钟信号CLKI1的相位滞后第二输入时钟信号CLKI2的相位，如参考图14所述。因此，对于向下计数操作，将第二时钟信号CLKC2选择为第一输入时钟信号CLKI1，并将第一时钟信号CLKC1选择为第二输入时钟信号CLKI2。

当在向下计数操作的终止时间点处第一缓冲时钟信号D0是0并且第二比特信号D[1]是0时，用于之后的向上计数操作的时钟选择与图41D的第二计数操作相同。因此，对于向上计数操作，将第一时钟信号CLKC1选择为第一输入时钟信号CLKI1，并将第二时钟信号CLKC2选择为第二输入时钟信号CLKI2。

当在向下计数操作的终止时间点处第一缓冲时钟信号D0是0并且第二比特信号D[1]是1时，用于之后的向上计数操作的时钟选择与图41A的第二计数操作相同。因此，对于向上计数操作，将第二时钟信号CLKC2选择为第一输入时钟信号CLKI1，并将第一反相时钟信号CLKC1b选择为第二输入时钟信号CLKI2。

当在向下计数操作的终止时间点处第一缓冲时钟信号D0是1并且第二比特信号D[1]是1时，用于之后的向上计数操作的时钟选择与图41B的第二计数操作相同。因此，对于向上计数操作，将第一反相时钟信号CLKC1b选择为第一输入时钟信号CLKI1，并将第二反相时钟信号CLKC2b选择为第二输入时钟信号CLKI2。

当在向下计数操作的终止时间点处第一缓冲时钟信号D0是1并且第二比特信号D[1]是0时，用于之后的向上计数操作的时钟选择与图41C的第二计数操作相同。因此，对于向上计数操作，将第二反相时钟信号CLKC2b选择为第一输入时钟信号CLKI1，并将第一时钟信号CLKC1选择为第二输入时钟信号CLKI2。

以这种方式，在第一计数操作终止之后并在执行第二计数操作之前，通过基于第一和第二缓冲时钟信号D0和D[1]在时钟信号CLKC1、CLKC1b、CLKC2和CLKC2b中选择第一和第二输入时钟信号CLKI1和CLKI2，来防止由于上下转换引起的DDS的比特错误。

图47是图22的图像传感器600中CDS操作期间信号的时序图，其中MDR计数器700与图44的计数器100p相类似地实现。图47图示了对各个列执行DDS的每个MDR计数器。省略已经参考图35描述的类似操作的描述。

在图47中，图像传感器600使用具有上下转换功能的QDR计数器100p来执行DDS，以提高图像传感器600的操作速度和操作裕度并降低功耗。通过QDR计数来执行第一计数操作(t21至t22)和第二计数操作(t25至t26)中的每一个，使得每时钟信号CLKC的循环周期执行四次计数。而且，具有上下转换功能的QDR计数器100p被配置来防止由于DDS引起的比特错误，以进一步增强图像传感器600的性能。

以这种方式，本发明的示例实施例的MDR计数器在使用这样的MDR计数器的任何设备和/或系统中提高操作速度和操作裕度并降低功耗。例如，这样的MDR计数器可适合于使用在诸如图像传感器、数码照相机等要求快速操作速度和低功耗的电子设备中。

仅仅通过示例的方式进行如上描述，并且不试图进行限制。在此图示和描述的任何数量的元件仅仅是示例的方式。例如，可以通过在终止时间点之前缓冲并锁存三个不同的时钟信号来实现八进制数据率计数器。这样的改变不视为脱离示例实施例期望的精神和范围，并且对于本领域技术人员将明显的是，试图将所有这样的修改包括在如下权利要求的范围内。仅仅由如下权利要求及其等价物来限定本发明。

Claims (30)

1.一种计数器，包括：

缓冲器单元，被配置为通过在终止时间点之前缓冲至少一个时钟信号，来生成计数的至少一个最低有效信号；以及

波纹计数器，被配置为通过响应于所述最低有效信号中的至少一个依次反转，来生成所述计数的至少一个最高有效信号。

2.根据权利要求1所述的计数器，其中所述缓冲器单元包括：

时钟缓冲器，被配置为缓冲时钟信号以生成所述计数的最低有效信号。

3.根据权利要求2所述的计数器，其中所述波纹计数器包括：

至少一个触发器，被配置为响应于所述最低有效信号依次反转，以生成所述至少一个最高有效信号。

4.根据权利要求3所述的计数器，其中所述波纹计数器的每个触发器是负沿触发的触发器或正沿触发的触发器之一。

5.根据权利要求1所述的计数器，其中所述计数是向上计数或向下计数。

6.根据权利要求1所述的计数器，其中所述缓冲器单元包括：

第一时钟缓冲器，被配置为缓冲第一时钟信号以生成第一缓冲时钟信号；以及

第二时钟缓冲器，被配置为缓冲第二时钟信号以生成第二缓冲时钟信号，其中所述第一时钟信号与所述第二时钟信号有相移；

以及其中所述计数器还包括：

逻辑单元，被配置为由所述第一和第二缓冲时钟信号生成第一最低有效信号；

以及其中所述第一和第二缓冲时钟信号之一是第二最低有效信号。

7.根据权利要求6所述的计数器，其中所述波纹计数器包括：

至少一个触发器，被配置为响应于所述第二最低有效信号依次反转，以生成所述至少一个最高有效信号。

8.根据权利要求7所述的计数器，其中所述波纹计数器的每个触发器是负沿触发的触发器或正沿触发的触发器之一。

9.根据权利要求6所述的计数器，其中所述计数是向上计数，其中所述第二最低有效信号滞后所述第一和第二缓冲时钟信号之一。

10.根据权利要求6所述的计数器，其中所述计数是向下计数，其中所述第二最低有效信号超前所述第一和第二缓冲时钟信号之一。

11.一种计数器，包括：

缓冲器单元，被配置为通过缓冲具有一频率的至少一个时钟信号，来生成计数的至少一个最低有效信号；以及

波纹计数器，被配置为通过响应于所述最低有效信号中的至少一个依次反转，来生成所述计数的至少一个最高有效信号，

其中在所述时钟信号的每个周期更新所述计数多次以形成多倍数据率(MDR)计数器。

12.根据权利要求11所述的计数器，其中所述缓冲器单元包括：

时钟缓冲器，被配置为缓冲时钟信号以生成所述计数的最低有效信号；

以及其中所述波纹计数器包括：

至少一个触发器，被配置为响应于所述最低有效信号依次反转，以生成所述至少一个最高有效信号，

以及其中在所述时钟信号的每个周期更新所述计数两次以形成双倍数据率(DDR)计数器。

13.根据权利要求11所述的计数器，其中所述缓冲器单元包括：

第一时钟缓冲器，被配置为缓冲第一时钟信号以生成第一缓冲时钟信号；以及

第二时钟缓冲器，被配置为缓冲第二时钟信号以生成第二缓冲时钟信号，其中所述第一时钟信号与所述第二时钟信号有相移；

以及其中所述计数器还包括：

逻辑单元，被配置为由所述第一和第二缓冲时钟信号生成第一最低有效信号；

以及其中所述第一和第二缓冲时钟信号之一是第二最低有效信号；

以及其中所述波纹计数器包括：

至少一个触发器，被配置为响应于所述第二最低有效信号依次反转，以生成所述至少一个最高有效信号。

14.根据权利要求13所述的计数器，其中所述第一和第二缓冲时钟信号相移90°，在所述时钟信号的每个周期更新所述计数四次以形成四倍数据率(QDR)计数器。

15.一种数据转换器，包括：

参考生成器，用于生成指示开始时间点的参考信号；

比较器，用于将所述参考信号与测量图像信号相比较，以生成指示终止时间点的终止信号；以及

计数器，用于从所述开始时间点计数到所述终止时间点，所述计数器包括：

缓冲器单元，被配置为通过从所述开始时间点直到所述终止时间点缓冲至少一个时钟信号，来生成计数的至少一个最低有效信号；以及

波纹计数器，被配置为通过响应于所述最低有效信号中的至少一个依次反转，来生成所述计数的至少一个最高有效信号。

16.根据权利要求15所述的数据转换器，其中所述缓冲器单元包括：

时钟缓冲器，被配置为缓冲时钟信号以生成所述计数的最低有效信号；

以及其中所述波纹计数器包括：

至少一个触发器，被配置为响应于所述最低有效信号依次反转，以生成所述至少一个最高有效信号，

以及其中在所述时钟信号的每个周期更新所述计数两次以形成双倍数据率(DDR)计数器。

17.根据权利要求15所述的数据转换器，其中所述缓冲器单元包括：

第一时钟缓冲器，被配置为缓冲第一时钟信号以生成第一缓冲时钟信号；以及

第二时钟缓冲器，被配置为缓冲第二时钟信号以生成第二缓冲时钟信号；

以及其中所述计数器还包括：

逻辑单元，被配置为由所述第一和第二缓冲时钟信号生成第一最低有效信号；

以及其中所述第一和第二缓冲时钟信号之一是第二最低有效信号；

以及其中所述波纹计数器包括：

至少一个触发器，被配置为响应于所述第二最低有效信号依次反转，以生成所述至少一个最高有效信号；

以及其中所述第一和第二缓冲时钟信号相移90°，在所述时钟信号的每个周期更新所述计数四次以形成四倍数据率(QDR)计数器。

18.一种图像传感器，包括：

像素阵列，具有多个像素，各个像素生成各个像素信号；

模数转换器，用于将所述各个像素信号转变为数字信号；以及

图像信号处理器，用于处理所述数字信号；

其中所述模数转换器包括：

参考生成器，用于生成指示开始时间点的参考信号；

比较器，用于将所述参考信号与所述像素信号相比较，以生成指示终止时间点的终止信号；以及

计数器，用于从所述开始时间点计数到所述终止时间点以生成所述数字信号，所述计数器包括：

缓冲器单元，被配置为通过从所述开始时间点直到所述终止时间点缓冲至少一个时钟信号，来生成所述数字信号的至少一个最低有效信号；以及

波纹计数器，被配置为通过响应于所述最低有效信号中的至少一个依次反转，来生成所述数字信号的至少一个最高有效信号。

19.根据权利要求18所述的图像传感器，还包括：

模拟相关双倍采样(CDS)单元，生成作为由所述像素生成的各个重置信号和各个测量图像信号之差的所述像素信号；以及

锁存器，在所述终止时间点处存储由所述计数器输出的数字信号。

20.根据权利要求18所述的图像传感器，还包括：

第一锁存器，在所述像素信号是重置信号时生成的第一终止时间点处存储由所述计数器输出的第一数字信号；以及

第二锁存器，在所述像素信号是测量图像信号时生成的第二终止时间点处存储由所述计数器输出的第二数字信号，

其中所述图像信号处理器确定所述第一和第二数字信号之差，用于数字相关双倍采样。

21.根据权利要求18所述的图像传感器，其中针对所述像素各个列来形成所述计数器。

22.根据权利要求18所述的图像传感器，其中所述计数器被配置为从第一开始时间点计数到第一终止时间点以生成第一数字信号，所述第一数字信号在所述第一终止时间点之后反相以生成负的数字信号，以及其中所述计数器被配置为从所反相的数字信号开始在第二开始时间点到第二终止时间点期间计数以生成第二数字信号，以及其中所述第一终止时间点对应于作为重置信号的像素信号，以及所述第二终止时间点对应于作为测量图像信号的像素信号。

23.根据权利要求22所述的图像传感器，还包括：

时钟输入电路，根据所述最低有效信号并根据由所述第一和第二终止时间点定义的时间段，来生成由所述缓冲器单元缓冲的所述至少一个时钟信号，以防止比特错误。

24.根据权利要求22所述的图像传感器，其中所述缓冲器单元包括：

时钟缓冲器，被配置为缓冲时钟信号以生成所述计数的最低有效信号；

以及其中所述波纹计数器包括：

至少一个触发器，被配置为响应于所述最低有效信号依次反转，以生成所述至少一个最高有效信号，

以及其中在所述时钟信号的每个周期更新所述计数两次以形成双倍数据率(DDR)计数器。

25.根据权利要求22所述的图像传感器，其中所述缓冲器单元包括：

第一时钟缓冲器，被配置为缓冲第一时钟信号以生成第一缓冲时钟信号；以及

第二时钟缓冲器，被配置为缓冲第二时钟信号以生成第二缓冲时钟信号；

以及其中所述计数器还包括：

逻辑单元，被配置为由所述第一和第二缓冲时钟信号生成第一最低有效信号；

以及其中所述第一和第二缓冲时钟信号之一是第二最低有效信号；

以及其中所述波纹计数器包括：

至少一个触发器，被配置为响应于所述第二最低有效信号依次反转，以生成所述至少一个最高有效信号；

以及其中所述第一和第二缓冲时钟信号相移90°，在所述时钟信号的每个周期更新所述计数四次以形成四倍数据率(QDR)计数器。

26.根据权利要求18所述的图像传感器，其中所述计数器被配置为从第一开始时间点向上计数或向下计数到第一终止时间点以生成第一数字信号，以及其中所述计数器被配置为在所述第一终止时间点之后以相反方向从所述第一数字信号计数到第二终止时间点以生成第二数字信号，以及其中所述第一终止时间点对应于作为重置信号的像素信号，以及所述第二终止时间点对应于作为测量图像信号的像素信号。

27.根据权利要求26所述的图像传感器，还包括：

时钟输入电路，根据所述最低有效信号并根据由所述第一和第二终止时间点定义的时间段，来生成由所述缓冲器单元缓冲的所述至少一个时钟信号，以防止比特错误。

28.根据权利要求26所述的图像传感器，其中所述缓冲器单元包括：

时钟缓冲器，被配置为缓冲时钟信号以生成所述计数的最低有效信号；

以及其中所述波纹计数器包括：

至少一个触发器，被配置为响应于由所述波纹计数器输入的所述最低有效信号依次反转，以生成所述至少一个最高有效信号，

以及其中在所述时钟信号的每个周期更新所述计数两次以形成双倍数据率(DDR)计数器。

29.根据权利要求26所述的图像传感器，其中所述缓冲器单元包括：

第一时钟缓冲器，被配置为缓冲第一时钟信号以生成第一缓冲时钟信号；以及

第二时钟缓冲器，被配置为缓冲第二时钟信号以生成第二缓冲时钟信号；

以及其中所述计数器还包括：

逻辑单元，被配置为由所述第一和第二缓冲时钟信号生成第一最低有效信号；

以及其中所述第一和第二缓冲时钟信号之一是第二最低有效信号；

以及其中所述波纹计数器包括：

至少一个触发器，被配置为响应于所述第二最低有效信号依次反转，以生成所述至少一个最高有效信号；

以及其中所述第一和第二缓冲时钟信号相移90°，在所述时钟信号的每个周期更新所述计数四次以形成四倍数据率(QDR)计数器。

30.根据权利要求18所述的图像传感器，其中所述图像传感器是CIS(CMOS图像传感器)。

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