KR101836452B1

KR101836452B1 - 로그 카운터

Info

Publication number: KR101836452B1
Application number: KR1020160107811A
Authority: KR
Inventors: 송민규; 김윤정
Original assignee: 동국대학교 산학협력단
Priority date: 2016-08-24
Filing date: 2016-08-24
Publication date: 2018-04-20
Also published as: KR20180023148A

Abstract

온 타임 구간이 상이한 복수의 리셋 신호를 생성하는 리셋 제어 블록; 상기 리셋 신호에 따라 상이한 분주비를 갖는 복수의 클럭 신호를 생성하는 제1 주파수 분주기; 카운터 신호를 생성하는 카운터 제어 블록; 상기 카운터 신호를 이용하여 상기 제1 주파수 분주기의 출력 중 어느 하나를 선택하여 출력하는 멀티플렉서; 및 상기 멀티플렉서의 출력을 입력 받아 상이한 분주비를 갖는 복수의 출력 신호를 생성하는 제2 주파수 분주기를 포함하는 로그 카운터가 개시된다.

Description

로그 카운터{Logarithmic counter}

본 발명은 로그 카운터에 관한 것이다.

이미지 센서(Image Sensor)란 사람의 눈이 수정체와 망막을 거쳐 물체를 인식하듯이, 수정체 역할을 하는 렌즈를 통과하여 들어온 영상신호를, 망막역할을 하는 이미지 센서가 기계가 이해할 수 있는 전기적 신호로 변환하는 장치이다. 현재 이미지 센서는 카메라 폰, 보안/감시, 장난감, 게임, 의학, 또는 자동차 시스템 등의 다양한 분야에 적용됨으로써 우리 생활의 일부분이 되고 있다.

CIS(CMOS Image sensor: CMOS 이미지 센서)는 이미지 센서 중 저전력 소모, 저렴한 가격, 작은 사이즈의 장점을 가지고 있는 빠르게 시장을 넓혀가고 있다. 특히 CIS는 낮은 전력소모로 휴대용 제품 적용에 매우 유리하며, 점차 고해상도, 고속 프레임 레이트(frame rate)를 요구하는 HDTV(High Definition TV) 및 UDTV (Ultra Definition TV) 등의 비디오 영역까지 그 응용범위를 확장해 나가고 있는 추세이다. 또한, CIS는 저면적, 저비용 생산이 가능하고, 기존의 이미지센서 시장을 주도 한 Charge-Coupled Device(CCD) 이미지센서에 비해 월등히 전력소모를 줄일 수 있어 국내외적으로 심화되는 이미지센서 시장의 경쟁에서 기술 및 가격 경쟁력에서 우위를 점할 수 있는 장점이 있다.

하지만, CIS는 픽셀 마다 증폭기가 할당되어 있기 때문에 증폭기의 특성 차에 의한 고정 패턴 노이즈(Fixed Pattern Noise, FPN)가 발생하는 문제가 있다. 이러한 문제를 해결하기 위해, 픽셀에서 출력되는 전류를 온전히 ADC 전달하는 기술이 연구되고 있으나, 여전히 고정 패턴 노이즈에 가장 큰 영향을 미치는 픽셀 자체에 의한 고정 패턴 노이즈를 해결하기 위한 기술이 부족하다.

본 발명은 이미지 센서에서 발생하는 잡음을 제거하는 로그 카운터를 제공하는 것이다.

본 발명은 이미지 센서에 발생하는 잡음에 따라 곡률을 조정하여 잡음에 의한 영향을 제거하는 로그 카운터를 제공하는 것이다.

본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.

본 발명의 일 측면에 따르면, 로그 카운터가 제공된다.

본 발명의 일 실시 예에 따른 로그 카운터는 온 타임 구간이 상이한 복수의 리셋 신호를 생성하는 리셋 제어 블록; 상기 리셋 신호에 따라 상이한 분주비를 갖는 복수의 클럭 신호를 생성하는 제1 주파수 분주기; 카운터 신호를 생성하는 카운터 제어 블록; 상기 카운터 신호를 이용하여 상기 제1 주파수 분주기의 출력 중 어느 하나를 선택하여 출력하는 멀티플렉서; 및 상기 멀티플렉서의 출력을 입력 받아 상이한 분주비를 갖는 복수의 출력 신호를 생성하는 제2 주파수 분주기를 포함할 수 있다.

본 발명의 실시 예에 따르면 이미지 센서에서 발생하는 잡음을 제거할 수 있다.

또한, 본 발명의 다른 실시 예에 따르면 이미지 센서에 발생하는 잡음에 따라 곡률을 조정하여 잡음에 의한 영향을 제거할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 로그 카운터의 효과를 설명하기 위한 도면.
도 2는 본 발명의 일 실시 예에 따른 로그 카운터를 포함하는 이미지 센서의 블록도.
도 3은 본 발명의 일 실시 예에 따른 로그 카운터의 블록도.
도 4는 본 발명의 일 실시 예에 따른 카운터 제어 블록의 입출력을 도시한 도면.
도 5는 본 발명의 일 실시 예에 따른 카운터 제어 블록의 블록도.
도 6은 본 발명의 일 실시 예에 따른 리셋 제어 블록의 입출력을 도시한 도면.
도 7은 본 발명의 일 실시 예에 따른 리셋 제어 블록(reset control block)의 블록도.
도 8은 도 6에 도시된 리셋 제어 블록의 입출력을 도시한 도면.
도 9는 본 발명의 일 실시 예에 따른 제1 주파수 분주기의 입출력을 도시한 도면.
도 10은 본 발명의 일 실시 예에 따른 제1 주파수 분주기의 블록도.
도 11은 본 발명의 일 실시 예에 따른 멀티 플렉서의 입출력을 도시한 도면.
도 12는 본 발명의 일 실시 예에 따른 제2 주파수 분주기의 입출력을 도시한 도면.
도 13은 본 발명의 일 실시 예에 따른 제2 주파수 분주기의 블록도.
도 14는 본 발명의 일 실시 예에 따른 로그 카운터의 효과를 설명하기 위한 도면.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서 및 청구항에서 사용되는 단수 표현은, 달리 언급하지 않는 한 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.

이하, 본 발명의 바람직한 실시 예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1은 본 발명의 일 실시 예에 따른 로그 카운터에 의한 잡음 제거 효과를 설명하기 위한 도면이다.

도 1을 참조하면, 그래프 1(Graph 1)은 이미지 센서에서 사용하고자 하는 기준으로 설정된 -3의 오프셋 오류(offset error) 및 +2의 선형 오류(Linearity error)을 가진다. 그래프 2(Graph 2)는 오프셋 오류(offset error) 및 선형 오류(Linearity error)의 값이 0인 그래프를 나타낸다. 그래프 3(Graph 3)는 이미지 센서에서 측정된 오프셋 오류(offset error) 값 +1, 선형 오류(Linearity error) 값 -0.5를 가진다.

본 발명에서 제안하는 로그 카운터는 이미지 센서에서 발생하는 오프셋 오류 및 선형 오류 값을 보정하여, 그래프 3(Graph 3)을 그래프 1(Graph 1)에 일치시킨 값이 메모리에 저장되게 한다.

도 2는 본 발명의 일 실시 예에 따른 로그 카운터를 포함하는 이미지 센서의 블록도이다.

도 2를 참조하면, 이미지 센서는 픽셀(Pixel, 210), 전류-전압 변환기(I-V Converter, 220), 아날로그-디지털 변환기(ADC, 230), 싱크 블록(Sync Block, 240), 로그 카운터(Logarithmic Counter, 250), 토큰 블록(260) 및 메모리(270)를 포함한다.

픽셀(Pixel, 210)은 수광부에 입력되는 빛에 따라 전류를 출력한다.

전류-전압 변환기(I-V Converter, 220)는 픽셀(Pixel, 210)의 출력 전류를 전압으로 변환한다.

아날로그-디지털 변환기(ADC, 230)는 전압으로 변환된 픽셀(Pixel, 210)을 출력과 리셋 신호(Reset signal)의 차를 산출한다. 아날로그-디지털 변환기(ADC, 230)는 산출된 픽셀(Pixel, 210)을 출력과 리셋 신호(Reset signal)의 차를 램프 신호(ramp signal)과 비교하여, 램프 신호(ramp signal)가 산출된 픽셀(Pixel, 210)을 출력과 리셋 신호(Reset signal)의 차만큼 상승하는 경우에 로직 하이(logic high) 값을 출력한다. 또한, 아날로그-디지털 변환기(ADC, 230)는 산출된 픽셀(Pixel, 210)을 출력과 리셋 신호(Reset signal)의 차를 램프 신호(ramp signal)과 비교하여, 램프 신호(ramp signal)가 산출된 픽셀(Pixel, 210)을 출력과 리셋 신호(Reset signal)의 차만큼 상승하지 않은 경우에 로직 로우(logic low)값을 출력한다.

싱크 블록(Sync Block, 240)은 메모리를 읽기(reading)/쓰기(writing)를 위한 워드 라인 신호(word line, WL)를 생성한다. 즉, 싱크 블록(Sync Block, 240)은 아날로그-디지털 변환기(ADC, 230)의 출력이 하이가 되는 경우, 메모리에 이미지 센서의 출력을 저장하기 워드 라인 신호(word line, WL)를 생성한다. 또한, 싱크 블록(Sync Block, 240)은 아날로그-디지털 변환기(ADC, 230)의 출력이 로우가 되는 경우, 메모리에 저장된 데이터를 출력하기 워드 라인 신호(word line, WL)를 생성한다.

로그 카운터(Logarithmic Counter, 250)는 오프셋 에러, 선형 에러 등의 잡음이 보정된 이미지 센서의 출력을, Bit Line Driver를 통해 메모리에 데이터를 저장한다. 로그 카운터(Logarithmic Counter, 150)에 대한 구체적인 설명은 후술한다.

토큰 블록(260)은 메모리로부터 픽셀 어레이에 배열된 각 픽셀(Pixel, 210)의 출력을 행(column) 단위로 출력한다.

메모리(270)는 픽셀 출력이 디지털로 변환된 값을 저장한다. 구체적으로, 메모리(270)는 로그 카운터의 출력 값을 저장한다.

도 3은 본 발명의 일 실시 예에 따른 로그 카운터의 블록도이다.

도 3을 참조하면 로그 카운터(250)는 카운터 제어 블록(counter control block, 310), 리셋 제어 블록(reset control block, 320), 제1 주파수 분주기(330), 멀티 플렉서(Multiplex, 340) 및 제2 주파수 분주기(350)을 포함한다.

카운터 제어 블록(counter control block, 310)은 복수의 카운터 신호를 생성한다.

리셋 제어 블록(reset control block, 320)은 카운터 신호를 입력 받고, 온(on) 타임 구간이 상이한 복수의 리셋 신호를 생성한다.

제1 주파수 분주기(330)는 복수의 리셋 신호를 입력 받고, 분주비가 상이한 복수의 클럭 신호를 생성한다.

멀티 플렉서(Multiplex, 340)는 복수의 클럭 신호에 따라 복수의 클럭 신호 중 적어도 하나를 선택하여 출력한다.

제2 주파수 분주기(350)는 복수의 클럭 신호 중 선택된 클럭 신호를 입력 받고, 분주비가 상이한 복수의 출력 신호를 생성한다. 이하, 로그 카운터(150)의 각 구성을 도 4 내지 도 14를 참조하여 구체적으로 설명한다.

도 4는 본 발명의 일 실시 예에 따른 카운터 제어 블록(counter control block, 310)의 입출력을 도시한 도면이다.

도 4를 참조하면, 카운터 제어 블록(counter control block, 210)의 입력인 펄스 신호 및 출력인 복수의 카운터 신호(clk 1~7)가 도시되어 있다.

카운터 제어 블록(counter control block, 210)은 클럭 형태의 펄스 신호를 입력 받고, 복수의 카운터 신호를 출력한다. 구체적으로 제1 카운터 신호(clk 1)는 펄스 신호의 하강 구간에 상승하여 펄스 신호의 한 주기(T_p) 동안 온(on) 상태를 유지하는 신호다. 제2 카운터 신호(clk 2)는 제1 카운터 신호(clk 1) 보다 T_p만큼 지연된 신호이다. 제3 카운터 신호(clk 3)는 제2 카운터 신호(clk 2) 보다 T_p만큼 지연된 신호이다, 제4 카운터 신호(clk 4)는 제3 카운터 신호(clk 3) 보다 T_p만큼 지연된 신호이다. 제5 카운터 신호(clk 5)는 제4 카운터 신호(clk 4) 보다 T_p만큼 지연된 신호이다. 제 6 카운터 신호(clk 6)는 제5 카운터 신호(clk 5) 보다 T_p만큼 지연된 신호이다. 제7 카운터 신호(clk)는 제6 카운터 신호(clk 6) 보다 T_p만큼 지연된 신호이다.

도 5는 본 발명의 일 실시 예에 따른 카운터 제어 블록(counter control block, 310)의 블록도이다.

도 5를 참조하면, 카운터 제어 블록(counter control block, 310)은 존슨 카운터(Johnson Counter)로 구현되며, 복수의 D 플립플롭(D-Flip Flop)이 시리즈로 연결되어 있다.

구체적으로, 각 D 플립플롭은 동일한 펄스(pulse)를 클럭으로 입력 받는다. 제1 D 플립플롭(510)의 출력(clk 1)은 제2 D 플립플롭(520)의 데이터 단에 입력된다.

제2 D 플립플롭(520)의 출력(clk 2)은 제3 D 플립플롭(530)의 데이터 단에 입력된다.

제3 D 플립플롭(530)의 출력(clk 3)은 제4 D 플립플롭(540)의 데이터 단에 입력된다.

제4 D 플립플롭(540)의 출력(clk 4)은 제5 D 플립플롭(550)의 데이터 단에 입력된다.

제5 D 플립플롭(550)의 출력(clk 5)은 제6 D 플립플롭(560)의 데이터 단에 입력된다.

제6 D 플립플롭(560)의 출력(clk 6)은 제7 D 플립플롭(570)의 데이터 단에 입력된다.

제7 D 플립플롭(570)의 출력(clk 7)은 제8 D 플립플롭(580)의 데이터 단에 입력된다.

제8 D 플립플롭(580)의 출력(clk 8)은 다시 제1 D 플립플롭(510)의 데이터 단에 입력된다.

또한, 카운터 제어 블록(counter control block, 210)을 구성하는 D 플립플롭의 개수는 필요에 따라 변경될 수 있다.

도 6은 본 발명의 일 실시 예에 따른 리셋 제어 블록(reset control block, 220)의 입출력을 도시한 도면이다.

도 6을 참조하면, 리셋 제어 블록(reset control block, 320)는 카운터 제어 블록(counter control block, 310)의 출력 중 제1 카운터 신호(clk 1)을 입력 받고, 온(on) 타임 구간이 상이한 복수의 리셋 신호(RST 1~7)을 생성한다.

제1 리셋 신호(RST 1)는 제1 카운터 신호(clk 1)의 신호의 상승 구간에서부터 온(on) 타임을 유지하는 신호이다.

제2 리셋 신호(RST 2)는 제1 리셋 신호(RST 1) 보다 제1 카운터 신호(clk 1)의 온 타임 시간만큼 지연된 신호이다.

제3 리셋 신호(RST 3)는 제2 리셋 신호(RST 2) 보다 제1 카운터 신호(clk 1)의 온 타임 시간만큼 지연된 신호이다.

제4 리셋 신호(RST 4)는 제3 리셋 신호(RST 3) 보다 제1 카운터 신호(clk 1)의 온 타임 시간만큼 지연된 신호이다.

제5 리셋 신호(RST 5)는 제4 리셋 신호(RST 4) 보다 제1 카운터 신호(clk 1)의 온 타임 시간만큼 지연된 신호이다.

제6 리셋 신호(RST 6)는 제4 리셋 신호(RST 5) 보다 제1 카운터 신호(clk 1)의 온 타임 시간만큼 지연된 신호이다.

제7 리셋 신호(RST 7)는 제6 리셋 신호(RST 6) 보다 제1 카운터 신호(clk 1)의 온 타임 시간만큼 지연된 신호이다.

도 7은 본 발명의 일 실시 예에 따른 리셋 제어 블록(reset control block, 220)의 블록도이다.

도 7을 참조하면, 리셋 제어 블록(reset control block, 220)은 제1 카운터 신호(clk 1)을 입력 받고, 상이한 지연 시간을 갖는 복수의 지연 신호를 생성하는 지연 신호 생성 모듈(710) 및 복수의 지연 신호를 입력 받고 온 타임 구간이 상이한 복수의 리셋 신호를 생성하는 리셋 신호 생성 모듈(720)을 포함한다.

구체적으로, 지연 신호 생성 모듈(510)은 시리즈로 연결된 복수의 JK 플립플롭로 구성되며, 각 JK 플립플롭은 동일한 펄스 신호(pulse)를 클럭으로 입력 받는다.

제1 JK 플립플롭(711)은 제1 카운터 신호(clk 1)을 입력 받고 제1 지연 신호(clks 1)을 출력한다.

제2 JK 플립플롭(712)은 제1 지연 신호(clks 1)를 입력 받고 제2 지연 신호(clks 2)를 출력한다.

제3 JK 플립플롭(713)은 제2 지연 신호(clks 3)를 입력 받고 제3 지연 신호(clks 3)를 출력한다.

제4 JK 플립플롭(714)은 제3 지연 신호(clks 3)를 입력 받고 제4 지연 신호(clks 4)를 출력한다.

제5 JK 플립플롭(715)은 제4 지연 신호(clks 4)를 입력 받고 제5 지연 신호(clks 5)를 출력한다.

또한, JK 플립플롭의 개수는 생성하고자 하는 리셋 신호의 수에 따라 달라 질 수 있다.

리셋 신호 생성 모듈(520)은 시리즈로 연결된 복수의 XOR 게이트로 구성된다.

제1 XOR 게이트(721)는 제1 리셋 신호(RST 1)를 출력한다.

제2 XOR 게이트(722)는 제1 XOR 게이트(721)의 출력을 입력 받고, 제2 리셋 신호(RST 2)를 출력한다.

제3 XOR 게이트(723)는 제2 XOR 게이트(722)의 출력을 입력 받고, 제3 리셋 신호(RST 3)를 출력한다.

제4 XOR 게이트(724)는 제3 XOR 게이트(723)의 출력을 입력 받고, 제4 리셋 신호(RST 4)를 출력한다.

제5 XOR 게이트(725)는 제4 XOR 게이트(724)의 출력을 입력 받고, 제5 리셋 신호(RST 5)를 출력한다.

제6 XOR 게이트(726)는 제5 XOR 게이트(725)의 출력을 입력 받고, 제6 리셋 신호(RST 6)를 생성한다.

도 8은 도 7에 도시된 리셋 제어 블록(reset control block, 320)의 입출력을 도시한 도면이다.

도 8을 참조하면, 지연 신호 발생 모듈(710)에 입력되는 제1 카운터 신호(clk 1), 지연 신호 발생 모듈의 출력인 복수의 지연 신호(clks 1~6) 및 리셋 신호 생성 모듈(720)의 출력인 복수의 리셋 신호(RTS 1~7)가 도시되어 있다.

구체적으로, 제2 리셋 신호(RTS 2)은 제1 리셋 신호(RTS 2)가 제1 카운터 신호(clk 1)의 온 타임 시간만큼 지연된 신호이다.

제3 리셋 신호(RTS 3)은 제2 리셋 신호(RTS 2)가 제1 카운터 신호(clk 1)의 온 타임 시간만큼 지연된 신호이다.

제4 리셋 신호(RTS 1)은 제3 리셋 신호(RTS 3)가 제1 카운터 신호(clk 1)의 온 타임 시간만큼 지연된 신호이다.

제5 리셋 신호(RTS 5)은 제4 리셋 신호(RTS 4)가 제1 카운터 신호(clk 1)의 온 타임 시간만큼 지연된 신호이다.

제6 리셋 신호(RTS 6)은 제5 리셋 신호(RTS 5)가 제1 카운터 신호(clk 1)의 온 타임 시간만큼 지연된 신호이다.

도 9는 본 발명의 일 실시 예에 따른 제1 주파수 분주기의 입출력을 도시한 도면이다.

도 9를 참조하면, 제1 주파수 분주기(330)에 입력되는 리셋 신호(RST 1~6) 및 제1 주파수 분주기(330)의 출력인 클럭 신호(S1~6)가 도시되어 있다.

구체적으로, 제2 클럭 신호(S2)는 제1 클럭 신호(S1)의 주파수가 1/2로 분주된 신호이다.

제3 클럭 신호(S3)는 제2 클럭 신호(S3)의 주파수가 1/2로 분주된 신호이다.

제4 클럭 신호(S4)는 제3 클럭 신호(S3)의 주파수가 1/2로 분주된 신호이다.

제5 클럭 신호(S5)는 제4 클럭 신호(S4)의 주파수가 1/2로 분주된 신호이다.

제6 클럭 신호(S6)는 제5 클럭 신호(S5)의 주파수가 1/2로 분주된 신호이다.

제7 클럭 신호(S7)는 제6 클럭 신호(S6)의 주파수가 1/2로 분주된 신호이다.

도 10은 본 발명의 일 실시 예에 따른 제1 주파수 분주기의 블록도이다.

도 10을 참조하면, 제1 주파수 분주기는 시리즈로 연결되어 이전 D 플립플롭의 출력을 입력 받는 복수의 D 플립플롭으로 구성되며, 각 D 플립플롭은 클럭단에 발생기(1090)로부터 클럭을 입력 받는다.

구체적으로, 제1 D 플립플롭(1011)은 RSTn(ENA_CNT)를 입력 받고 제1 클럭 신호(S1)를 출력한다.

제2 D 플립플롭(1012)은 제1 D 플립플롭(1011)의 반전 출력 및 제1 리셋 신호(RST 1)을 입력 받고 제2 클럭 신호(S2)를 출력한다.

제3 플립플롭(1013)은 제2 플립플롭(1012)의 반전 출력 및 제2 리셋 신호(RST 2)를 입력 받고 제3 클럭 신호(S3)를 출력한다.

제4 플립플롭(1014)은 제3 플립플롭(1013)의 반전 출력 및 제3 리셋 신호(RST 3)를 입력 받고 제4 클럭 신호(S4)를 출력한다.

제5 플립플롭(1015)은 제4 플립플롭(1014)의 반전 출력 및 제4 리셋 신호(RST 4)를 입력 받고 제5 클럭 신호(S5)를 출력한다.

제6 플립플롭(1016)은 제5 플립플롭(1015)의 반전 출력 및 제5 리셋 신호(RST 5)를 입력 받고 제6 클럭 신호(S6)를 출력한다.

제7 플립플롭(1017)은 제6 플립플롭(1016)의 반전 출력 및 제6 리셋 신호(RST 6)를 입력 받고 제7 클럭 신호(S7)를 출력한다.

제8 플립플롭(1018)은 제7 플립플롭(1017)의 반전 출력 및 제7 리셋 신호(RST 7)를 입력 받고 제8 클럭 신호(S8)를 출력한다.

도 11은 본 발명의 일 실시 예에 따른 멀티 플렉서의 입출력을 도시한 도면이다.

도 11을 참조하면, 멀티 플렉서에 입력되는 복수의 클럭 신호(S1~7), 복수의 클럭 신호 중 어느 하나를 선택하기 위한 복수의 카운터 신호(clk1 ~7) 및 복수의 클럭 신호(clk 1~7)에 의해 선택된 클럭 신호가 도시되어 있다.

도 12는 본 발명의 일 실시 예에 따른 제2 주파수 분주기의 입출력을 도시한 도면이다. 도 12를 참조하면, 멀티플렉서의 출력으로부터 가능한 비트인 최상위 비트 MSN에서부터 최하위 비트 LSB까지 도시되어 있다.

도 13은 본 발명의 일 실시 예에 따른 제2 주파수 분주기의 블록도이다.

도 13을 참조하면, 제2 주파수 분주기(350)는 시리즈로 연결된 복수의 D 플리플롭으로 구성되어 있으며, 각 D 플립플롭은 이전 플립플롭의 출력을 입력 받아 출력 신호를 출력한다.

구체적으로, 제1 D 플립플롭(1310)은 선택된 클럭 신호를 입력 받아 제2 출력 신호(out 2)를 출력한다.

제2 플립플롭(1320)은 제1 플립플롭(1310)의 반전 출력을 입력 받아 제3 출력 신호(out 3)을 출력한다.

제3 플립플롭(1330)은 제2 플립플롭(1320)의 반전 출력을 입력 받아 제4 출력 신호(out 4)를 출력한다.

제4 플립플롭(1340)은 제3 플립플롭(1330)의 반전 출력을 입력 받아 제5 출력 신호(out 5)를 출력한다.

제5 플립플롭(1350)은 제4 플립플롭(1340)의 반전 출력을 입력 받아 제6 출력 신호(out 6)을 출력한다.

제6 플립플롭(1360)은 제5 플립플롭(1350)의 반전 출력을 입력 받아 제7 출력 신호(out 7)을 출력한다.

도 14는 본 발명의 일 실시 예에 따른 로그 카운터의 효과를 설명하기 위한 도면이다.

도 14를 참조하면, 로그 카운터의 출력을 아날로그로 변환하여 나타낸 곡선이 도시되어 있으며,

도 14 (a)는 7 비트의 이미지 센서에서 5분할, 6분할 및 7 분할을 적용한 로그 카운터의 출력을 나타낸다.

도 14 (b)는 6 비트의 이미지센서에서 5분할, 6분할 및 7분할을 적용한 로그 카운터의 출력을 나타낸다.

도 14 (c)는 9 비트의 이미지센에서 5분할, 6분할 및 7분할을 적용한 로그 카운터의 출력을 나타낸다.

도 14 (a) 내지 (c)를 참조하면, 로그 카운터의 분할 수가 증가할수록 로그 카운터의 출력 곡률이 개선됨을 확인할 수 있다.

본 발명의 실시 예에 따른 장치 및 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 분야 통상의 기술자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media) 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.

상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.

이제까지 본 발명에 대하여 그 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims

온 타임 구간이 상이한 복수의 리셋 신호를 생성하는 리셋 제어 블록;
상기 리셋 신호에 따라 상이한 분주비를 갖는 복수의 클럭 신호를 생성하는 제1 주파수 분주기;
카운터 신호를 생성하는 카운터 제어 블록;
상기 카운터 신호를 이용하여 상기 제1 주파수 분주기의 출력 중 어느 하나를 선택하여 출력하는 멀티플렉서; 및
상기 멀티플렉서의 출력을 입력 받아 상이한 분주비를 갖는 복수의 출력 신호를 생성하는 제2 주파수 분주기를 포함하되,
상기 리셋 제어 블록은,
상기 카운터 신호를 지연시켜 상이한 지연 시간을 갖는 복수의 지연 신호를 생성하는 지연 모듈; 및
상기 복수의 지연 신호를 이용하여 복수의 리셋 신호를 생성하는 리셋 신호 생성 모듈을 포함하는 로그 카운터.
삭제
제1항에 있어서,
상기 지연 모듈은,
복수의 JK 플립플롭을 시리즈로 연결하여 구성되는 로그 카운터.
제1항에 있어서,
상기 리셋 신호 생성 모듈은,
복수의 XOR 게이트를 시리즈로 연결하는 구성되는 로그 카운터.
제1항에 있어서,
상기 제1 주파수 분주기는,
복수의 D 플립플롭을 시리즈로 연결하여 구성되는 로그 카운터.
제1항에 있어서,
상기 카운터 제어 블록은,
복수의 D 플립플롭이 시리즈로 연결된 존슨 카운터인 로그 카운터.
제1항에 있어서,
상기 제2 주파수 분주기는
복수의 D 플립플롭을 시리즈로 연결하여 구성되는 로그 카운터.