CN105338269B - 双数据速率计数器和模数转换器以及cmos图像传感器 - Google Patents
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Abstract
一种双数据速率计数器和模数转换器以及CMOS图像传感器。一种双数据速率DDR计数器包括：输入时钟控制部分，其适于基于计数器使能信号来产生与输入时钟的状态相对应的第一时钟；以及最低有效位LSB控制部分，其适于基于计数器使能信号来保持LSB，以及以区段对第一时钟顺序地执行计数操作。
Description
相关申请的交叉引用
本申请要求2014年8月6日提交的申请号为10-2014-0101142的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种图像传感器(IS)，且更具体而言，涉及一种双数据速率(DDR)计数器、以及利用DDR计数器的模数转换器(ADC)和互补金属氧化物半导体(CMOS)图像传感器。DDR计数器可以用于CMOS图像传感器(CIS)的单斜率ADC，并且以单数据速率(SDR)计数器的时钟频率的一半来执行与SDR计数器相同的模数转换功能。
尽管在以下实施例中单斜率ADC作为一个实例被描述，但是本发明构思和本发明的技术不局限于此，并且本发明的技术可应用于多斜率ADC或者利用DDR计数器的其他器件。
背景技术
计数器用于许多电子设备中，以将诸如光强度、声音强度和时间的物理参数转换成数字信号。
例如，图像传感器利用半导体对入射光的响应的属性来获取图像，并且包括将来自像素阵列的模拟信号转换成数字信号的模数转换器(ADC)。ADC可以利用计数器来实现，计数器利用时钟来执行计数操作。换言之，用于CMOS图像传感器的单斜率ADC利用计数器来将脉冲信号转换成编码信号。
计数器的操作速度和功耗对它们在其中操作的器件的性能有直接影响。具体地，CMOS图像传感器可以包括计数器，以将从激活的像素传感器阵列中基于列输出的模拟信号转换成数字信号。计数器的数量可以根据CMOS图像传感器的分辨率来增加。随着计数器的数量增加，计数器的操作速度和功耗成为在确定CMOS图像传感器的整体性能上的重要因素。
出于此原因，已经开发了双数据速率(DDR)计数器，并且被应用于单斜率ADC。DDR计数器可以在用单斜率ADC保持分辨率的同时降低其操作速度，以降低功耗。
DDR计数器利用时钟的逻辑高状态和逻辑低状态作为最低有效位(LSB)信号。
然而，DDR计数器可由于输入时钟的极性和计数开始信号之间的关系而引起一个编码或多个编码的错误。
此外，DDR计数器可以由于复杂的输入时钟控制、LSB保持控制、信号等而消耗更多的功率。
发明内容
本发明的示例性实施例针对一种双数据速率(DDR)计数器、利用所述DDR计数器的模数转换器(ADC)和互补金属氧化物半导体(CMOS)图像传感器(CIS)，所述DDR计数器能够最小化基于输入时钟的极性和计数器使能信号(即，计数开始信号)之间的关系的编码错误，以及以多区段顺序地执行计数操作。
换言之，本发明的实施例针对一种双数据速率(DDR)计数器、利用所述DDR计数器的模数转换器(ADC)和互补金属氧化物半导体(CMOS)图像传感器(CIS)，所述DDR计数器通过利用计数器使能信号(即，计数开始信号)的上升沿来检测输入时钟的相邻时钟的状态，以及通过利用相邻时钟的检测状态来将输入时钟反相或不反相以防止计数编码错误，以及通过基于计数器使能信号的下降沿来保持最低有效位(LSB)而以其多区段顺序地执行计数操作。
根据本发明的一个实例，一种双数据速率(DDR)计数器包括：输入时钟控制部分，其适于基于计数器使能信号来产生与输入时钟的状态相对应的第一时钟；以及最低有效位(LSB)控制部分，其适于基于计数器使能信号来保持LSB，以及以多区段对第一时钟顺序地执行计数操作。
输入时钟控制部分可以基于计数器使能信号的第一边沿来检测输入时钟的相邻时钟的状态，以及基于相邻时钟的检测状态来将输入时钟反相或不反相。
输入时钟控制部分可以包括：计数区段确定块，其适于接收输入时钟和计数器使能信号，以及确定计数区段；时钟采样块，其适于基于计数器使能信号来对输入时钟的状态采样；以及第一反相/不反相块，其适于基于从时钟采样块中获得的时钟采样结果来将计数区段确定块的输出反相或不反相，以及将第一时钟输出至LSB控制部分。
输入时钟控制部分还可以包括：第三反相/不反相块，其适于基于控制信号来将互相关双重采样输出反相或不反相，以及输出计数器使能信号。
计数区段确定块可以包括：延迟单元，其适于将计数器使能信号延迟，以及与非(NAND)门，其适于对输入时钟和在延迟单元中延迟的计数器使能信号执行与非(NAND)操作。
时钟采样块可以包括：脉冲发生单元，其适于基于计数器使能信号来产生用于对输入时钟采样的脉冲；以及储存单元，其适于储存在从脉冲发生单元输入脉冲时的时刻输入时钟的状态值。
LSB控制部分可以基于计数器使能信号的第二边沿来保持LSB，以及以多区段对第一时钟顺序地执行计数操作。
LSB控制部分可以包括第二反相/不反相块，其适于基于之前计数的之前LSB值来将第一时钟反相或不反相，以产生第二时钟；储存块，其适于基于第二时钟来储存当前LSB值；以及保持块，其适于在计数器使能信号的下降沿处储存并且保持当前LSB值作为之前LSB值。
根据本发明的另一个实施例，一种模数转换器(ADC)包括：比较器，其适于将模拟信号与参考信号进行比较，以及产生比较器输出信号；以及双数据速率(DDR)计数器，其适于基于比较器输出信号来产生与模拟信号相对应的数字信号，其中，DDR计数器可以包括：输入时钟控制部分，其适于通过基于计数器使能信号检测输入时钟的相邻时钟的状态来控制输入时钟的状态，以产生第一时钟；以及最低有效位(LSB)控制部分，其适于基于计数器使能信号来保持LSB，以及以多区段对第一时钟顺序地执行计数操作。
输入时钟控制部分可以基于计数器使能信号的上升沿来检测相邻时钟的状态，以及基于相邻时钟的检测状态来将输入时钟反相或不反相。
LSB控制部分可以基于计数器使能信号的下降沿来保持LSB，以及以多区段对第一时钟顺序地执行计数操作。
根据本发明的另一个实施例，一种互补金属氧化物半导体(CMOS)图像传感器(CIS)包括：检测部分，其适于产生模拟信号；模数转换器，其适于将模拟信号与参考信号进行比较，以及利用一个或多个双数据速率(DDR)计数器来产生与模拟信号相对应的数字信号；以及控制部分，其适于控制检测部分和模数转换器的操作，其中，DDR计数器中的每个可以包括：输入时钟控制块，其适于通过基于计数器使能信号来检测输入时钟的相邻时钟的状态而产生第一时钟；以及最低有效位(LSB)控制块，其适于基于计数器使能信号来保持LSB，以及以多区段对第一时钟顺序地执行计数操作。
附图说明
图1是图示为帮助理解本发明的实施例而呈现的常规的互补金属氧化物半导体(CMOS)图像传感器(CIS)的框图。
图2是图示为帮助理解本发明的实施例而呈现的常规的计数器的框图。
图3是图示根据本发明的一个实施例的双数据速率(DDR)计数器的框图。
图4是图示图3中所示的时钟采样块的框图。
图5A和图5B是图示当计数操作开始时DDR计数器的操作的时序图。
图6A和图6B是图示当计数操作结束时DDR计数器的操作的时序图。
图7是图示根据本发明的一个实施例的CMOS图像传感器的框图。
具体实施方式
以下参照附图来更详细地描述本发明的示例性实施例。提供这些实施例使得本公开充分与完整，并且向本领域的技术人员充分地传达本发明的范围。在本公开中涉及的全部“实施例”表示在本文中公开的本发明构思的实施例。所呈现的实施例仅仅是实例，并非旨在限制本发明构思。
还应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件直接与另一个部件耦接，还表示经由中间部件与另一个部件间接耦接。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。此外，只要未在句子中特意提及，单数形式可以包括复数形式。
图1是图示为帮助理解本发明的实施例而呈现的常规的互补金属氧化物半导体(CMOS)图像传感器(CIS)的框图。
参见图1，CMOS图像传感器包括：像素阵列110、驱动器与地址解码器120、控制部分130、斜坡信号发生部分140、比较部分150和计数部分160。
像素阵列110包括多个像素，其被布置成基于利用像素而将入射光转换成电模拟信号、以及输出电模拟信号。驱动器与地址解码器120基于行和/或列来控制像素阵列的操作。控制部分130产生用于控制CMOS图像传感器的每个组成元件的操作时序的时钟和控制信号。在控制部分130中产生的时钟和控制信号可以包括输入时钟CLK和初始化信号Init等。斜坡信号发生部分140在控制部分130的控制下产生用作参考信号的斜坡信号，以及将斜坡信号输出至比较部分150。
从像素阵列110读取的模拟像素信号与斜坡信号(是在斜坡信号发生部分140中产生的参考信号)进行比较，以及通过在比较部分150和计数部分160中的模数转换器来计数，以及被转换成数字信号。像素信号基于列输出。为此，比较部分150和计数部分160可以包括基于列的多个比较器151和多个计数器161。由于第一行的像素信号经由基于列形成的多个信号处理装置并行地同时被处理，所以CMOS图像传感器可以高速操作，其中就频带和噪声两方面而言性能得到改善。
图2是图示为帮助理解本发明的实施例而呈现的常规的计数器的框图。
参见图2，计数器210包括最小有效位(LSB)单元块211和n-1个触发器FF 212。最低有效位(LSB)单元块211基于在控制部分130中产生的初始化信号Init来被初始化，接收来自控制部分130的输入时钟CLK和来自比较器151的互相关双重采样输出CDS_OUT，以及确定LSB。n-1个触发器212接收LSB单元块211的输出，并且将输出的每个比特位的值输出。存储器220可以被形成为将计数结果储存在计数器210的后部。存储器220可以包括n个锁存器，其接收从控制部分130加载的负载信号。
然而，由于需要具有高像素密度和高速度输出的CMOS图像传感器，所以需要能通过将时钟频率减小一半来高速操作的双数据速率(DDR)计数器。
在典型的DDR计数器中时钟的逻辑高状态和低状态用作LSB信号。
由于复杂的输入时钟控制、LSB保持控制、和信号等，典型的DDR计数器可以引起基于输入时钟的极性和计数开始信号之间的关系的一个编码或多个编码错误和额外的功耗。
为了解决这些问题，根据本发明的实施例的DDR计数器通过利用计数器使能信号(即，计数开始信号)的上升沿来检测输入时钟的相邻时钟的状态，并且通过利用检测出的相邻时钟状态来将输入时钟反相或不反相，以防止计数编码错误，以及其通过基于计数器使能信号的下降沿来保持LSB而以其多区段顺序地执行计数操作。
图3是图示根据本发明的一个实施例的DDR计数器的框图。
参见图3，DDR计数器包括输入时钟控制部分310和LSB控制部分320。输入时钟控制部分310通过基于计数器使能信号(即，计数开始信号)来检测输入时钟的相邻时钟的状态而控制输入时钟的状态。LSB控制部分320基于计数器使能信号来保持最低有效位，以及以多区段对输入时钟控制部分310中产生的第一时钟顺序地执行计数操作。
输入时钟控制部分310通过利用计数器使能信号(即，计数开始信号)的上升沿来检测相邻时钟的状态，以及通过利用检测出的相邻时钟的状态来将输入时钟反相或者不反相，使得可以防止DDR计数器的计数编码错误。
LSB控制部分320可以通过利用计数器使能信号的下降来保持LSB，以及以多区段对输入时钟控制部分310中产生的第一时钟顺序地计数。
总之，根据本发明的实施例的DDR计数器的结构和操作方法如下。
首先，计数操作被控制成在计数开始信号CNT_EN的上升沿产生之后输入时钟CLK的第一边沿处开始，以将基于DDR计数器的输入时钟极性和计数开始信号CNT_EN之间的关系的编码错误最小化。
第二，当顺序地执行计数操作时，LSB需要被保持。多区段连续计数操作被控制成通过经由计数开始信号CNT_EN的下降沿对LSB状态采样来执行，而不需要除了计数开始信号CNT_EN之外的额外信号。
第三，当输入时钟CLK被采样时，由于利用了计数开始信号CNT_EN的上升沿所以时钟触发被最小化。当计数开始信号CNT_EN处于逻辑低电平时，通过阻挡输入时钟CLK而将浪费的功耗最小化。
参照图3至图6B来详细地描述根据本发明的实施例的DDR计数器的结构和操作。
输入时钟控制部分310将第一时钟CLK_i输出至LSB控制部分320，使得通过基于计数开始信号CNT_EN对输入时钟CLK的极性采样、并且将输入时钟CLK反相或不反相以防止计数编码错误而输入时钟CLK的第一计数操作在输入时钟CLK的第一边沿处开始，而与输入时钟CLK的极性无关。
为此，输入时钟控制部分310包括计数区段确定块311、时钟采样块312和第一反相/不反相块313。计数区段确定块311接收输入时钟CLK和计数开始信号CNT_EN，以及确定计数区段。时钟采样块312基于计数开始信号CNT_EN来对输入时钟CLK的极性采样，以确定输入时钟CLK的极性。第一反相/不反相块313通过基于从时钟采样块312产生的时钟采样结果INVCLK来将计数区段确定块311的输出反相或不反相以将第一时钟CLK_i输出至LSB控制部分320。第一反相/不反相块313可以利用多路复用器MUX来实现。
输入时钟控制部分310还可以包括第三反相/不反相块314，其用于通过基于在控制部分130中产生的控制信号(例如，标志信号FLAG)来将在比较器151中产生的互相关双重采样输出CDS_OUT反相或不反相而输出计数开始信号CNT_EN。第三反相/不反相块314是当执行递增计数操作时所需的额外组成元件。
计数区段确定块311包括：延迟单元311A，用于将从第三反相/不反相块314中输出的计数开始信号CNT_EN延迟；以及与非(NAND)门311B，其用于对在控制部分130中产生的输入时钟CLK和在延迟单元311A中延迟的计数开始信号CNT_EN执行与非(NAND)操作。延迟单元311A可以利用多个缓冲器来实现。
参见图4，时钟采样块312包括：脉冲发生单元410，其用于基于计数开始信号CNT_EN来产生用于对输入时钟CLK采样的脉冲；以及储存单元420，其用于储存在从脉冲发生单元410输入脉冲时的时刻的输入时钟CLK的状态值，即逻辑高电平的值或逻辑低电平的值。例如，脉冲可以具有与输入时钟CLK一样窄的宽度。储存单元420可以利用基于计数开始信号CNT_EN而被复位的锁存器来实现。
参照图5A和图5B来详细地描述输入时钟控制部分310的操作。
当计数开始信号CNT_EN处于逻辑低电平时，输入时钟CLK被与非(NAND)门311B阻挡。由于时钟采样结果INVCLK为‘0’，所以第一时钟CLK_i处于逻辑低状态。
当输入时钟CLK在计数开始信号CNT_EN的上升沿处为逻辑低状态时，时钟采样结果INVCLK保持‘0’，并且为第一反相/不反相块313的输出的第一时钟CLK_i与输入时钟CLK相同。换言之，第一时钟CLK_i保持逻辑低状态(参见图5A)。
当输入时钟CLK在计数开始信号CNT_EN的上升沿处为逻辑高状态时，时钟采样结果INVCLK成为‘1’，并且为第一反相/不反相块313的输出的第一时钟CLK_i具有输入时钟CLK的反相状态。换言之，第一时钟CLK_i保持逻辑低状态(参见图5B)。
如上所述，第一时钟CLK_i在计数开始信号CNT_EN的上升沿处保持逻辑低状态，然后基于此后产生的输入时钟CLK的边沿触发。
因此，第一时钟CLK_i在计数开始信号CNT_EN的上升沿处具有相同的逻辑状态，而与输入时钟CLK的极性无关，并且基于逻辑状态开始对LSB执行计数操作。
LSB控制部分320基于计数开始信号CNT_EN来保持之前LSB值LSBprev，即之前计数的LSB值，以及使得第二时钟CLKLSB与之前的LSB值LSBprev相同以执行多区段顺序计数操作。LSB控制部分320经由计数开始信号CNT_EN的下降沿来对LSB值进行采样。
为此，LSB控制部分320包括第二反相/不反相块321、储存块322和保持块323。第二反相/不反相块321基于从保持块323产生的之前LSB值LSBprev来将第一时钟CLK_i反相或不反相。储存块322基于在第二反相/不反相块321中产生的第二时钟CLKLSB来储存当前LSB值。保持块323在计数开始信号CNT_EN的下降沿处储存并保持储存在储存块322中的当前LSB值作为之前LSB值LSBprev。第二反相/不反相块321可以利用多路复用器MUX来实现，以及储存块322和保持块323可以利用基于计数开始信号CNT_EN来操作的锁存器来实现。
参照图6A和图6B来详细地描述LSB控制部分320的操作。
LSB控制部分320在计数开始信号CNT_EN的下降沿处基于计数开始信号CNT_EN来储存并保持LSB值D<0>作为之前LSB值LSBprev。
当之前LSB值LSBprev为逻辑高电平时，为第二反相/不反相块321的输出的第二时钟CLKLSB成为第一时钟CLK_i的反相状态。第二时钟CLKLSB的初始值具有与LSB值D<0>相同的逻辑高电平(参见图6A)。
当之前LSB值LSBprev为逻辑低电平时，为第二反相/不反相块321的输出的第二时钟CLKLSB成为第一时钟CLK_i的非反相状态。第二时钟CLKLSB的初始值具有与LSB值D<0>相同的逻辑低电平(参见图6B)。
当计数开始信号CNT_EN为逻辑高电平、以及第一时钟CLK_i触发时，执行计数操作。
图7是图示根据本发明的一个实施例的CMOS图像传感器的框图。
参见图7，CMOS图像传感器包括：像素阵列710、驱动器与地址解码器720、控制部分730、斜坡信号发生部分740、比较部分750以及双数据速率(DDR)计数部分760。
像素阵列710包括多个像素，其被布置成将入射光转换成电模拟信号以及输出电模拟信号。驱动器与地址解码器720基于行和/或列来控制像素阵列的操作。控制部分730产生用于控制CMOS图像传感器的每个组成元件的操作时序的时钟和控制信号。在控制部分730中产生的时钟和控制信号可以包括时钟CLK、初始化信号Init、标志信号FLAG等。斜坡信号发生部分740在控制部分730的控制下产生用作参考信号的斜坡信号，以及将斜坡信号输出至比较部分750。
从像素阵列710读取的模拟像素信号与斜坡信号(为在斜坡信号发生部分740中产生的参考信号)进行比较，并且通过被实现为比较部分750和DDR计数部分760的模数转换器来计数，以及被转换成数字信号。多个像素信号基于列来输出。为此，比较部分750和DDR计数部分760可以分别包括基于列的多个比较器751和多个DDR计数器761。由于第一行的像素信号经由基于列形成的多个信号处理装置来并行地同时处理，所以CMOS图像传感器可以以高速操作，其中在频带或噪声方面而言性能改善。
像素阵列710顺序地输出表示用于互相关双重采样过程的复位分量的第一模拟信号、和表示包括复位分量的图像信号分量的第二模拟信号，并且模数转换器被实现为比较部分750。DDR计数部分760基于第一模拟信号和第二模拟信号来数字化地执行互相关双重采样处理，即数字双重采样(DDS)过程。DDS过程用于去除具有列并行结构的单斜率模数转换器的列之间的偏差。
模数转换器对表示复位分量的第一模拟信号和表示图像信号分量的第二模拟信号计数。基于两个计数结果来产生与第一模拟信号和第二模拟信号之间的差异相对应的数字信号。两个计数过程中的每个以如上所述的DDR计数的方式来执行。
根据本发明的实施例，可以通过基于计数器使能信号(即，计数开始信号)的上升沿来检测输入时钟的相邻时钟的状态、并且基于相邻时钟的检测状态来将输入时钟反相或不反相而防止DDR计数器的计数编码错误。
此外，根据本发明的实施例，可以通过基于计数器使能信号的下降沿来保持最低有效位(LSB)而基于计数器时钟信号的逻辑高或低电平对DDR计数器的多区段顺序地计数。
此外，根据本发明的实施例，DDR计数器可以采用与单数据速率(SDR)计数器相同的方式来控制，而不需要额外的控制信号。
此外，根据本发明的实施例，由于基于计数器使能信号的上升沿来对时钟采样，所以可以最小化时钟触发。当计数器使能信号处于逻辑低电平时，通过阻挡时钟来最小化浪费的功耗。
尽管已经参照特定的实施例描述了本发明，但是实施例并非旨在限制性的、而是说明性的。此外，应当注意的是，在不脱离所附权利要求所限定的本发明的范围的情况下，本领域的技术人员可以通过替换、变化和修改来以各种方式实现本发明。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种双数据速率DDR计数器，包括：
输入时钟控制部分，其适于基于计数器使能信号来产生与输入时钟的状态相对应的第一时钟；以及
最低有效位LSB控制部分，其适于基于所述计数器使能信号来保持LSB、以及以多区段对所述第一时钟顺序地执行计数操作。
技术方案2.如技术方案1所述的DDR计数器，其中，所述输入时钟控制部分基于所述计数器使能信号的第一边沿来检测所述输入时钟的相邻时钟的状态，以及基于所述相邻时钟的检测状态来将所述输入时钟反相或不反相。
技术方案3.如技术方案1所述的DDR计数器，其中，所述输入时钟控制部分包括：
计数区段确定块，其适于接收所述输入时钟和所述计数器使能信号、并且确定计数区段；
时钟采样块，其适于基于所述计数器使能信号来对所述输入时钟的状态采样；以及
第一反相/不反相块，其适于基于从所述时钟采样块获得的时钟采样结果来将所述计数区段确定块的输出反相或不反相、以及将所述第一时钟输出至所述LSB控制部分。
技术方案4.如技术方案3所述的DDR计数器，其中，所述输入时钟控制部分还包括：
第三反相/不反相块，其适于基于控制信号来将互相关双重采样输出反相或不反相、以及输出所述计数器使能信号。
技术方案5.如技术方案3所述的DDR计数器，其中，所述计数区段确定块包括：
延迟单元，其适于将所述计数器使能信号延迟；以及
与非NAND门，其适于对所述输入时钟和在所述延迟单元中延迟的所述计数器使能信号执行与非NAND操作。
技术方案6.如技术方案3所述的DDR计数器，其中，所述时钟采样块包括：
脉冲发生单元，其适于基于所述计数器使能信号来产生用于对所述输入时钟采样的脉冲；以及
储存单元，其适于储存在从所述脉冲发生单元输入所述脉冲时的时刻所述输入时钟的状态值。
技术方案7.如技术方案1所述的DDR计数器，其中，所述LSB控制部分基于所述计数器使能信号的第二边沿来保持所述LSB，以及以多区段对所述第一时钟顺序地执行所述计数操作。
技术方案8.如技术方案1所述的DDR计数器，其中，所述LSB控制部分包括：
第二反相/不反相块，其适于基于之前计数操作的之前LSB值来将所述第一时钟反相或不反相，以产生第二时钟；
储存块，其适于基于所述第二时钟来储存当前LSB值；以及
保持块，其适于在所述计数器使能信号的下降沿处储存并且保持所述当前LSB值作为所述之前LSB值。
技术方案9.一种模数转换器ADC，包括：
比较器，其适于将模拟信号与参考信号进行比较，并且产生比较器输出信号；以及
双数据速率DDR计数器，其适于基于所述比较器输出信号来产生与所述模拟信号相对应的数字信号，
其中，所述DDR计数器包括：
输入时钟控制部分，其适于通过基于计数器使能信号检测输入时钟的相邻时钟的状态来控制所述输入时钟的状态，以产生第一时钟；以及
最低有效位LSB控制部分，其适于基于所述计数器使能信号来保持LSB，以及以多区段对所述第一时钟顺序地执行计数操作。
技术方案10.如技术方案9所述的DDR计数器，其中，所述输入时钟控制部分基于所述计数器使能信号的上升沿来检测所述相邻时钟的状态，以及基于所述相邻时钟的检测状态来将所述输入时钟反相或不反相。
技术方案11.如技术方案10所述的DDR计数器，其中，所述LSB控制部分基于所述计数器使能信号的下降沿来保持所述LSB，以及以所述多区段对所述第一时钟顺序地执行计数操作。
技术方案12.一种互补金属氧化物半导体CMOS图像传感器CIS，包括：
检测部分，其适于产生模拟信号；
模数转换器，其适于将所述模拟信号与参考信号进行比较，以及利用一个或多个双数据速率DDR计数器来产生与所述模拟信号相对应的数字信号；以及
控制部分，其适于控制所述检测部分和所述模数转换器的操作，
其中，所述DDR计数器中的每个包括：
输入时钟控制块，其适于通过基于计数器使能信号来检测输入时钟的相邻时钟的状态而控制所述输入时钟的状态以产生第一时钟；以及
最低有效位LSB控制块，其适于基于所述计数器使能信号来保持LSB，以及以多区段对所述第一时钟顺序地执行计数操作。
Claims (12)
1.一种双数据速率DDR计数器，包括：
输入时钟控制部分，其适于通过基于计数器使能信号来检测输入时钟的相邻时钟的状态而控制所述输入时钟的状态以产生第一时钟；以及
最低有效位LSB控制部分，其适于基于所述计数器使能信号来保持LSB、以及以多区段对所述第一时钟顺序地执行计数操作。
2.如权利要求1所述的DDR计数器，其中，所述输入时钟控制部分基于所述计数器使能信号的第一边沿来检测所述输入时钟的相邻时钟的状态，以及基于所述相邻时钟的检测状态来将所述输入时钟反相或不反相。
3.如权利要求1所述的DDR计数器，其中，所述输入时钟控制部分包括：
计数区段确定块，其适于接收所述输入时钟和所述计数器使能信号、并且确定计数区段；
时钟采样块，其适于基于所述计数器使能信号来对所述输入时钟的状态采样；以及
第一反相/不反相块，其适于基于从所述时钟采样块获得的时钟采样结果来将所述计数区段确定块的输出反相或不反相、以及将所述第一时钟输出至所述LSB控制部分。
4.如权利要求3所述的DDR计数器，其中，所述输入时钟控制部分还包括：
第三反相/不反相块，其适于基于控制信号来将互相关双重采样输出反相或不反相、以及输出所述计数器使能信号。
5.如权利要求3所述的DDR计数器，其中，所述计数区段确定块包括：
延迟单元，其适于将所述计数器使能信号延迟；以及
与非NAND门，其适于对所述输入时钟和在所述延迟单元中延迟的所述计数器使能信号执行与非NAND操作。
6.如权利要求3所述的DDR计数器，其中，所述时钟采样块包括：
脉冲发生单元，其适于基于所述计数器使能信号来产生用于对所述输入时钟采样的脉冲；以及
储存单元，其适于储存在从所述脉冲发生单元输入所述脉冲时的时刻所述输入时钟的状态值。
7.如权利要求1所述的DDR计数器，其中，所述LSB控制部分基于所述计数器使能信号的第二边沿来保持所述LSB，以及以多区段对所述第一时钟顺序地执行所述计数操作。
8.如权利要求1所述的DDR计数器，其中，所述LSB控制部分包括：
第二反相/不反相块，其适于基于之前计数操作的之前LSB值来将所述第一时钟反相或不反相，以产生第二时钟；
储存块，其适于基于所述第二时钟来储存当前LSB值；以及
保持块，其适于在所述计数器使能信号的下降沿处储存并且保持所述当前LSB值作为所述之前LSB值。
9.一种模数转换器ADC，包括：
比较器，其适于将模拟信号与参考信号进行比较，并且产生比较器输出信号；以及
双数据速率DDR计数器，其适于基于所述比较器输出信号来产生与所述模拟信号相对应的数字信号，
其中，所述DDR计数器包括：
输入时钟控制部分，其适于通过基于计数器使能信号检测输入时钟的相邻时钟的状态来控制所述输入时钟的状态，以产生第一时钟；以及
最低有效位LSB控制部分，其适于基于所述计数器使能信号来保持LSB，以及以多区段对所述第一时钟顺序地执行计数操作。
10.如权利要求9所述的ADC，其中，所述输入时钟控制部分基于所述计数器使能信号的上升沿来检测所述相邻时钟的状态，以及基于所述相邻时钟的检测状态来将所述输入时钟反相或不反相。
11.如权利要求10所述的ADC，其中，所述LSB控制部分基于所述计数器使能信号的下降沿来保持所述LSB，以及以所述多区段对所述第一时钟顺序地执行计数操作。
12.一种互补金属氧化物半导体CMOS图像传感器CIS，包括：
检测部分，其适于产生模拟信号；
模数转换器，其适于将所述模拟信号与参考信号进行比较，以及利用一个或多个双数据速率DDR计数器来产生与所述模拟信号相对应的数字信号；以及
控制部分，其适于控制所述检测部分和所述模数转换器的操作，
其中，所述DDR计数器中的每个包括：
输入时钟控制块，其适于通过基于计数器使能信号来检测输入时钟的相邻时钟的状态而控制所述输入时钟的状态以产生第一时钟；以及
最低有效位LSB控制块，其适于基于所述计数器使能信号来保持LSB，以及以多区段对所述第一时钟顺序地执行计数操作。
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