CN107452309B - 一种自适应数据频率的解码电路 - Google Patents

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Abstract

本发明公开了一种自适应数据频率的解码电路，包括：数据周期确定单元，用于接收输入数据，根据数据头中的检测码通过计数方式确定一个数据周期内的计数值N，并将剩余的有效数据发往有效数据处理单元；有效数据处理单元，与所述数据周期确定单元连接，用于接收数据周期确定单元转发的有效数据，并根据所述计数值N，通过计数方式产生对有效数据进行采样的采样时钟。本发明可根据数据头中的检测码通过计数方式确定一个数据周期内的计数值N，然后可根据所述计数值N，通过计数方式产生对有效数据进行采样的采样时钟，因此利用该采样时钟对数据进行采样，便可实现对任意频率的数据进行解码。

Description

一种自适应数据频率的解码电路
技术领域
本发明涉及数据解码领域，尤其涉及一种自适应数据频率的解码电路。
背景技术
目前，4位八段数码管驱动芯片普遍采用的数据频率为1MHZ。4位八段数码管是一种LED数字显示器件，它接收来自单片机的归零码数据，经过内部的解码模块将数据解码，并经由后级模拟驱动将数据显示出来。这种归零码数据的解码时序如下图1所示，数据“0”，数据“1”在采样时钟Clk_samp的上升沿被确定，采样时钟Clk_samp是基准时钟Clk_base的二分频。归零码只占用单片机一根数据线，相比其他的数据传输协议，如I2C，SPI等节约了不少单片机端口，而且数据频率能够达到1MHZ，优势非常明显。然而，某些单片机由于自身的时钟振荡频率较低，不能够构造出1MHZ频率的归零码数据，导致现有的数码管驱动芯片不能够解码这些单片机发送的数据。如果需要正确解码，必须要重新设计数码管驱动芯片。此外，各种低速单片机能够构造出的归零码数据的频率不统一，如果针对每一种数据频率设计一款数码管驱动芯片，成本过大。
发明内容
本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种自适应数据频率的解码电路。
本发明解决其技术问题所采用的技术方案是：构造一种自适应数据频率的解码电路，包括：
数据周期确定单元，用于接收输入数据，根据数据头中的检测码通过计数方式确定一个数据周期内的计数值N，并将剩余的有效数据发往有效数据处理单元；
有效数据处理单元，与所述数据周期确定单元连接，用于接收数据周期确定单元转发的有效数据，并根据所述计数值N，通过计数方式产生对有效数据进行采样的采样时钟。
较佳的，所述检测码的时间长度与数据周期相关，所述数据周期确定单元包括依次连接的第一计数控制模块、第一计数器、存储器，所述第一计数控制模块用于接收输入数据，并在检测码对应的时间长度内控制第一计数器进行计数，所述存储器用于存储第一计数器的所述计数。
较佳的，所述检测码为两个数据周期，第一个数据周期为高电平，第二个数据周期为低电平；
所述第一计数控制模块用于在所述检测码的上升沿的触发下输出有效信号使得所述第一计数器开始计数；以及在检测码的下降沿的触发下输出有效信号使得所述第一计数器停止计数，同时进行复位不再响应剩余数据的上升沿，将剩余数据作为有效数据发往所述有效数据处理单元。
较佳的，所述有效数据处理单元包括采样时钟电路和采样电路，所述采样时钟电路包括第二计数控制模块、第二计数器、比较器、复位模块，所述第二计数控制模块与所述第一计数控制模块、所述第二计数器分别连接，所述比较器与所述第二计数器、存储器、复位模块分别连接，所述复位模块与所述第二计数控制模块、第二计数器分别连接；
其中，所述第二计数控制模块用于接收所述有效数据，并在有效数据的上升沿的触发下输出有效信号使得所述第二计数器开始计数，所述比较器用于将所述计数值N相关的参考值与第二计数器的计数值M进行比较，当所述计数值M达到所述参考值时输出所述采样时钟；所述复位模块用于在接收到所述采样时钟时产生一个复位脉冲以触发所述第二计数控制模块及第二计数器复位。
较佳的，所述存储器为寄存器。
较佳的，所述参考值为N/2取整。
实施本发明的自适应数据频率的解码电路，具有以下有益效果：本发明可根据数据头中的检测码通过计数方式确定一个数据周期内的计数值N，然后可根据所述计数值N，通过计数方式产生对有效数据进行采样的采样时钟，因此利用该采样时钟对数据进行采样，便可实现对任意频率的数据进行解码。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图：
图1传统的解码时序图；
图2是本发明的较佳实施例的结构示意图；
图3是本发明的较佳实施例的解码时序图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的典型实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
本说明书中使用的“第一”、“第二”等包含序数的术语可用于说明各种构成要素，但是这些构成要素不受这些术语的限定。使用这些术语的目的仅在于将一个构成要素区别于其他构成要素。例如，在不脱离本发明的权利范围的前提下，第一构成要素可被命名为第二构成要素，类似地，第二构成要素也可以被命名为第一构成要素。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本发明实施例以及实施例中的技术特征可以相互组合。
参考图2，本发明的自适应数据频率的解码电路包括：
数据周期确定单元100，用于接收输入数据，根据数据头中的检测码通过计数方式确定一个数据周期内的计数值N，并将剩余的有效数据发往有效数据处理单元200，其中，所述检测码的时间长度与数据周期相关；
有效数据处理单元200，与所述数据周期确定单元100连接，用于接收数据周期确定单元100转发的有效数据，并根据所述计数值N，通过计数方式产生对有效数据进行采样的采样时钟。
具体的，所述数据周期确定单元100包括依次连接的第一计数控制模块、第一计数器、存储器，较佳实施例中所述存储器为寄存器。其中，所述第一计数控制模块用于接收输入数据，并在检测码对应的时间长度内控制第一计数器进行计数，所述存储器用于存储第一计数器的所述计数。
较佳实施例中，所述检测码为两个数据周期，第一个数据周期为高电平，第二个数据周期为低电平。需要说明的是，整个数据在检测码的第一个数据周期到来前，数据线保持低电平，如图3。相应的，所述第一计数控制模块用于在所述检测码的上升沿的触发下输出有效信号使得所述第一计数器开始计数；以及在检测码的下降沿的触发下输出有效信号使得所述第一计数器停止计数并将计数值N保存到寄存器中，同时进行复位将自身电路锁定，不再响应剩余数据的上升沿，将剩余数据作为有效数据发往所述有效数据处理单元200。
具体的，所述有效数据处理单元200包括采样时钟电路和采样电路，所述采样时钟电路包括第二计数控制模块、第二计数器、比较器、复位模块，所述第二计数控制模块与所述第一计数控制模块、所述第二计数器分别连接，所述比较器与所述第二计数器、存储器、复位模块分别连接，所述复位模块与所述第二计数控制模块、第二计数器分别连接；
其中，所述第二计数控制模块用于接收所述有效数据，并在有效数据的上升沿的触发下输出有效信号使得所述第二计数器开始计数，所述比较器用于将所述计数值N相关的参考值与第二计数器的计数值M进行比较，当所述计数值M达到所述参考值时输出所述采样时钟；所述复位模块用于在接收到所述采样时钟时产生一个复位脉冲以触发所述第二计数控制模块及第二计数器复位。
本发明在每个数据周期进行一次采样，因此，参考值理论上可以取小于等于N的任意正整数。优选的，在每个数据周期的中心进行一次采样，即所述参考值为N/2取整，即M＝[N/2]时比较器输出采样时钟。当然，还可以在数据周期内的其他位置采样，这时候只需要修改参考值即可，这些都在本发明的保护范围之内。
需要说明的是，解码电路中的第一计数器、第二计数器所基于的基准时钟振荡CLK_BASE要尽可能高，其由模拟电路产生。
下面结合图3，详细说明本发明的工作原理。
首先，图中T表示一个数据周期，当数据DIN经过第一计数控制模块时，检测码上升沿将触发其产生有效信号使得第一计数器开始进行计数，计数值N＝f/f1，N为整数，f为解码电路中的基准时钟振荡CLK_BASE的频率值，f1为数据频率，一般是100KHZ～1MHZ。检测码下降沿时第一计数器停止计数，并且复位第一计数控制模块，让其不再响应剩余数据的上升沿，剩余数据DOUT不再包含检测码，将其作为有效数据发往下一级电路，主要是采样电路和第二计数控制模块；与此同时，第一计数器中的计数值N将被保存到寄存器中；
然后，数据DOUT上升沿触发第二计数控制模块产生有效信号使得第二计数器开始计数，在第二计数器计数过程中，比较器开始工作。当第二计数器中的值满足了M＝[N/2]时，比较器就产生一个时钟信号，该信号即为采样时钟CLK_SAMP。该信号经过后级的复位模块，复位模块将产生一个复位脉冲，对第二计数控制模块及第二计数器进行复位操作，让两者等待下一次的数据上升沿，重新开始计数。如此循环，产生采样数据所需要的所有时钟信号。
综上所述，实施本发明的自适应数据频率的解码电路，具有以下有益效果：本发明可根据数据头中的检测码通过计数方式确定一个数据周期内的计数值N，然后可根据所述计数值N，通过计数方式产生对有效数据进行采样的采样时钟，因此利用该采样时钟对数据进行采样，便可实现对任意频率的数据进行解码。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (4)

1.一种自适应数据频率的解码电路，其特征在于，包括：
数据周期确定单元，用于接收输入数据，根据数据头中的检测码通过计数方式确定一个数据周期内的计数值N，并将剩余的有效数据发往有效数据处理单元；
有效数据处理单元，与所述数据周期确定单元连接，用于接收数据周期确定单元转发的有效数据，并根据所述计数值N，通过计数方式产生对有效数据进行采样的采样时钟；
所述检测码的时间长度与数据周期相关，所述数据周期确定单元包括依次连接的第一计数控制模块、第一计数器、存储器，所述第一计数控制模块用于接收输入数据，并在检测码对应的时间长度内控制第一计数器进行计数，所述存储器用于存储第一计数器的所述计数；
所述有效数据处理单元包括采样时钟电路和采样电路，所述采样时钟电路包括第二计数控制模块、第二计数器、比较器、复位模块，所述第二计数控制模块与所述第一计数控制模块、所述第二计数器分别连接，所述比较器与所述第二计数器、存储器、复位模块分别连接，所述复位模块与所述第二计数控制模块、第二计数器分别连接；
其中，所述第二计数控制模块用于接收所述有效数据，并在有效数据的上升沿的触发下输出有效信号使得所述第二计数器开始计数，所述比较器用于将所述计数值N相关的参考值与第二计数器的计数值M进行比较，当所述计数值M达到所述参考值时输出所述采样时钟；所述复位模块用于在接收到所述采样时钟时产生一个复位脉冲以触发所述第二计数控制模块及第二计数器复位。
2.根据权利要求1所述的自适应数据频率的解码电路，其特征在于，所述检测码为两个数据周期，第一个数据周期为高电平，第二个数据周期为低电平；
所述第一计数控制模块用于在所述检测码的上升沿的触发下输出有效信号使得所述第一计数器开始计数；以及在检测码的下降沿的触发下输出有效信号使得所述第一计数器停止计数，同时进行复位不再响应剩余数据的上升沿，将剩余数据作为有效数据发往所述有效数据处理单元。
3.根据权利要求1所述的自适应数据频率的解码电路，其特征在于，所述存储器为寄存器。
4.根据权利要求1所述的自适应数据频率的解码电路，其特征在于，所述参考值为N/2取整。
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