TW201507360A - 數位脈波寬度產生器及其產生方法 - Google Patents

Abstract

一種數位脈波寬度產生器及其產生方法。數位脈波寬度產生方法包括：依據脈波資料之第一組位元產生第一週期，第一週期包含一區間，設定複數第一相位信號在該區間內為第一邏輯值且在該區間後根據複數第一相位時脈信號產生，並設定複數第二相位信號在第一週期內為第一邏輯值且在第一週期後根據複數第二相位時脈信號產生，其中，該區間之開始時間與第一週期之開始時間相同，該區間之結束時間早於第一週期之結束時間，第一相位時脈信號和第二相位時脈信號為不同相位的時脈信號；以及依據脈波資料之第二組位元選擇第一相位信號或第二相位信號中之第一信號作為脈波信號。

Description

數位脈波寬度產生器及其產生方法

本揭露是有關於一種脈波信號產生器及其方法，且特別是有關於一種數位脈波寬度產生器及其產生方法。

脈波寬度調變(Pulse Width Modulation，PWM)之用途非常廣泛，可以利用切換的方式來達成電路規格的目標，相關應用包含生醫、工業、科學、智慧電網等用途。一般用以使用類比的方式實現脈波寬度產生器，然而多數的類比脈波寬度產生器之面積較大，反應時間亦較慢，並且可能因製程不同而需重新設計電路。因此，目前數位脈波寬度產生器已成為脈波寬度產生器的發展趨勢之一。

本揭露提供一種數位脈波寬度產生器及其產生方法，可以產生數位脈波信號。

本揭露提供一種數位脈波寬度產生方法，其包括：依據脈波資料之第一組位元產生一第一週期，該第一週期包含一區間，設定複數第一相位信號在該區間內為第一邏輯值，在該區間結束後該些第一相位信號根據複數第一相位 時脈信號產生，並設定複數第二相位信號在該第一週期內為該第一邏輯值，在該第一週期結束後該些第二相位信號根據複數第二相位時脈信號產生，其中，該區間之開始時間與該第一週期之開始時間相同，該區間之結束時間早於該第一週期之結束時間，該些第一相位時脈信號和該些第二相位時脈信號為不同相位的時脈信號；以及依據該脈波資料之第二組位元選擇該些第一相位信號或該些第二相位信號中之第一信號作為脈波信號。

本揭露另提供一種數位脈波寬度產生器，其包括一相位控制電路以及一相位選擇電路。該相位控制電路係接收一脈波資料之第一組位元以產生第一週期，該第一週期包含一區間，設定複數第一相位信號在該區間內為第一邏輯值，在該區間結束後該些第一相位信號根據複數第一相位時脈信號產生，並設定複數第二相位信號在該第一週期內為該第一邏輯值，在該第一週期結束後該些第二相位信號根據複數第二相位時脈信號產生，其中，該區間之開始時間與該第一週期之開始時間相同，該區間之結束時間早於該第一週期之結束時間，該些第一相位時脈信號和該些第二相位時脈信號為不同相位的時脈信號。而該相位選擇電路係耦接至該相位控制電路以接收該些第一相位信號和該些第二相位信號，並接收該脈波資料之第二組位元以選擇該些第一相位信號或該些第二相位信號中之一第一信號作為脈波信號。

基於上述之內容，本揭露之實施例所提供的數位脈波 寬度產生器及其產生方法，將可以產生高解析度與高線性度之數位脈波。

為使本揭露的以上敘述更容易了解，下文特舉數個實施例，並配合所附圖式詳述如下。

100、400、800、1100‧‧‧數位脈波寬度產生器

110‧‧‧多相位時脈產生器

1102‧‧‧相位非重疊電路

1104‧‧‧閘極驅動器

1106‧‧‧電力轉換器

120、820‧‧‧相位控制電路

130‧‧‧相位選擇電路

422、822‧‧‧相位致能電路

424、824‧‧‧第一計數器

432‧‧‧多工器

434‧‧‧暫存器

840‧‧‧第二計數器

BUF_1、BUF_2‧‧‧緩衝器

CNT1‧‧‧第一計數值

CNT2‧‧‧第二計數值

CTRL_1‧‧‧第一控制信號

CTRL_11‧‧‧第一致能控制信號

CTRL_2‧‧‧第二控制信號

CTRL_21‧‧‧第二致能控制信號

D‧‧‧輸入端

DP‧‧‧脈波信號

FF_0~FF_n‧‧‧正反器

INV1~INV4‧‧‧差動反向器

LD_1‧‧‧第一載入信號

LD_2‧‧‧第二載入信號

m‧‧‧設定值

PE[0]~PE[n]‧‧‧相位信號

PE[k+1]~PE[n]‧‧‧第二相位信號

PER_1‧‧‧第一週期

PER_2‧‧‧第二週期

PER_DATA‧‧‧週期資料

PH[0]~PH[n]‧‧‧相位時脈信號

PH[k+1]~PH[n]‧‧‧第二相位時脈信號

PW_DATA‧‧‧脈波資料

PW_M‧‧‧第一組位元

PW_L‧‧‧第二組位元

Q‧‧‧輸出端

S202、S204、S502~S510‧‧‧步驟

SEL‧‧‧選擇信號

t71、t72、t91、t92、t93、t94、t95‧‧‧時間

TI_1‧‧‧區間

VDD‧‧‧電源

第1圖係繪示本揭露之數位脈波寬度產生器之一實施例的電路方塊示意圖。

第2圖係繪示本揭露之數位脈波寬度產生方法的流程示意圖。

第3圖係繪示本揭露第1圖之多相位時脈產生器的電路方塊示意圖。

第4圖係繪示本揭露之數位脈波寬度產生器之另一實施例的電路方塊示意圖。

第5圖係繪示本揭露之數位脈波寬度產生方法的另一流程示意圖。

第6圖係繪示本揭露第4圖之相位致能電路的電路方塊示意圖。

第7圖係繪示本揭露之數位脈波寬度產生器的一種訊號波形圖。

第8圖係繪示本揭露之數位脈波寬度產生器之另一實施例的電路方塊示意圖。

第9圖係繪示本揭露之數位脈波寬度產生器的另一種訊號波形圖。

第10圖係繪示本揭露之數位脈波寬度產生器的另一 種訊號波形圖。

第11圖係繪示本揭露之數位脈波寬度產生器的測試電路方塊示意圖。

第12A圖至12C圖係繪示本揭露之數位脈波寬度產生器的量測結果。

在本揭露之說明書與申請專利範圍中，用語「耦接」可以指任何直接或間接的連接手段，例如當提到第一裝置耦接至第二裝置時，指的是第一裝置可以直接與第二裝置連接，或是第一裝置可以透過其他裝置或手段連接至第二裝置。

第1圖係繪示本揭露之數位脈波寬度產生器100之一實施例的電路方塊示意圖。如圖所示，數位脈波寬度產生器100可以是型樣產生器(Pattern Generator)，且可以利用數位電路實現，但不限於此。數位脈波寬度產生器100包括多相位時脈產生器110、相位控制電路120和相位選擇電路130，相位控制電路120分別耦接至多相位時脈產生器110和相位選擇電路130。多相位時脈產生器110係產生多個不同相位的相位時脈信號PH[0]~PH[n]，第一相位時脈信號PH[0]~PH[k]和第二相位時脈信號PH[k+1]~PH[n]輸入至相位控制電路120；而相位控制電路120係根據脈波資料PW_DATA的第一組位元PW_M產生相位信號PE[0]~PE[n]，第一相位信號PE[0]~PE[k]和第二相位信號PE[k+1]~PE[n]輸入至相位選擇電路130，上述n為正 整數，k為小於n的正整數。另相位選擇電路130係根據脈波資料PW_DATA的第二組位元PW_L選擇相位信號PE[0]~PE[n]中的一個第一信號(未繪示)作為脈波信號DP。

在本實施例中，脈波資料PW_DATA的第一組位元PW_M可以是較高次位元(most significant bits，MSB)，而脈波資料PW_DATA的第二組位元PW_L可以是較低次位元(least significant bits，LSB)，但本揭露並不以此為限。在另一實施例中，脈波資料PW_DATA的第一組位元PW_M可以是較低次位元，而脈波資料PW_DATA的第二組位元PW_L可以是較高次位元。第一組位元PW_M的位元數可以與第二組位元PW_L的位元數相同，也可以不同。例如，脈波資料PW_DATA包括8個位元，前4個位元為較高次位元，後4個位元為較低次位元，因此該脈波資料PW_DATA之第一組位元PW_M可以是較高次位元與較低次位元其中一者，而第二組位元PW_L可以是較高次位元與較低次位元其中另一者。

第2圖係繪示本揭露之數位脈波寬度產生方法的流程示意圖，亦請一併參照第1圖。在步驟S202中，相位控制電路120依據脈波資料PW_DATA的第一組位元PW_M產生第一週期，並根據一設定值m(未繪示)使第一週期包含一區間，並設定第一相位信號PE[0]~PE[k]在該區間內為第一邏輯值，在該區間結束後第一相位信號PE[0]~PE[k]由第一相位時脈信號PH[0]~PH[k]產生，並設定第二相位 信號PE[k+1]~PE[n]在第一週期內為第一邏輯值，在第一週期後第二相位信號PE[k+1]~PE[n]由第二相位時脈信號PH[k+1]~PH[n]產生，其中，該區間之開始時間與第一週期之開始時間相同，該區間之結束時間早於第一週期之結束時間。在步驟S204中，相位選擇電路130依據脈波資料之第二組位元PW_L選擇第一相位信號PE[0]~PE[k]或第二相位信號PE[k+1]~PE[n]中之一第一信號作為脈波信號DP。在本實施例中，第一邏輯值可以是高邏輯位準，也可以是低邏輯位準。

值得一提的是，雖然第2圖繪示步驟S202先於步驟S204，但本揭露不以此為限。在另一實施例中，相位選擇電路130可以根據脈波資料PW_DATA之第二組位元PW_L先行選擇第一相位信號PE[0]~PE[k]或第二相位信號PE[k+1]~PE[n]中之一第一信號作為脈波信號DP，也就是說，步驟S202可以早於步驟S204。而在又一實施例中，步驟S202亦可與步驟S204同時進行。

第3圖係繪示本揭露第1圖之多相位時脈產生器110的電路方塊示意圖。多相位時脈產生器110可以是環式振盪器(Ring Oscillator)，並可藉由複數差動反向器相互耦接而產生相位時脈信號PH[0]~PH[n]。例如，在本實施例中，差動反向器INV1~INV4相互耦接而產生相位時脈信號PH[0]~PH[7]。差動反向器INV1的正向輸出端耦接至差動反向器INV2的反向輸入端並輸出相位時脈信號PH[0]，而差動反向器INV1的反向輸出端耦接至差動反向器INV2的 正向輸入端並輸出相位時脈信號PH[4]。同理，差動反向器INV2和差動反向器INV3可以此類推。另差動反向器INV4的正向輸出端耦接至差動反向器INV1的正向輸入端並輸出相位時脈信號PH[3]，而差動反向器INV4的反向輸出端耦接至差動反向器INV1的負向輸入端並輸出相位時脈信號PH[7]。

第4圖係繪示本揭露之數位脈波寬度產生器400之另一實施例的電路方塊示意圖。數位脈波寬度產生器400可以是型樣產生器，且其相關說明可參照第1圖所示數位脈波寬度產生器100而類推之，故不再贅述。在第4圖所示之實施例中，相位控制電路120包括相位致能電路422和第一計數器424，而相位選擇電路130包括多工器432和暫存器434。

在本實施例中，相位致能電路422係耦接多相位時脈產生器110、第一計數器424和多工器432，並接收多相位時脈產生器110產生的相位時脈信號PH[0]~PH[n]和第一計數器424產生的第一控制信號CTRL_1、第二控制信號CTRL_2以產生相位信號PE[0]~PE[n]。在一實施例中，當第一控制信號CTRL_1為低邏輯位準(CTRL_1=0)時，第一相位信號PE[0]~PE[k]為低邏輯位準，而當第一控制信號CTRL_1為高邏輯位準(CTRL_1=1)時，第一相位信號PE[0]~PE[k]由第一相位時脈信號PH[0]~PH[k]產生；同樣地，當第二控制信號CTRL_2為低邏輯位準(CTRL_2=0)時，第二相位信號PE[k+1]~PE[n]為低邏輯位準，而當第二控制 信號CTRL_2為高邏輯位準(CTRL_2=1)時，第二相位信號PE[k+1]~PE[n]由第二相位時脈信號PE[k+1]~PE[n]產生。但在另一實施例中，當第一控制信號CTRL_1為高邏輯位準時，第一相位信號PE[0]~PE[k]為低邏輯位準，而當第一控制信號CTRL_1為低邏輯位準時，第一相位信號PE[0]~PE[k]由第一相位時脈信號PH[0]~PH[k]產生。在又一實施例中，當第一控制信號CTRL_1為第一邏輯值時，第一相位信號PE[0]~PE[k]為第一邏輯值或第二邏輯值，而當第一控制信號CTRL_1為第二邏輯值時，第一相位信號PE[0]~PE[k]由第一相位時脈信號PH[0]~PH[k]產生。上述第一邏輯值與第二邏輯值皆可為高邏輯位準或低邏輯位準，且第一邏輯值與第二邏輯值不同，第二相位信號PE[k+1]~PE[n]的產生方式可以第一相位信號PE[0]~PE[k]的產生方式類推之。

在本實施例中，相位信號PE[0]~PE[n]分為第一相位信號PE[0]~PE[k]和第二相位信號PE[k+1]~PE[n]兩個群組，係分別受第一控制信號CTRL_1和第二控制信號CTRL_2控制，但本揭露不以此為限。在另一實施例中，相位信號PE[0]~PE[n]也可分為三個群組或更多群組，以下以三個群組為例，例如第四相位信號PE[0]~PE[m]、第五相位信號PE[m+1]~PE[r]和第六相位信號PE[r+1]~PE[n]，係分別受第四控制信號CTRL_4、第五控制信號CTRL_5和第六控制信號CTRL_6控制，當第四控制信號CTRL_4為低邏輯位準時，第四相位信號PE[0]~PE[m]為 低邏輯位準，而當第四控制信號CTRL_4為高邏輯位準時，第四相位信號PE[0]~PE[m]由第四相位時脈信號PH[0]~PH[m]產生；第五相位信號PE[m+1]~PE[r]和第六相位信號PE[r+1]~PE[n]可以此類推，在此不再贅述。

第一計數器424係耦接多相位時脈產生器110、相位致能電路422和暫存器434，多相位時脈產生器110產生的相位時脈信號PH[0]輸入至第一計數器424作為計數所需的時脈信號，第一計數器424根據第一載入信號LD_1將脈波資料PW_DATA之第一組位元PW_M載入，使得第一控制信號CTRL_1和第二控制信號CTRL_2均為第一邏輯值(例如低邏輯位準)，此時第一控制信號CTRL_1和第二控制信號CTRL_2為禁能(disable)，之後第一計數器424由第一組位元PW_M開始根據相位時脈信號PH[0]計數，此時可為第2圖所述第一週期和該區間的開始時間，每個時脈週期(clock cycle)向下減1，直至到達設定值m，使得第一控制信號CTRL_1為第二邏輯值(例如高邏輯位準)，此時第一控制信號CTRL_1為致能(enable)，此時可為上述區間的結束時間；第一計數器424繼續向下計數至0，使得第二控制信號CTRL_2為第二邏輯值，此時第二控制信號CTRL_2為致能，此時可為上述第一週期的結束時間；第一計數器424產生第一載入信號LD_1，以將下一筆脈波資料PW_DATA之第一組位元PW_M載入第一計數器424，並將第一載入信號LD_1輸出至暫存器434；並且，在第一計數器424計數至0後的一個相位時脈信號PH[0]時脈週期 內，上述相位致能電路422產生的相位信號PE[0]~PE[n]皆會根據相位信號PH[0]~PH[n]產生由第一邏輯值轉變為第二邏輯值的變化。設定值m可為一固定在計數器中的數值，亦可為一輸入值，也可為第一計數器424中可供設定記憶單元(如暫存器)等的數值。在本實施例中，設定值m為1。第一控制信號CTRL_1和第二控制信號CTRL_2可由第一計數器424的計數位元產生，例如第一計數器424為6個位元的計數器，其位元為b5~b0，第一控制信號CTRL_1可以是位元b5~b1利用及閘(AND gate)產生，第二控制信號CTRL_2可以是位元b5~b0利用及閘產生，但本揭露不以此為限。

在本實施例中，第一計數器424由第一組位元PW_M向下計數至0，但本揭露不以此為限。在另一實施例中，第一計數器424可由0向上計數至第一組位元PW_M，亦可由一特定值向上或向下計數至第一組位元PW_M並加或減另一特定值，也可由第一組位元PW_M加或減一特定值並向上或向下計數至另一特定值。在又一實施例中，第一計數器424在每個時脈週期減或加i，i為正整數。值得一提的是，第一計數器424作為計數所需的時脈信號不一定是相位時脈信號PH[0]，也可以是相位時脈信號PH[1]~PH[n]其中一個相位時脈信號。

暫存器434係耦接第一計數器424和多工器432，並根據第一載入信號LD_1將脈波資料PW_DATA之第二組位元PW_L存入暫存器434，以使該暫存器434輸出選擇信號 SEL至多工器432。在另一實施例中，暫存器434可為其他記憶單元，例如隨機存取記憶體(random access memory，RAM)等。

值得注意的是，根據第一載入信號LD_1將脈波資料PW_DATA之第一組位元PW_M載入第一計數器424和將脈波資料PW_DATA之第二組位元PW_L存入暫存器434的動作，可不需要與計數時的相位時脈信號PH[0]同步，而可在第一計數器424計數至0時，即發出第一載入信號LD_1將脈波資料PW_DATA載入，亦即利用非同步的方式載入。

多工器432係耦接暫存器434和相位致能電路422，並接收選擇信號SEL和相位信號PE[0]~PE[n]，以選擇對應於選擇信號SEL的第一信號(未繪示)作為脈波信號DP。

第5圖係繪示本揭露之數位脈波寬度產生方法的另一流程示意圖，亦請一併參照第4圖。在步驟S502中，根據第一載入信號LD_1將脈波資料PW_DATA的第二組位元PW_L存入暫存器434，並將脈波資料PW_DATA的第一組位元PW_M存入第一計數器424，以使第一控制信號CTRL_1和第二控制信號CTRL_2為0，並使第一相位信號PE[0]~PE[k]和第二相位信號PE[k+1]~PE[n]為第一邏輯值，此時可為第2圖所述第一週期和該區間的開始時間。

在步驟S504中，暫存器434輸出選擇信號SEL到多工器432中，以選擇第一相位信號PE[0]~PE[k]和第二相位信號PE[k+1]~PE[n]中的第一信號作為脈波信號DP。在 一實施例中，選擇的第一信號在下一次載入之前不會改變，例如脈波資料PW_DATA的第二組位元PW_L的數值為2，則根據第一載入信號LD_1將數值2存入暫存器434，並輸出選擇信號SEL(數值為2)，且選擇相位信號PE[2]作為第一信號，直到下一次載入為止；若下一次根據第一載入信號LD_1將數值5存入暫存器434，則選擇相位信號PE[5]作為第一信號，直到下一次載入為止。

在步驟S506中，第一計數器424根據載入的第一組位元PW_M值以相位時脈信號PH[0]向下計數，每一個相位時脈信號PH[0]的時脈週期減1。在步驟S508中，當第一計數器424計數至設定值m時，此時可為上述區間的結束時間，則第一計數器424將第一控制信號CTRL_1設為1，使第一相位信號PE[0]~PE[k]由第一相位時脈信號PH[0]~PH[k]產生，且第一計數器424繼續向下計數。在步驟S510中，當第一計數器424計數至0時，此時可為上述第一週期的結束時間，則第一計數器424將第二控制信號CTRL_2設為1，使第二相位信號PE[k+1]~PE[n]由第二相位時脈信號PH[k+1]~PH[n]產生。當多工器432選擇的第一信號所對應的相位信號有一上升邊緣(rising edge)時，則將脈波信號DP轉變為第二邏輯值。例如，多工器432選擇相位信號PE[2]作為脈波信號DP，當相位時脈信號PH[2]有一上升邊緣時，則將脈波信號DP轉變為第二邏輯值。在另一實施例中，脈波信號DP轉變為第二邏輯值，則是在第一信號所對應的相位信號有一下降邊緣(falling edge)時。

在另一實施例中，在上述區間後(第一控制信號CTRL_1為致能)，當第一相位時脈信號PH[0]~PH[k]有上升邊緣時，對應的該些第一相位信號PE[0]~PE[k]由第一邏輯值轉換為第二邏輯值；以及在第一週期後(第二控制信號CTRL_2為致能)，當該些第二相位時脈信號PH[k+1]~PH[n]有上升邊緣時，對應的該些第二相位信號PE[k+1]~PE[n]由該第一邏輯值轉換為該第二邏輯值，使得當多工器432選擇的第一信號所對應的相位信號有一上升邊緣時，將脈波信號DP轉變為第二邏輯值。在另一實施例中，在上述區間後，當第一相位時脈信號PH[0]~PH[k]有下降邊緣時，將對應的該些第一相位信號PE[0]~PE[k]由第一邏輯值轉換為第二邏輯值；以及在第一週期後，當該些第二相位時脈信號PH[k+1]~PH[n]有下降邊緣時，將對應的該些第二相位信號PE[k+1]~PE[n]由該第一邏輯值轉換為該第二邏輯值，使得當多工器432選擇的第一信號所對應的相位信號有一下降邊緣時，將脈波信號DP轉變為第二邏輯值。

第6圖係繪示本揭露第4圖之相位致能電路422的電路方塊示意圖。相位致能電路422包含n個正反器(Flip-Flop)FF_0~FF_n。正反器FF_0~FF_n的輸入端D耦接至電源VDD以提供高邏輯位準，正反器FF_0~FF_n的時脈輸入端耦接至相位時脈信號PH[0]~PH[n]，正反器FF_0~FF_n的輸出端Q耦接至相位信號PE[0]~PE[n]；而正反器FF_0~FF_k的重置(Reset)端耦接至第一致能控制 信號CTRL_11，正反器FF_k+1~FF_n的重置端耦接至第二致能控制信號CTRL_21。第一致能控制信號CTRL_11與第二致能控制信號CTRL_21分別為相位致能電路422接收第一控制信號CTRL_1和第二控制信號CTRL_2所對應產生而與相位時脈信號PH[0]同步的控制信號。在一實施例中，亦可加上緩衝器以調整第一致能控制信號CTRL_11和/或第二致能控制信號CTRL_21到正反器的時間和信號強度，例如本實施例之緩衝器BUF_1及緩衝器BUF_2。

在本實施例中，當第一致能控制信號CTRL_11為0(低邏輯位準)時，此時第一致能控制信號CTRL_11為禁能，第一相位信號PE[0]~PE[k]被重置為0，而當第一致能控制信號CTRL_11為1(高邏輯位準)時，此時第一致能控制信號CTRL_11為致能，第一相位信號PE[0]~PE[k]則根據第一相位時脈信號PH[0]~PH[k]產生。以正反器FF_1為例，當第一致能控制信號CTRL_11為0時，正反器FF_1的輸出端Q為0，使得相位信號PE[1]為0；而當第一致能控制信號CTRL_11為1時，若相位時脈信號PH[1]有一上升邊緣，則會使正反器FF_1之輸入端D輸出至輸出端Q，並使得相位信號PE[1]為1。同理，當第二致能控制信號CTRL_21為0時，此時第二致能控制信號CTRL_21為禁能，第二相位信號PE[k+1]~PE[n]被重置為0，而當第二致能控制信號CTRL_21為1，此時第二致能控制信號CTRL_21為致能，則第一相位信號PE[k+1]~PE[n]將根據第二相位時脈信號PH[k+1]~PH[n]產生。

第7圖係繪示本揭露之數位脈波寬度產生器400之一種訊號波形圖，亦請一併參照第4圖。脈波信號DP與第一載入信號LD_1的縱軸為邏輯位準，例如電壓值等可表現邏輯1或邏輯0的電氣特性。第一計數器424的計數值設為第一計數值CNT1，其縱軸表示計數值。如第7圖所示，在時間t71時，第一計數值CNT1為0，因此第一計數器424會使第一載入信號LD_1由0改變成1，以使第一計數器424將脈波資料PW_DATA之第一組位元PW_M載入，並使脈波信號DP根據相位信號PE[0]~PE[n]的第一信號(未繪示)產生一上升邊緣；而在時間t71後，第一計數器424向下計數，直到時間t72再將第一組位元PW_M載入，並使脈波信號DP產生另一上升邊緣，以此類推之。

第8圖係繪示本揭露之數位脈波寬度產生器800之另一實施例的電路方塊示意圖。數位脈波寬度產生器800可以是數位脈寬調變器(Digital Pulse Width Modulator，DPWM)，且其相關說明可參照第4圖所示數位脈波寬度產生器400而類推之。與第4圖之數位脈波寬度產生器400不同的是，在第8圖之數位脈波寬度產生器800中，將由第二計數器840產生第二載入信號LD_2，使得脈波資料PW_DATA之第一組位元PW_M和第二組位元PW_L分別載入第一計數器824及暫存器434中。第8圖所述多相位時脈產生器110、相位致能電路822、第一計數器824、多工器432及暫存器434等，亦可分別參照第4圖所述多相位時脈產生器110、相位致能電路422、第一計數器424、多 工器432及暫存器434等說明而類推之。

在本實施例中，第一計數器824可以不產生第一載入信號LD_1；或者，第一計數器824可以產生第一載入信號LD_1，但不作為脈波資料PW_DATA載入第一計數器824和暫存器434的載入信號之用。

第二計數器840係耦接多相位時脈產生器110、第一計數器824和暫存器434，多相位時脈產生器110產生的相位時脈信號PH[0]輸入至第二計數器840作為計數所需的時脈信號，第二計數器840根據第二載入信號LD_2將週期資料PER_DATA載入，之後第二計數器840由週期資料PER_DATA開始根據相位時脈信號PH[0]計數，每個時脈週期向下減1直至計數值為0，再產生第二載入信號LD_2將下一筆週期資料PER_DATA載入第二計數器840，並輸出至第一計數器824和暫存器434以載入脈波資料PW_DATA之第一組位元PW_M和第二組位元PW_L。

值得注意的是，根據第二載入信號LD_2將週期資料PER_DATA載入第二計數器840、將脈波資料PW_DATA之第一組位元PW_M載入第一計數器824、和將脈波資料PW_DATA之第二組位元PW_L存入暫存器434等動作，可不需要與計數時的相位時脈信號PH[0]同步，而可在第二計數器840計數至0時，即發出第二載入信號LD_2將週期資料PER_DATA和脈波資料PW_DATA載入，也就是說，可以利用非同步的方式載入。

在本實施例中，第二計數器840由脈波資料PW_DATA 向下計數至0，但本揭露不以此為限。在另一實施例中，第二計數器840可由0向上計數至脈波資料PW_DATA，亦可由一特定值向上或向下計數至脈波資料PW_DATA並加或減另一特定值，也可由脈波資料PW_DATA加或減一特定值並向上或向下計數至另一特定值。在又一實施例中，第二計數器840在每個時脈週期減或加i，i為正整數。值得一提的是，第二計數器840作為計數所需的時脈信號不一定是相位時脈信號PH[0]，也可以是相位時脈信號PH[0]~PH[n]其中一個相位時脈信號，只要與第一計數器824計數的時脈信號相同即可。

在本實施例中，第一計數器824和第二計數器840皆是利用相位時脈信號PH[0]計數，但本揭露不以此為限，第一計數器824和第二計數器840可以利用不同的相位時脈信號計數，例如第一計數器824利用相位時脈信號PH[1]計數，第二計數器840利用相位時脈信號PH[4]計數。

第9圖係繪示本揭露之數位脈波寬度產生器800的另一種訊號波形圖，亦請一併參照第6圖及第8圖。在本實施例中，將脈波資料PW_DATA之第一組位元PW_M設為5，脈波資料PW_DATA之第二組位元PW_L設為2，而在相位時脈信號PH[0]~PH[n]和相位信號PE[0]~PE[n]中，將n設為3，k設為1。因此，第一相位時脈信號PH[0]~PH[k]和第一相位信號PE[0]~PE[k]分別為第一相位時脈信號PH[0]~PH[1]和第一相位信號PE[0]~PE[1]，第二相位時脈信號PH[k+1]~PH[n]和第二相位信號PE[k+1]~PE[n]分 別為第二相位時脈信號PH[2]~PH[3]和第二相位信號PE[3]~PE[3]。

在時間t91將週期資料PER_DATA(未繪示)、數值5和數值2分別載入第二計數器840、第一計數器824和暫存器434後，使第二計數器840和第一計數器824開始向下計數，此時相位信號PE[0]~PE[3]都被設定為邏輯0，且多工器432選擇相位信號PE2作為脈波信號DP，因此脈波信號DP亦為邏輯0。在時間t92，第一計數器824計數到1，此時第一相位信號PE[0]~PE[1]開始依序根據第一相位時脈信號PH[0]~PH[1]產生。值得注意的是，雖然第9圖所繪示的第一相位信號PE[0]~PE[1]在時間t93時或之後才由邏輯0轉變為邏輯1，然而本領域具有通常知識者可知第6圖之正反器FF_0中，第一致能控制信號CTRL_11由於與相位時脈信號PH[0]同步，正反器FF_0的重置端為邏輯1的時間與相位時脈信號PH[0]在時間t92的上升邊緣相較之下較晚，於是相位時脈信號PH[0]影響相位信號PE[0]的時間為時間t93時的上升邊緣。同理，由於操作頻率較快、相位時脈信號較精細、第一致能控制信號CTRL_11到正反器的重置端間存在緩衝器或其他原因，相位時脈信號PH[1]影響相位信號PE[1]的時間為時間t93時的上升邊緣之後。

在時間t93時，第一計數器824計數到0，此時第二相位信號PE[2]~PE[3]開始依序根據第二相位時脈信號PH[2]~PH[3]產生，由於選擇第二相位時脈信號PH[2]作為脈波 信號DP，因此在第二相位時脈信號PH[2]由邏輯0轉變為邏輯1時，脈波信號DP也由邏輯0轉變為邏輯1。在第一計數器824計數到0的下一個時脈週期前(即時間t94前)，所有的相位信號PE[0]~PE[3]都會由邏輯0轉變為邏輯1。

之後，第二計數器840繼續向下計數至0，此時為時間t95，第二計數器840產生第二載入信號LD_2以載入下一筆週期資料PER_DATA、脈波資料PW_DATA之第一組位元PW_M和第二組位元PW_L，並使相位信號PE[0]~PE[3]都被設定為邏輯0，脈波信號DP也對應的由邏輯1轉變為邏輯0。

第10圖係繪示本揭露之數位脈波寬度產生器800的另一種訊號波形圖，亦請一併參照第8圖。脈波信號DP與第二載入信號LD_2的縱軸為邏輯位準，例如電壓值等可表現邏輯1或邏輯0的電氣特性。第一計數器824和第二計數器840的計數值分別設為第一計數值CNT1和第二計數值CNT2，其縱軸表示計數值。如第10圖所示，當第二計數器840計數至0時，第二計數器840產生第二載入信號LD_2使脈波信號DP為邏輯0；而當第一計數器824計數至0時，則脈波信號DP根據選擇的相位信號(未繪示)轉變為邏輯1，直到第二計數器840計數至0時，再使該脈波信號DP轉變為邏輯0。以此可根據不同的脈波資料PW_DATA，使脈波信號DP有不同的脈寬(pulse width)，也可以有不同的責任週期(duty cycle)。

第11圖係繪示本揭露之數位脈波寬度產生器1100的 測試電路方塊示意圖。如圖所示，數位脈波寬度產生器1100依序耦接相位非重疊(phase non-overlapping)電路1102、閘極驅動器(gate driver)1104及電力轉換器(power converter)1106。在本實施例中，數位脈波寬度產生器1100為一數位脈寬調變器，測試電路的數位脈寬調變器為13位元，操作於1百萬赫(MHz)，解析度為120微微秒(pico-second，ps)。

第12A圖至第12C圖係繪示本揭露之數位脈波寬度產生器1100的量測結果，亦請一併參照第11圖。數位脈波寬度產生器1100為13位元之數位脈寬調變器，並可分為高位元群組b12~b8、中位元群組b8~b4及低位元群組b4~b0。第12A圖、第12B圖與第12C圖係分別為高位元群組b12~b8、中位元群組b8~b4及低位元群組b4~b0的量測結果，並各自表示為粗略範圍(coarse range)、中間範圍(middle range)及精細範圍(fine range)。座標軸之橫軸為各位元群組所表現的編碼(code)，縱軸則為責任週期。所測得的微分非線性(differential nonlinearity,DNL)在粗略範圍、中間範圍、精細範圍分別為-0.059~0.148、-0.178~0.184、-0.182~0.176個LSB，積分非線性(integral nonlinearity，INL)則分別為-0.549~0.026、-0.166~0.040、-0.593~0.459個LSB。

由上可知，本揭露係採用多相位時脈產生器產生數位脈波寬度產生器的低位元，每一個循環利用計數器來完成高位元，並藉由相位致能電路的邏輯控制進行訊號同步， 以實現高解析度與高線性度之數位脈波寬度產生器。

雖然本揭露已以實施例揭露如上述，然而不應以此限制本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，皆可做改變和潤飾，因此本揭露之保護範圍應以申請專利範圍為準。

110‧‧‧多相位時脈產生器

130‧‧‧相位選擇電路

432‧‧‧多工器

434‧‧‧暫存器

800‧‧‧數位脈波寬度產生器

820‧‧‧相位控制電路

822‧‧‧相位致能電路

824‧‧‧第一計數器

840‧‧‧第二計數器

CTRL_1‧‧‧第一控制信號

CTRL_2‧‧‧第二控制信號

DP‧‧‧脈波信號

LD_2‧‧‧第二載入信號

PE[0]~PE[n]‧‧‧相位信號

PE[k+1]~PE[n]‧‧‧第二相位信號

PER_DATA‧‧‧週期資料

PH[0]~PH[n]‧‧‧相位時脈信號

PH[k+1]~PH[n]‧‧‧第二相位時脈信號

PW_DATA‧‧‧脈波資料

PW_M‧‧‧第一組位元

PW_L‧‧‧第二組位元

SEL‧‧‧選擇信號

Claims (21)

1. 一種數位脈波寬度產生方法，其包括：依據一脈波資料之第一組位元產生一第一週期，該第一週期包含一區間，設定複數第一相位信號在該區間內為一第一邏輯值，在該區間結束後該些第一相位信號根據複數第一相位時脈信號產生，並設定複數第二相位信號在該第一週期內為該第一邏輯值，在該第一週期結束後該些第二相位信號根據複數第二相位時脈信號產生，其中，該區間之開始時間與該第一週期之開始時間相同，該區間之結束時間早於該第一週期之結束時間，該些第一相位時脈信號和該些第二相位時脈信號為不同相位的時脈信號；以及依據該脈波資料之第二組位元選擇該些第一相位信號或該些第二相位信號中之一第一信號作為一脈波信號。
2. 如申請專利範圍第1項所述之數位脈波寬度產生方法，更包括：依據一載入信號將該第一組位元載入一第一計數器；以及依據該載入信號將該第二組位元載入一暫存器。
3. 如申請專利範圍第2項所述之數位脈波寬度產生方法，其中，依據該脈波資料之該第二組位元選擇該些第一相位信號或該些第二相位信號中之該第一信號的步驟更包括： 輸入該些第一相位信號和該些第二相位信號至一多工器；以及輸入該暫存器的數值至該多工器藉以選擇該第一信號。
4. 如申請專利範圍第2項所述之數位脈波寬度產生方法，其中，依據該脈波資料之該第一組位元產生該第一週期，該第一週期包含該區間的步驟更包括：該第一計數器向下計數至一設定值以形成該區間；以及該第一計數器向下計數至零以形成該第一週期。
5. 如申請專利範圍第4項所述之數位脈波寬度產生方法，其中，該第一計數器根據該些時脈信號的一第一時脈信號計數，並且在該第一計數器計數至零後的一個時脈週期內，該些第一相位信號與該些第二相位信號根據該些第一相位時脈信號和該些第二相位時脈信號由該第一邏輯值轉變為一第二邏輯值。
6. 如申請專利範圍第4項所述之數位脈波寬度產生方法，更包括：當該第一計數器計數至零時，則產生該載入信號。
7. 如申請專利範圍第4項所述之數位脈波寬度產生方法，更包括：依據該載入信號將一週期資料載入一第二計數器；以及當該第二計數器向下計數至零時，則產生該載入 信號。
8. 如申請專利範圍第1項所述之數位脈波寬度產生方法，其中，依據該脈波資料之該第一組位元產生該第一週期，該第一週期包含該區間，並設定該些第一相位信號在該區間內為該第一邏輯值，在該區間後該些第一相位信號根據該些第一相位時脈信號產生，並設定該些第二相位信號在該第一週期內為該第一邏輯值，在該第一週期後該些第二相位信號根據該些第二相位時脈信號產生的步驟更包括：在該區間後，當該些第一相位時脈信號有上升邊緣或下降邊緣時，對應的該些第一相位信號由該第一邏輯值轉換為一第二邏輯值；以及在該第一週期後，當該些第二相位時脈信號有上升邊緣或下降邊緣時，對應的該些第二相位信號由該第一邏輯值轉換為該第二邏輯值。
9. 如申請專利範圍第1項所述之數位脈波寬度產生方法，其中，該脈波資料包括較高次位元(MSB)及較低次位元(LSB)，該第一組位元為該較高次位元與該較低次位元其中一者，該第二組位元為該較高次位元與該較低次位元其中另一者。
10. 一種數位脈波寬度產生器，包括：一相位控制電路，用以接收一脈波資料之第一組位元以產生一第一週期，該第一週期包含一區間，設定複數第一相位信號在該區間內為一第一邏輯值，在 該區間結束後該些第一相位信號根據複數第一相位時脈信號產生，並設定複數第二相位信號在該第一週期內為該第一邏輯值，在該第一週期結束後該些第二相位信號根據複數第二相位時脈信號產生，其中，該區間之開始時間與該第一週期之開始時間相同，該區間之結束時間早於該第一週期之結束時間，該些第一相位時脈信號和該些第二相位時脈信號為不同相位的時脈信號；以及一相位選擇電路，係耦接至該相位控制電路以接收該些第一相位信號和該些第二相位信號，並用以接收該脈波資料之第二組位元以選擇該些第一相位信號或該些第二相位信號中之一第一信號作為一脈波信號。
11. 如申請專利範圍第10項所述之數位脈波寬度產生器，其中，該相位控制電路接收一載入信號以將該第一組位元載入該相位控制電路，該相位選擇電路接收該載入信號以將該第二組位元載入該相位選擇電路。
12. 如申請專利範圍第11項所述之數位脈波寬度產生器，更包括：一多相位時脈產生器，用以產生不同相位的複數時脈信號，該些時脈信號包括該些第一相位時脈信號和該些第二相位時脈信號。
13. 如申請專利範圍第12項所述之數位脈波寬度產生器，其中，該相位控制電路包括： 一第一計數器，係接收該載入信號並輸出一第一控制信號和一第二控制信號，其中，當該第一計數器計數至該區間之結束時間時，使該第一控制信號產生一邏輯變化，而當該第一計數器計數至該第一週期之結束時間時，使該第二控制信號產生另一邏輯變化；以及一相位致能電路，係耦接該多相位時脈產生器、該第一計數器和該相位選擇電路，以接收該些第一相位時脈信號、該些第二相位時脈信號、該第一控制信號和該第二控制信號，並產生該些第一相位信號和該些第二相位信號。
14. 如申請專利範圍第13項所述之數位脈波寬度產生器，其中，該第一計數器依據該載入信號將該第一組位元載入該第一計數器，以禁能該第一控制信號和該第二控制信號並向下計數，當該第一計數器計數至一設定值時，則致能該第一控制信號，而當該第一計數器計數至零時，則致能該第二控制信號。
15. 如申請專利範圍第13項所述之數位脈波寬度產生器，其中，該相位致能電路包括：複數第一正反器，係接收該第一控制信號和該些第一相位時脈信號，其中，該些第一正反器之重置端相互耦接並接收該第一控制信號，該些第一正反器的時脈端接收相對應的該些第一相位時脈信號；以及複數第二正反器，係接收該第二控制信號和該些 第二相位時脈信號，其中，該些第二正反器之重置端相互耦接並接收該第二控制信號，該些第二正反器的時脈端接收相對應的該些第二相位時脈信號。
16. 如申請專利範圍第13項所述之數位脈波寬度產生器，其中，該相位致能電路在該第一控制信號禁能時，將複數第一相位信號設為該第一邏輯值，在該第一控制信號致能後且當該些第一相位時脈信號有上升邊緣或下降邊緣時，對應的該些第一相位信號由該第一邏輯值轉換為該第二邏輯值，而該相位致能電路在該第二控制信號禁能時，將複數第二相位信號設為該第一邏輯值，在該第二控制信號致能後且當該些第二相位時脈信號有上升邊緣或下降邊緣時，對應的該些第一相位信號由該第一邏輯值轉換為該第二邏輯值。
17. 如申請專利範圍第13項所述之數位脈波寬度產生器，其中，當該第一計數器計數至零時，則產生該載入信號。
18. 如申請專利範圍第13項所述之數位脈波寬度產生器，更包括：一第二計數器，係耦接該第一計數器和該相位選擇電路，其中，該第二計數器接收該載入信號，並依據該載入信號之一週期資料載入該第二計數器並向下計數，當該第二計數器計數至零時，則產生該載入信號。
19. 如申請專利範圍第18項所述之數位脈波寬度產生器， 其中該第一計數器與該第二計數器根據該些相位時脈信號中不同的兩個相位時脈信號計數。
20. 如申請專利範圍第12項所述之數位脈波寬度產生器，其中，該多相位時脈產生器係包括一環式振盪器。
21. 如申請專利範圍第11項所述之數位脈波寬度產生器，其中，該相位選擇電路包括：一暫存器，用以接收該載入信號以將該第一組位元存入；以及一多工器，係耦接該暫存器的輸出端並接收該些第一相位時脈信號和該些第二相位時脈信號，並根據該暫存器的輸出值選擇該第一信號。